TWI411236B

TWI411236B - 相位鎖定迴路電路

Info

Publication number: TWI411236B
Application number: TW99136437A
Authority: TW
Inventors: Keng Yu Chang
Original assignee: Himax Tech Ltd
Priority date: 2010-10-26
Filing date: 2010-10-26
Publication date: 2013-10-01
Also published as: TW201218640A

Description

相位鎖定迴路電路

本發明係有關於一種相位鎖定迴路(phase locked loop，PLL)，特別是有關於一種雙迴路之PLL電路，用以鎖定低頻之信號。

在習知的雙迴路相位鎖定迴路(phase locked loop，PLL)電路中，假使具有低頻(例如應用於視訊應用的15K-100KHz)之輸入時脈信號輸入至雙迴路PLL電路中以做為參考時脈並由雙迴路PLL電路之主PLL迴路產生低頻(例如10M-300MHz)之輸出時脈信號時，在主PLL迴路中的低通濾波器必須具有較大的電容器以降低輸出抖動(jitter)。然而，在主PLL迴路中具有較大電容器之低通濾波器佔據了較大面積，使得雙迴路PLL電路的整體面積因此增加。

因此，期望提供一種雙迴路PLL電路，其具有較小的低通濾波器以鎖定低頻。

本發明提供一種相位鎖定迴路(phase locked loop，PLL)電路，用以接收一輸入時脈信號，且根據具有相位偏移之複數內部時脈信號來產生一輸出時脈信號。該些內部時脈信號根據輸入時脈信號而產生。此PLL電路包括選擇器、第一除頻單元、轉換器、第一低通濾波器、以及調變器。選擇器接收該些內部時脈信號，且輸出一選擇時脈信號。選擇器根據一致能信號來選擇該些內部時脈信號中之一者以作為選擇時脈信號。第一除頻單元接收選擇時脈信號，且對選擇時脈信號執行複數除頻操作以產生輸出時脈信號以及第一回授時脈信號。轉換器接收第一回授時脈信號以及一參考時脈信號，且偵測第一回授時脈信號與參考時脈信號間的相位差以產生一偵測信號。第一低通濾波器接收偵測信號，且對偵測信號執行一濾波操作以產生一濾波信號。調變器接收並調變濾波信號以產生致能信號。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。

第1圖係表示根據本發明實施例之雙迴路相位鎖定迴路(phase locked loop，PLL)電路。參閱第1圖，雙迴路PLL電路1包括兩個PLL迴路10及11。雙迴路PLL電路1接收一輸入時脈信號XTAL以及一參考時脈CKref，並根據輸入時脈信號XTAL以及參考時脈CKref產生一輸出時脈信號PLLCK。如第1圖所示，PLL迴路10接收輸入時脈信號XTAL且根據輸入時脈信號XTAL來產生複數個內部時脈信號，其中，該些內部時脈信號彼此之間具有相位偏移。輸入時脈信號XTAL之頻率為固定不變，且由一振盪器所產生，例如石英振盪器。在此實施例中，舉例而言，輸入時脈信號XTAL之頻率設定為24.57MHz，且該些內部時脈信號之頻率F彼此相同並設定為1.57GHz。在此實施例中，係以八個內部時脈信號CKin0-CKin7舉例來說明。內部時脈信號CKin0-CKin7之相位以一固定期間來依序地偏移。例如，參閱第2圖，內部時脈信號CKin4之相位相對於前一內部時脈信號CKin3之時脈以期間DT(8/F=1/(0.125*F))而向後偏移，而後一內部時脈信號CKin5之相位相對於內部時脈信號CKin4之時脈以期間DT而向後偏移。換句話說，內部時脈信號CKin4之相位對於前一內部時脈信號CKin3之時脈以0.125*F的頻率差而向後偏移，且後一內部時脈信號CKin5之相位相對於內部時脈信號CKin4之時脈以0.125*F的頻率差而向後偏移。

PLL迴路11接收內部時脈信號CKin0-CKin7以及參考時脈CKref，且產生輸出時脈信號PLLCK。在此實施例中，舉例來說，參考時脈CKref之頻率設定為10KHz。參閱第1圖，PLL迴路11包括選擇器110、除頻單元111、轉換器112、低通濾波器113、以及調變器114。選擇器110接收內部時脈信號CKin0-CKin7，且根據一致能信號Sen來輸出一選擇時脈信號Ssel。選擇器110被致能信號Sen致能以選擇該些內部時脈信號CKin0-CKin7中之一者，以作為選擇時脈信號Ssel。選擇器110也接收一決定信號Sdec。此決定信號Sdec用來控制選擇器110之選擇方向。換句話說，選擇器110根據該決定信號Sdec來決定其即將由已選擇之內部時脈信號切換為選擇前一或後一內部信號。假設選擇器110目前選擇內部時脈信號CKin4且其根據決定信號Sdec而決定出即將切換為選擇一向前方向。當致能信號Sen被觸發以致能選擇器110時，選擇器110由選擇內部時脈信號CKin4切換為選擇前一內部時脈信號CKin3。參閱第2及3圖，在時間點T31之前，選擇器110選擇內部時脈信號CKin4，且選擇時脈信號Ssel之相位與內部時脈信號CKin4之相位相同。當在時間點T31與T32之間致能信號Sen被觸發以致能選擇器110時，選擇器110以向前方向由選擇內部時脈信號CKin4切換為選擇前一內部時脈信號CKin3。因此，在時間點T32之後，選擇時脈信號Ssel之相位與內部時脈信號CKin3之相位相同。如第3圖所示，介於時間點T30與T32之間，選擇時信號Ssel之頻率變為等於F*1.125。在時間點T32之後，選擇時信號Ssel之頻率等於F。

假設選擇器110目前選擇內部時脈信號CKin4且其根據決定信號Sdec而決定出即將切換為選擇一向後方向。當致能信號Sen被觸發以致能選擇器110時，選擇器110由選擇內部時脈信號CKin4切換為選擇後一內部時脈信號CKin5。參閱第2及4圖，在時間點T41之前，選擇器110選擇內部時脈信號CKin4，且選擇時脈信號Ssel之相位與內部時脈信號CKin4之相位相同。當在時間點T41與T42之間致能信號Sen被觸發以致能選擇器110時，選擇器110以向後方向由選擇內部時脈信號CKin4切換為選擇後一內部時脈信號CKin5。因此，在時間點T42之後，選擇時脈信號Ssel之相位與內部時脈信號CKin5之相位相同。如第4圖所示，介於時間點T40與T42之間，選擇時信號Ssel之頻率變為等於F*0.875。在時間點T42之後，選擇時信號Ssel之頻率等於F。

由於選擇器110可根據致能信號Sen來切換選擇該些內部時脈信號CKin0-CKin7中一者，因此選擇時脈信號Ssel的平均頻率可調整至一期望數值。在此實施例中，調整後之選擇時脈信號Ssel的平均頻率例如為1.6GHz。接著選擇時脈信號Ssel由除頻單元111來進行除頻以產生輸出時脈信號PLLCK。如上所述，透過由選擇器100對選擇時脈信號Ssel的平均頻率進行調整以及透過由除頻單元111對選擇時脈信號Ssel進行除頻操作，可產生具有期望頻率之輸出時脈信號PLLCK。在此實施例中，舉例而言，輸出時脈信號PLLCK之頻率為200MHz。

如第1圖所示，除頻單元111包括兩個除頻器111A及111B。除頻器111A接收選擇時脈信號Ssel，並以整數INTA來對選擇時脈信號Ssel進行除頻以產生輸出時脈信號PLLCK。除頻器111B接收輸出時脈信號PLLCK，並以整數INTB來對輸出時脈信號PLLCK進行除頻以產生回授時脈信號CKfb11。

轉換器112接收來自除法器111B之回授時脈信號CKfb11以及參考時脈信號CKref。轉換器112也接收來自PLL迴路10之內部時脈信號CKin0-CKin7，以作為轉換器112之工作時脈。轉換器112根據其工作時脈來偵測回授時脈信號CKfb11與參考時脈CKref之間的相位差，以產生偵測信號Sdet。在此實施例中，偵測信號Sdet為一數位信號。轉換器112可以時間-數位轉換器(time-to-digital converter，T2D converter)來實現。

在此實施例中，低通濾波器113為一數位低通濾波器(digital low pass filter，DLPF)。DLPF 113接收來自T2D轉換器112之數位偵測信號Sdet。DPLF 113對數位偵測信號Sdet執行濾波操作來將高頻雜訊自數位偵測信號Sdet中濾除，以產生濾波信號Sf。調變器114接收濾波信號Sf，且調變濾波信號Sf以產生致能信號Sen來控制選擇器110。舉例來說，當致能信號Sen被觸發以致能正在選擇內部時脈信號CKin0-CKin7中之一者的選擇器110時，選擇器110切換為選擇該已選擇內部時脈信號之前一/後一內部時脈信號，以作為選擇時脈信號Ssel。當致能信號Sen被反致能時，選擇器110繼續輸出已被選擇之內部時脈信號以作為選擇輸出信號Ssel。換句話說，選擇器110不會切換為選擇其他內部時脈信號中之一者以作為選擇時脈信號Ssel。在此實施例中，調變器114在高頻之工作時脈下操作，且可作為三角-積分調變器(sigma-delta modulator，SDM)。

透過由除頻單元111開始經過T2D轉換器112與DLPF 113而至調變器114的回授迴路，選擇器110根據衍生自輸出時脈信號PLLCK之致能信號Sen來持續調整選擇時脈信號Ssel的平均頻率，直到選擇時脈信號Ssel的平均頻率到達期望數值。

在第1圖之實施例中，PLL迴路10接收輸入時脈信號XTAL，且根據輸入時脈信號XTAL來產生具有相位偏移的複數內部時脈信號CKin0-CKin7。可根據固定頻率之一輸入時脈信號來產生具有相位偏移的複數內部時脈信號的一PLL迴路，可用來實現本實施例之PLL迴路10。

第5圖係表示第1圖之雙迴路PLL電路1中PLL迴路10之實施例。如第5圖所示，P迴路10包括相位頻率偵測器(phase frequency detector，PFD)101、電荷泵(charge pump，CP)102、低通濾波器(LPF)103、壓控振盪器(voltage-controlled oscillator，VCO)104、以及除頻單元105。PFD 101接收輸入時脈信號XTAL以及一回授時脈信號CKfb10，並根據輸入時脈信號XTAL與回授時脈信號CKfb10間的相位差來產生一控制信號Spfd。CP 102接收來自PFD 101之控制信號Spfd，且根據控制信號Spfd來對CP 102之輸出端上的控制電壓Vcol充電。接著，LPF 103接收控制電壓Vcol且對控制電壓Vcol執行濾波操作。VCO 104接收濾波後的控制電壓Vcol，且根據該濾波後的控制電壓Vcol來產生一振盪時脈信號CKosc以及上述複數內部時脈信號CKin0-CKin7。接著，除頻單元105接收振盪時脈信號CKosc，且對振盪時脈信號CKosc執行除頻操作以產生回授時脈信號CKfb10。

根據上述，透過經由除頻單元105的回授迴路，PLL迴路10根據內部時脈信號XTAL與回授時脈信號CKfb10來產生並鎖定該些內部時脈信號CKin0-CKin7以及振盪時脈信號CKosc。在雙迴路PLL電路1中，不需要求將輸入時脈信號XTAL之頻率設定為一較小數值。如前所述，輸入時脈信號XTAL之頻率可設定為24.57MHz，其遠高於習知雙迴路PLL電路的範圍15K-100KHz。此外，內部時脈信號之頻率F等於一較高的數值1.57GHz。因此，LPF 103不需要一個大電容來降低輸出抖動，使得PLL迴路10的面積可減小。然後，PLL迴路11根據來自PLL迴路10且被鎖定的內部時脈信號CKin0-CKin7來產生具有期望頻率200MHz的輸出時脈信號PLLCK。由於調變114在高頻的工作時脈下操作，輸出抖動的影響也可降低。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

第1圖：

1．．．雙迴路PLL電路

10、11．．．PLL迴路

110．．．選擇器

111．．．除頻單元

111A、111B．．．除頻器

112．．．轉換器

113．．．低通濾波器(LPF)

114．．．調變器

CKin0-CKin7．．．內部時脈信號

CKfb11．．．回授時脈信號

CKref．．．參考時脈

INTA、INTB．．．整數

PLLCK．．．輸出時脈信號

Sdec．．．決定信號

Sdet．．．偵測信號

Sen．．．致能信號

Sf．．．濾波信號

Ssel．．．選擇時脈信號

XTAL．．．輸入時脈信號

第2圖：

CKin0-CKin7．．．內部時脈信號

第3圖：

CKin3、CKin4．．．內部時脈信號

F．．．內部時脈信號之頻率F

Ssel．．．選擇時脈信號；

T30、T31、T32．．．時間點

第4圖：

CKin4、CKin5．．．內部時脈信號

F．．．內部時脈信號之頻率F

Ssel．．．選擇時脈信號

T40、T41、T42．．．時間點

第5圖：

101．．．相位頻率偵測器(PFD)

102．．．電荷泵(CP)

103．．．低通濾波器(LPF)

104．．．壓控振盪器(VCO)

105．．．除頻單元

CKfb10．．．回授時脈信號

CKosc．．．振盪時脈信號

Spfd．．．控制信號

Vcol．．．控制電壓

第1圖表示根據本發明一實施例之雙迴路PLL電路；

第2圖表示第1圖中雙迴路PLL電路中的內部時脈信號；

第3圖表示在第1圖之雙迴路PLL電路中，根據第2圖中內部時脈信號的一選擇操作實施例而產生的一選擇時脈信號的相位變化；

第4圖表示在第1圖之雙迴路PLL電路中，根據第2圖中內部時脈信號的另一選擇操作實施例而產生的一選擇時脈信號的相位變化；以及

第5圖表示根據本發明另一實施例之雙迴路PLL電路。

1．．．雙迴路PLL電路

10、11．．．PLL迴路

110．．．選擇器

111．．．除頻單元

111A、111B．．．除頻器

112．．．轉換器

113．．．低通濾波器(LPF)

114．．．調變器

CKin0-CKin7．．．內部時脈信號

CKfb11．．．回授時脈信號

CKref．．．參考時脈

INTA、INTB．．．整數

PLLCK．．．輸出時脈信號

Sdec．．．決定信號

Sdet．．．偵測信號

Sen．．．致能信號

Sf．．．濾波信號

Ssel．．．選擇時脈信號

XTAL．．．輸入時脈信號

Claims

一種相位鎖定迴路(phase locked loop，PLL)電路，用以接收一輸入時脈信號，且根據具有相位偏移之複數內部時脈信號來產生一輸出時脈信號，該等內部時脈信號根據該輸入時脈信號而產生，且該PLL電路包括：一選擇器，用以接收該等內部時脈信號，且輸出一選擇時脈信號，其中，該選擇器根據一致能信號來選擇該等內部時脈信號中之一者以作為該選擇時脈信號；一第一除頻單元，用以接收該選擇時脈信號，且對該選擇時脈信號執行複數除頻操作以產生該輸出時脈信號以及一第一回授時脈信號；一轉換器，用以接收該第一回授時脈信號以及一參考時脈信號，且偵測該第一回授時脈信號與該參考時脈信號間的相位差以產生一偵測信號，且該轉換器以一時間-數位轉換器(time-to-digital converter，T2D converter)來實現；一第一低通濾波器，用以接收該偵測信號，且對該偵測信號執行一濾波操作以產生一濾波信號；以及一調變器，用以接收並調變該濾波信號以產生該致能信號。
如申請專利範圍第1項所述之PLL電路，其中，被選擇之該內部時脈信號的相位相對於被選擇之該內部時脈信號的前一該內部時脈信號的相位而向後偏移，且被選擇之該內部時脈信號的後一該內部時脈信號的相位相對於被選擇之該內部時脈信號的相位而向後偏移。
如申請專利範圍第2項所述之PLL電路，其中，該選擇器根據該致能信號而由被選擇之該內部時脈信號切換為選擇前一該內部時脈信號。
如申請專利範圍第2項所述之PLL電路，其中，該選擇器根據該致能信號而由被選擇之該內部時脈信號切換為選擇後一該內部時脈信號。
如申請專利範圍第2項所述之PLL電路，其中，該選擇器根據一決定信號來決定由被選擇之該內部時脈信號切換為選擇前一或後一該內部時脈信號。
如申請專利範圍第1項所述之PLL電路，其中，該第一除頻單元包括：一第一除頻器，用以接收該選擇時脈信號，且以一第一整數來對該選擇時脈信號進行除頻以產生該輸出時脈信號；以及一第二除頻器，用以接收該輸出時脈信號，且以一第二整數來對該輸出時脈信號進行除頻以產生該第一回授時脈信號。
如申請專利範圍第1項所述之PLL電路，更包括一PLL迴路，用以接收該輸入時脈信號且產生該等內部時脈信號。
如申請專利範圍第1項所述之PLL電路，其中，該轉換器接收該等內部時脈信號以作為該轉換器之工作時脈。
如申請專利範圍第1項所述之PLL電路，其中，該調變器以一三角-積分調變器(sigma-delta modulator，SDM)來實現。