JP6284728B2 - PLL circuit - Google Patents
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- 230000010355 oscillation Effects 0.000 claims description 42
- 238000001514 detection method Methods 0.000 description 20
- 238000001228 spectrum Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
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Description
本発明は、ＰＬＬ回路に関し、特に、スペクトラム拡散機能を備え、周波数レンジの切り替え制御可能なＰＬＬ回路に関する。 The present invention relates to a PLL circuit, and more particularly to a PLL circuit having a spread spectrum function and capable of switching the frequency range.
クロック生成回路は、マイクロプロセッサ等の論理回路を含む電子デバイスの動作に必要なクロック信号を生成する回路であり、典型的には、ＰＬＬ回路を含んで構成される。特に、近年のクロック信号の高周波数化による電磁妨害（ＥＭＩ：Electromagnetic Interference）対策を考慮して、ＰＬＬ回路にはスペクトラム拡散機能が欠かせないものとなっている。このスペクトラム拡散機能は、電子デバイス等が放射するＥＭＩのエネルギーのスペクトルが特定の周波数帯域に集中しないように、クロック信号の周波数を変調し、これにより、ＥＭＩのエネルギーを所定の周波数帯域に分散させ、そのピーク値を抑圧する。このようなスペクトラム拡散による周波数変調において、回路構成の簡単化等の観点から、例えば、三角波の変調プロファイルが用いられる。 The clock generation circuit is a circuit that generates a clock signal necessary for the operation of an electronic device including a logic circuit such as a microprocessor, and typically includes a PLL circuit. In particular, a spread spectrum function is indispensable for a PLL circuit in consideration of electromagnetic interference (EMI) countermeasures due to the recent increase in frequency of clock signals. This spread spectrum function modulates the frequency of the clock signal so that the spectrum of EMI energy radiated from an electronic device or the like is not concentrated in a specific frequency band, thereby dispersing the EMI energy in a predetermined frequency band. , Suppress its peak value. In such frequency modulation by spread spectrum, for example, a triangular wave modulation profile is used from the viewpoint of simplifying the circuit configuration.
ＰＬＬ回路に入力される基準クロック信号（「参照クロック信号」とも呼ばれる。）の周波数は、典型的には、数ＭＨｚ乃至数百ＭＨｚオーダーのレンジになることから、該基準クロック信号自体のノイズやＰＬＬ回路内の各コンポーネントに起因するノイズの伝搬の観点から、ＰＬＬ回路のループ帯域幅もそれに応じて幅広いレンジを持つ必要がある。従って、このようなＰＬＬ回路は、基準クロック信号の周波数に応じて各コンポーネントを最適に動作させるために、典型的には、周波数検出回路を備え、かかる周波数検出回路が出力する制御信号に従って各コンポーネントの動作パラメータ、ひいてはＰＬＬ回路の動作特性を制御する。 Since the frequency of the reference clock signal (also referred to as “reference clock signal”) input to the PLL circuit is typically in the range of several MHz to several hundred MHz, the noise of the reference clock signal itself From the viewpoint of propagation of noise caused by each component in the PLL circuit, the loop bandwidth of the PLL circuit needs to have a wide range accordingly. Therefore, such a PLL circuit typically includes a frequency detection circuit in order to optimally operate each component according to the frequency of the reference clock signal, and each component according to a control signal output from the frequency detection circuit. Are controlled, and the operation characteristics of the PLL circuit are controlled.
例えば、周波数検出回路は、下記表１に示すような離散的に定義されたいくつかの周波数レンジに従って、周波数レンジを決定するための制御信号を出力するように構成される。
周波数検出回路を備えたＰＬＬ回路の一例としては、特許文献１や特許文献２がある。特許文献１は、基準信号の周波数異常が発生し、予期しない周波数の信号が入力された場合でも、異常発振を起こすことのない、周波数安定度の高いＰＬＬ回路を開示する。具体的には、特許文献１は、入力信号の周波数を検出する周波数検出回路を備え、該入力信号の周波数異常が検出されたとき、にＶＣＯ（電圧制御発振器）の出力を固定するように構成されたＰＬＬ回路を開示する。 Examples of the PLL circuit including the frequency detection circuit include Patent Document 1 and Patent Document 2. Patent Document 1 discloses a PLL circuit with high frequency stability that does not cause abnormal oscillation even when a frequency abnormality of a reference signal occurs and a signal having an unexpected frequency is input. Specifically, Patent Document 1 includes a frequency detection circuit that detects the frequency of an input signal, and is configured to fix the output of a VCO (voltage controlled oscillator) when a frequency abnormality of the input signal is detected. An improved PLL circuit is disclosed.
また、特許文献２は、基準信号と電圧制御回路からフィードバックされる出力信号とが入力される周波数検出回路を備え、該周波数検出回路が、該基準信号と該出力信号とを比較して、該出力信号の周波数が所定の範囲内に入ったときに、ローパスフィルタに対してアクティブ信号を出力するように構成されたＰＬＬ回路を開示する。 Patent Document 2 includes a frequency detection circuit to which a reference signal and an output signal fed back from the voltage control circuit are input. The frequency detection circuit compares the reference signal with the output signal, and Disclosed is a PLL circuit configured to output an active signal to a low-pass filter when the frequency of the output signal falls within a predetermined range.
上述のように、周波数検出回路は、典型的には、ＰＬＬ回路の動作特性を制御するために用いられるが、一方で、スペクトラム拡散による周波数変調に対応するように構成される必要がある。具体的には、例えば、仮に、周波数変調の幅が大きく、変調された周波数が周波数レンジの境界値を超える場合、周波数検出回路は、変調周期毎に周波数レンジを変更するため、ＰＬＬ回路がロック状態に入れないことになる。かかる不都合を回避するため、周波数検出回路は、周波数レンジの境界部分に一定のヒステリシス（マージン）を与えて、周波数レンジを調整する技術が提案されている。例えば、周波数レンジの境界値において±１０％のヒステリシスが設定されている場合、周波数検出回路は、ＰＬＬ回路が例えば上述のＲＡＮＧＥ２のモードで動作中に、周波数変調によりクロックの周波数が一時的に高くなったとしても、２２ＭＨｚまではＲＡＮＧＥ３のモードに切り替えることなく、ＲＡＮＧＥ２のモードのままで動作する。 As described above, the frequency detection circuit is typically used to control the operating characteristics of the PLL circuit, but it needs to be configured to support frequency modulation by spread spectrum. Specifically, for example, if the frequency modulation width is large and the modulated frequency exceeds the boundary value of the frequency range, the frequency detection circuit changes the frequency range for each modulation period, so the PLL circuit is locked. It will not enter the state. In order to avoid such inconvenience, a technique has been proposed in which the frequency detection circuit adjusts the frequency range by giving a certain hysteresis (margin) to the boundary portion of the frequency range. For example, when a hysteresis of ± 10% is set at the boundary value of the frequency range, the frequency detection circuit temporarily increases the clock frequency by frequency modulation while the PLL circuit is operating in the above-described RANGE2 mode, for example. Even if it becomes, it operates in the RANGE2 mode without switching to the RANGE3 mode up to 22 MHz.
上述のようなＰＬＬ回路において、特定の周波数レンジ内にクロック信号の周波数を安定的にロックさせるためには、電圧制御発振器は、発振周波数のレンジをヒステリシスに応じて広く設定する必要がある。しかしながら、電圧制御発振器の発振周波数のレンジを広く設定すると、電圧感度が上がるため、電圧制御発振器は、ノイズの影響を受けやすくなるという問題がある。特に、昨今のタイミングコントローラＡＳＩＣの用途においてはＰＬＬ回路の入力周波数の下限は低く（例えば数ＭＨｚ）、同時に出力周波数は高く（例えば２ＧＨｚ程度）しなければならないところ、実用的な電圧制御発振器の発振周波数のレンジにヒステリシス分を含めるとすると、その分、該電圧制御発振器の動作特性に制約を受けることになる。 In the PLL circuit as described above, in order to stably lock the frequency of the clock signal within a specific frequency range, the voltage controlled oscillator needs to set the oscillation frequency range widely according to the hysteresis. However, when the range of the oscillation frequency of the voltage controlled oscillator is set wide, the voltage sensitivity increases, and thus there is a problem that the voltage controlled oscillator is easily affected by noise. In particular, in the recent application of the timing controller ASIC, the lower limit of the input frequency of the PLL circuit is low (for example, several MHz) and the output frequency must be high (for example, about 2 GHz) at the same time. If a hysteresis component is included in the frequency range, the operation characteristics of the voltage controlled oscillator are limited accordingly.
一方で、スペクトラム拡散による周波数変調を行っている間は周波数レンジの境界値を超えないよう、該周波数変調の幅を小さくすることも考えられるが、これはＥＭＩ対策を十分にとることができないという問題がある。 On the other hand, while performing frequency modulation by spread spectrum, it may be possible to reduce the width of the frequency modulation so that the boundary value of the frequency range is not exceeded, but this is not enough to take EMI countermeasures. There's a problem.
そこで、本発明は、基準クロック信号の周波数に応じて動作特性を切り替え制御可能なＰＬＬ回路であって、意図しない動作特性の切り替えを防止するＰＬＬ回路を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a PLL circuit that is capable of switching operation characteristics according to the frequency of a reference clock signal and that prevents unintended switching of operation characteristics.
具体的には、本発明は、基準クロック信号の周波数の検出を適正なタイミングで行うことで、意図しない動作特性の切り替えを防止するようにした、スペクトラム拡散機能を有するＰＬＬ回路を提供することを目的とする。 Specifically, the present invention provides a PLL circuit having a spread spectrum function that prevents unintended switching of operating characteristics by detecting the frequency of a reference clock signal at an appropriate timing. Objective.
言い換えれば、本発明は、スペクトラム拡散機能を有するＰＬＬ回路における意図しない動作特性の切り替えを防止するために、適正なタイミングで基準クロック信号の周波数の検出を行うことのできる周波数検出回路及びこれを含んで構成されるＰＬＬ回路を提供することを目的とする。 In other words, the present invention includes a frequency detection circuit capable of detecting the frequency of the reference clock signal at an appropriate timing in order to prevent unintended switching of operating characteristics in a PLL circuit having a spread spectrum function, and the same. An object of the present invention is to provide a PLL circuit constituted by:
また、本発明は、周波数レンジに対するヒステリシスを必要としないか、又は最小限のヒステリシスを設定とすることにより、とりわけ、電圧制御発振器の発振周波数レンジの幅を最小化し、ノイズの影響を最小化することができるＰＬＬ回路を提供することを目的とする。 In addition, the present invention does not require hysteresis for the frequency range or sets the minimum hysteresis, thereby minimizing the width of the oscillation frequency range of the voltage controlled oscillator and minimizing the influence of noise, among others. An object of the present invention is to provide a PLL circuit that can be used.
上記課題を解決するための第１の態様に従う本発明は、前記基準クロック信号の周波数を所定の変調プロファイルに従って変調する変調制御器と、入力される信号に応じた発振周波数のクロック信号を出力する電圧制御発振器と、前記電圧制御発振器から出力された前記クロック信号を所定の分周比に従って分周する分周器と、前記分周器から出力される信号の位相と前記基準クロック信号の位相との間の位相差を検出し、該検出した位相差に応じた信号を出力する位相周波数検出器と、前記位相周波数検出器から出力される前記位相差に応じた信号に基づいて前記電圧制御発振器に入力される前記信号を生成するチャージポンプと、前記変調された基準クロック信号の周波数を検出し、前記動作特性を更新するために、前記検出した周波数に基づく制御信号を前記電圧制御発振器に出力する周波数検出器と、を備え、前記周波数検出器は、前記位相検出器から出力される前記位相差に応じた信号に基づく所定のタイミングで、前記周波数を検出する、ＰＬＬ回路である。 According to a first aspect of the present invention for solving the above-described problem, a modulation controller that modulates the frequency of the reference clock signal according to a predetermined modulation profile, and a clock signal having an oscillation frequency corresponding to the input signal are output. A voltage-controlled oscillator, a frequency divider that divides the clock signal output from the voltage-controlled oscillator according to a predetermined frequency division ratio, a phase of the signal output from the frequency divider, and a phase of the reference clock signal A phase frequency detector for detecting a phase difference between the phase frequency detector and outputting a signal corresponding to the detected phase difference, and the voltage controlled oscillator based on the signal corresponding to the phase difference output from the phase frequency detector A charge pump for generating the signal input to the signal, and detecting the frequency of the modulated reference clock signal and updating the operating characteristic to detect the frequency And a frequency detector that outputs a control signal based on the phase difference output from the phase detector at a predetermined timing based on the signal output from the phase detector. This is a PLL circuit to detect.
これにより、本発明のＰＬＬ回路は、位相周波数検出器から出力される位相差に応じた信号に基づく適切なタイミングで基準クロック信号の周波数を検出することができ、従って、意図しない周波数レンジの切り替えを防止することができるようになる。 As a result, the PLL circuit of the present invention can detect the frequency of the reference clock signal at an appropriate timing based on the signal corresponding to the phase difference output from the phase frequency detector, and therefore, unintended frequency range switching. Can be prevented.
具体的には、前記周波数検出器は、前記位相周波数検出器から出力される前記位相差に応じたＤＯＷＮ信号又はＵＰ信号に従う期間にカウントされる所定の発振クロック信号（ＯＳＣＣＬＫ）のパルス数に基づいて、前記所定のタイミングを決定するように構成されても良い。 Specifically, the frequency detector is based on the number of pulses of a predetermined oscillation clock signal (OSCCLK) counted during a period according to the DOWN signal or the UP signal corresponding to the phase difference output from the phase frequency detector. The predetermined timing may be determined.
また、前記周波数検出器は、変調周波数の中心周波数が前記所定のタイミングとして選択されるように、構成されても良い。 The frequency detector may be configured such that the center frequency of the modulation frequency is selected as the predetermined timing.
即ち、前記周波数検出器は、前記変調周波数の上昇期間において前記中心周波数となる位置が前記所定のタイミングとして選択されるように、構成される。或いは、前記周波数検出器は、前記変調周波数の下降期間において前記中心周波数となる位置が前記所定のタイミングとして選択されるように、構成されても良い。 That is, the frequency detector is configured such that a position that becomes the center frequency in the rising period of the modulation frequency is selected as the predetermined timing. Alternatively, the frequency detector may be configured such that a position that becomes the center frequency is selected as the predetermined timing during the falling period of the modulation frequency.
さらにまた、前記周波数検出器は、前記周波数レンジの境界値と前記中心周波数とに基づいて、前記所定のタイミングを決定するように、構成されても良い。 Furthermore, the frequency detector may be configured to determine the predetermined timing based on a boundary value of the frequency range and the center frequency.
また、前記周波数検出器は、前記動作特性を更新するために、前記位相周波数検出器、前記分周器、及び前記チャージポンプの少なくとも一つに前記制御信号を出力するように構成されても良い。 Further, the frequency detector may be configured to output the control signal to at least one of the phase frequency detector, the frequency divider, and the charge pump in order to update the operation characteristic. .
本発明は、方法の発明、即ち、ＰＬＬ回路の動作制御方法としても把握される。 The present invention can also be understood as a method invention, that is, an operation control method for a PLL circuit.
本発明によれば、基準クロック信号の周波数に応じて動作特性を切り替え制御可能なＰＬＬ回路において、基準クロック信号の周波数の検出を適正なタイミングで行うことができ、従って、意図しない周波数レンジの切り替えを防止することができるようになる。その結果、ＰＬＬ回路は、安定したロック状態が得られるため、動作の安定性能が向上する。 According to the present invention, it is possible to detect the frequency of the reference clock signal at an appropriate timing in the PLL circuit capable of switching and controlling the operation characteristics in accordance with the frequency of the reference clock signal, and therefore, unintended frequency range switching. Can be prevented. As a result, since the PLL circuit can obtain a stable lock state, the stability performance of the operation is improved.
また、本発明によれば、周波数レンジに対するヒステリシスを必要としないか、又は最小限のヒステリシスを設定とすることにより、とりわけ、電圧制御発振器の発振周波数レンジの幅を最小化し、ノイズの影響を最小化することができるＰＬＬ回路を提供することを目的とする。また、基準クロック信号の中心周波数で達成可能な、入出力周波数が相対的に広がるため、動作周波数範囲の性能が向上する。 Further, according to the present invention, the hysteresis of the frequency range is not required or set to the minimum hysteresis, thereby minimizing the width of the oscillation frequency range of the voltage controlled oscillator and minimizing the influence of noise. An object of the present invention is to provide a PLL circuit that can be implemented. Also, since the input / output frequencies that can be achieved at the center frequency of the reference clock signal are relatively widened, the performance in the operating frequency range is improved.
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。 Other technical features, objects, effects, and advantages of the present invention will become apparent from the following embodiments described with reference to the accompanying drawings.
次に、本発明の実施の形態について、図面を参照しつつ説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
［第１の実施形態］
図１は、本発明の一実施形態に係るクロック生成回路の構成の一例をブロックダイアグラムである。即ち、同図に示すように、クロック生成回路１００は、例えば、発振部１１０と、フィードバック制御により出力クロック信号ＣＬＫをロックするＰＬＬ回路１２０とを含んで構成される。
[First Embodiment]
FIG. 1 is a block diagram illustrating an example of the configuration of a clock generation circuit according to an embodiment of the present invention. That is, as shown in the figure, the clock generation circuit 100 includes, for example, an oscillating unit 110 and a PLL circuit 120 that locks the output clock signal CLK by feedback control.
発振部１１０は、例えば水晶振動子等の振動子（図示せず）を接続することによって構成される発振回路１１１と、変調制御器１１２とを含んで構成される。発振回路１１１は、振動子に所定の電圧を印加することによって該振動子の固有振動数に応じた周波数を有する基準クロック信号ＲＥＦＣＬＫを変調制御器１１２に出力する。 The oscillation unit 110 includes an oscillation circuit 111 configured by connecting a vibrator (not shown) such as a crystal vibrator and a modulation controller 112. The oscillation circuit 111 outputs a reference clock signal REFCLK having a frequency corresponding to the natural frequency of the vibrator to the modulation controller 112 by applying a predetermined voltage to the vibrator.
変調制御器１１２は、発振回路１１１が出力する基準クロック信号ＲＥＦＣＬＫについて、スペクトラム拡散を実現するための回路である。つまり、変調制御器１１２は、発振回路１１１による基準クロック信号ＲＥＦＣＬＫの周波数変調を行う。変調制御器１１２は、例えば、パルス信号によるカウント値に基づいて所定の周波数変化量を変調周波数に重畳することによって例えば三角波形状の変調プロファイルを再現し、スペクトル拡散を行うように構成されているが、これに限られるものではない。変調制御器１１２は、例えばＨｅｒｓｈｅｙ−Ｋｉｓｓ形の変調プロファイルを構成する特性テーブルを記憶したＲＯＭを含んで構成されても良い。変調制御器１１２は、周波数変調した基準クロック信号ＲＥＦＣＬＫをＰＬＬ回路１２０に出力するとともに、その周波数成分を周波数検出器１２７に出力する。 The modulation controller 112 is a circuit for realizing spread spectrum for the reference clock signal REFCLK output from the oscillation circuit 111. That is, the modulation controller 112 performs frequency modulation of the reference clock signal REFCLK by the oscillation circuit 111. The modulation controller 112 is configured to reproduce, for example, a triangular wave-shaped modulation profile and perform spectrum spreading by superimposing a predetermined frequency change amount on the modulation frequency based on a count value by a pulse signal, for example. However, it is not limited to this. The modulation controller 112 may be configured to include, for example, a ROM that stores a characteristic table that constitutes a Hershey-Kiss type modulation profile. The modulation controller 112 outputs the frequency-modulated reference clock signal REFCLK to the PLL circuit 120 and outputs its frequency component to the frequency detector 127.
ＰＬＬ回路１２０は、例えば、位相周波数検出器１２１、チャージポンプ１２２、ループフィルタ１２３、電圧制御発振器（ＶＣＯ）１２４、分周器１２５、フィードバック分周器１２６、及び周波数検出器１２７を含んで構成される。本実施形態のＰＬＬ回路１２０は、数ＭＨｚ〜数百ＭＨｚの広いループ帯域幅に対応するように、例えば、予め定義された離散的ないくつかの周波数レンジに応じた動作特性で最適に動作するように構成されている。 The PLL circuit 120 includes, for example, a phase frequency detector 121, a charge pump 122, a loop filter 123, a voltage controlled oscillator (VCO) 124, a frequency divider 125, a feedback frequency divider 126, and a frequency detector 127. The The PLL circuit 120 of this embodiment operates optimally with, for example, operating characteristics corresponding to several predefined discrete frequency ranges so as to correspond to a wide loop bandwidth of several MHz to several hundred MHz. It is configured as follows.
位相周波数検出器１２１は、発振回路１１１から入力される基準クロック信号ＲＥＦＣＬＫと、フィードバック制御によりフィードバック分周器１２６から入力されるフィードバッククロック信号ＦＢＣＬＫとを比較し、位相差及び周波数差を検出する回路である。位相周波数検出器１２１は、典型的には、入力される信号の立ち上がりエッジ同士の時間差を比較するが、これに限られるものではない。位相周波数検出器１２１は、検出した位相差に応じた信号をチャージポンプ１２２に出力する。具体的には、位相周波数検出器１２１は、基準クロック信号の位相よりもフィードバッククロック信号ＦＢＣＬＫのそれが進んでいることを検出すると、後述する電圧制御発振器１２４の発振周波数を下降させるためのＤＯＷＮ（ＤＮ）信号を出力し、逆に、遅れていることを検出すると、該発振周波数を上昇させるためのＵＰ信号を出力する。ＤＮ信号及びＵＰ信号は、例えば、基準クロック信号ＲＥＦＣＬＫの立ち上がりエッジのタイミングで、位相調整の期間、出力されるパルス状信号である。また、本実施形態では、位相周波数検出器１２１は、ＤＮ信号及びＵＰ信号をチャージポンプ１２２及び後述する周波数検出器１２７に出力する。 The phase frequency detector 121 compares the reference clock signal REFCLK input from the oscillation circuit 111 with the feedback clock signal FBCLK input from the feedback frequency divider 126 by feedback control, and detects a phase difference and a frequency difference. It is. The phase frequency detector 121 typically compares the time difference between rising edges of an input signal, but is not limited thereto. The phase frequency detector 121 outputs a signal corresponding to the detected phase difference to the charge pump 122. Specifically, when the phase frequency detector 121 detects that the feedback clock signal FBCLK is ahead of the phase of the reference clock signal, the phase frequency detector 121 DOWN (to decrease the oscillation frequency of the voltage controlled oscillator 124 described later). DN) signal is output. Conversely, when it is detected that the signal is delayed, an UP signal for increasing the oscillation frequency is output. The DN signal and the UP signal are, for example, pulse-like signals that are output during the phase adjustment period at the timing of the rising edge of the reference clock signal REFCLK. In the present embodiment, the phase frequency detector 121 outputs the DN signal and the UP signal to the charge pump 122 and a frequency detector 127 described later.
チャージポンプ１２２は、位相周波数検出器１２１から入力される位相差に応じた信号（即ち、ＤＮ信号又はＵＰ信号）に基づく電流信号（電流パルス）を出力する回路である。また、ループフィルタ１２３は、フィードバック制御のためのフィルタ回路であり、チャージポンプ１２２から入力される電流に基づき、電圧制御発振器１２４に入力するための電圧信号を生成する。ループフィルタ１２３は、典型的には、ローパスフィルタが採用される。 The charge pump 122 is a circuit that outputs a current signal (current pulse) based on a signal (that is, a DN signal or an UP signal) corresponding to the phase difference input from the phase frequency detector 121. The loop filter 123 is a filter circuit for feedback control, and generates a voltage signal to be input to the voltage controlled oscillator 124 based on the current input from the charge pump 122. The loop filter 123 typically employs a low-pass filter.
電圧制御発振器１２４は、入力される電圧値に応じて周波数を制御する発振回路である。即ち、電圧制御発振器１２４は、ループフィルタ１２３から入力される信号の電圧値に応じて、該信号の発振周波数を変化させる。例えば、電圧制御発振器１２４は、入力される電圧値が高くなれば、出力される発振周波数も高くなるように設計される。電圧制御発振器１２４から出力される信号は、分周器１２５に入力される。 The voltage controlled oscillator 124 is an oscillation circuit that controls the frequency according to the input voltage value. That is, the voltage controlled oscillator 124 changes the oscillation frequency of the signal according to the voltage value of the signal input from the loop filter 123. For example, the voltage controlled oscillator 124 is designed so that the output oscillation frequency increases as the input voltage value increases. A signal output from the voltage controlled oscillator 124 is input to the frequency divider 125.
分周器１２５は、電圧制御発振器１２４から入力される発振クロック信号の周波数を第１の分周比で分周する周波数分周回路である。分周比は、任意の値に設定することができる。分周器１２５から出力される信号が、クロック生成回路１００が外部回路に提供するクロック信号ＣＬＫとなる。また、分周器１２５から出力される信号は、フィードバック分周器１２６に入力される。本実施形態では、分周器１２５は、電圧制御発振器１２４の後段に設けられているが、これに限られるものではなく、例えば、発振部１１０と位相周波数検出器１２１との間に設けられても構わない。この場合には、電圧制御発振器１２４から出力される信号が、クロック生成回路１００が外部回路に提供するクロック信号ＣＬＫとなる。 The frequency divider 125 is a frequency dividing circuit that divides the frequency of the oscillation clock signal input from the voltage controlled oscillator 124 by a first frequency dividing ratio. The frequency division ratio can be set to an arbitrary value. A signal output from the frequency divider 125 becomes a clock signal CLK that the clock generation circuit 100 provides to an external circuit. The signal output from the frequency divider 125 is input to the feedback frequency divider 126. In the present embodiment, the frequency divider 125 is provided at the subsequent stage of the voltage controlled oscillator 124, but is not limited thereto, and is provided, for example, between the oscillation unit 110 and the phase frequency detector 121. It doesn't matter. In this case, the signal output from the voltage controlled oscillator 124 becomes the clock signal CLK that the clock generation circuit 100 provides to the external circuit.
フィードバック分周器１２６は、分周器１２５から出力されるクロック信号ＣＬＫの周波数を第２の分周比で分周する周波数分周回路である。フィードバック分周器１２６によって分周された信号は、位相周波数検出器１２１にフィードバッククロック信号ＦＢＣＬＫとして入力される。 The feedback frequency divider 126 is a frequency frequency dividing circuit that divides the frequency of the clock signal CLK output from the frequency divider 125 by the second frequency division ratio. The signal frequency-divided by the feedback frequency divider 126 is input to the phase frequency detector 121 as the feedback clock signal FBCLK.
周波数検出器１２７は、発振クロック信号ＯＳＣＣＬＫを用いて、入力信号（即ち、基準クロック信号ＲＥＦＣＬＫ）の周波数を所定のタイミング毎に検出し、該検出した値に応じた電圧レベルの制御信号（セレクタ信号ＢＷ＿ＳＥＬ）を、ＰＬＬ回路１２０内の所定の各コンポーネント、例えば、チャージポンプ１２２、ループフィルタ１２３、電圧制御発振器１２４、及び分周器１２５のそれぞれに出力する。つまり、発振クロック信号ＯＳＣＣＬＫは、周波数検出器１２７内の基準クロック信号ＲＥＦＣＬＫのパルスカウンタ（図２参照）、イネーブル期間を決定するとともに、周波数変調の上昇期間及び下降期間の長さを測るために用いられる。また、制御信号は、例えば、最適な周波数レンジのモードでＰＬＬ回路が動作するように、基準クロック信号ＲＥＦＣＬＫが属する特定の周波数レンジを選択するための信号である。例えば、周波数検出器１２７は、所定の変調周期における基準クロック信号ＲＥＦＣＬＫのパルス数のカウント値を出力する。制御信号を受けた各コンポーネントは、これをデコードし、例えば、所定の周波数レンジのモードで動作するよう、自身の動作パラメータを変更することによって、動作特性を最適化する。なお、本実施形態では、ＰＬＬ回路１２０は、チャージポンプ１２２、ループフィルタ１２３、電圧制御発振器１２４、及び分周器１２５のそれぞれに制御信号が入力される構成としたが、これに限られるものではなく、例えば、電圧制御発振器１２４にのみに入力される構成であっても構わない。本実施形態の周波数検出器１２７は、スペクトラム拡散における変調周波数が中心周波数になるタイミングで基準クロック信号ＲＥＦＣＬＫの周波数を検出するように構成される。ここでいう中心周波数は、変調周波数を時間平均したときの周波数である。 The frequency detector 127 detects the frequency of the input signal (that is, the reference clock signal REFCLK) by using the oscillation clock signal OSCCLK at every predetermined timing, and a control signal (selector signal) having a voltage level corresponding to the detected value. BW_SEL) is output to each of predetermined components in the PLL circuit 120, for example, the charge pump 122, the loop filter 123, the voltage controlled oscillator 124, and the frequency divider 125. That is, the oscillation clock signal OSCCLK is used to determine the pulse counter (see FIG. 2) and the enable period of the reference clock signal REFCLK in the frequency detector 127 and to measure the length of the rising and falling periods of the frequency modulation. It is done. The control signal is a signal for selecting a specific frequency range to which the reference clock signal REFCLK belongs, for example, so that the PLL circuit operates in an optimal frequency range mode. For example, the frequency detector 127 outputs a count value of the number of pulses of the reference clock signal REFCLK in a predetermined modulation period. Each component that receives the control signal decodes it and optimizes its operating characteristics, for example, by changing its operating parameters to operate in a mode of a predetermined frequency range. In the present embodiment, the PLL circuit 120 is configured such that control signals are input to the charge pump 122, the loop filter 123, the voltage controlled oscillator 124, and the frequency divider 125, but the present invention is not limited to this. For example, the configuration may be such that the voltage is input only to the voltage controlled oscillator 124. The frequency detector 127 of the present embodiment is configured to detect the frequency of the reference clock signal REFCLK at the timing when the modulation frequency in the spread spectrum becomes the center frequency. The center frequency here is a frequency when the modulation frequency is time-averaged.
なお、発振クロック信号ＯＳＣＣＬＫは、例えば、発振回路１１１とは別の発振回路（図示せず）から得られる。 The oscillation clock signal OSCCLK is obtained from an oscillation circuit (not shown) different from the oscillation circuit 111, for example.
図２は、本発明の一実施形態に係るＰＬＬ回路の周波数検出器の構成の一例を示すブロックダイアグラムである。また、図３は、本発明の一実施形態に係るＰＬＬ回路における各信号のタイミングチャートを示している。 FIG. 2 is a block diagram showing an example of the configuration of the frequency detector of the PLL circuit according to one embodiment of the present invention. FIG. 3 shows a timing chart of each signal in the PLL circuit according to the embodiment of the present invention.
本実施形態の周波数検出器１２７は、基準クロック信号ＲＥＦＣＬＫのパルス数をカウントする一方、位相周波数検出器１２１から出力されるＤＮ信号及びＵＰ信号のそれぞれを用いて発振クロック信号ＯＳＣＣＬＫのパルス数ＮD及びＮUをそれぞれカウントし、ＮUの値がＮD／２の値に一致すると判定する場合に、その一致したタイミングでのカウントした基準クロック信号ＲＥＦＣＬＫのパルス数をセレクタ信号ＢＷ＿ＳＥＬとして出力する。かかる機能を実現すべく、周波数検出器１２７は、図２に示すように、例えば、カウンタ１２７１ａ〜１２７１ｃ、分周器１２７２、Ｄ型フィリップフロップ１２７３ａ〜１２７３ｃ、除算器１２７４、コンパレータ１２７５、及びＡＮＤ回路１２７６を含んで構成される。 The frequency detector 127 of this embodiment counts the number of pulses of the reference clock signal REFCLK, while using the DN signal and the UP signal output from the phase frequency detector 121, the number of pulses N D of the oscillation clock signal OSCCLK. And N U are counted, and when it is determined that the value of N U matches the value of N D / 2, the counted number of pulses of the reference clock signal REFCLK at the coincidence timing is output as the selector signal BW_SEL. In order to realize such a function, as shown in FIG. 2, the frequency detector 127 includes, for example, counters 1271a to 1271c, a frequency divider 1272, D-type lip flops 1273a to 1273c, a divider 1274, a comparator 1275, and an AND circuit. 1276 is configured.
かかる構成の周波数検出器１２７の動作は以下の通りである。 The operation of the frequency detector 127 having such a configuration is as follows.
カウンタ１２７１ａは、発振クロック信号ＯＳＣＣＬＫをイネーブル信号として、基準クロック信号ＲＥＦＣＬＫのパルス数をカウントする。ここで、留意すべきことは、基準クロック信号ＲＥＦＣＬＫの周波数に対して、発振クロック信号ＯＳＣＣＬＫの周波数は非常に低いということである。一例として、基準クロック信号ＲＥＦＣＬＫの周波数は数ＭＨｚ〜数百ＭＨｚであるのに対して、発振クロック信号ＯＳＣＣＬＫの周波数は１ＭＨｚ程度であり、本実施形態では、さらに、分周器１２７２により発振クロック信号ＯＳＣＣＬＫを所定の分周比（例えば、１／１０〜１／２０）で分周した信号が用いられる。カウンタ１２７１ａによるカウント値は、フリップフロップ１２７３ｃのＤ端子に逐次出力される。フリップフロップ１２７３ｃは、カウンタ１２７１ｂ及び１２７１ｃにより制御された信号を受け、これに基づくタイミングでＰＬＬ回路１２０内の各コンポーネントに対するセレクタ信号（制御信号）ＢＷ＿ＳＥＬを更新する。 The counter 1271a counts the number of pulses of the reference clock signal REFCLK using the oscillation clock signal OSCCLK as an enable signal. Here, it should be noted that the frequency of the oscillation clock signal OSCCLK is very low with respect to the frequency of the reference clock signal REFCLK. As an example, the frequency of the reference clock signal REFCLK is several MHz to several hundred MHz, whereas the frequency of the oscillation clock signal OSCCLK is about 1 MHz. In this embodiment, the frequency of the oscillation clock signal is further increased by the frequency divider 1272. A signal obtained by dividing OSCCLK by a predetermined division ratio (for example, 1/10 to 1/20) is used. The count value by the counter 1271a is sequentially output to the D terminal of the flip-flop 1273c. The flip-flop 1273c receives the signals controlled by the counters 1271b and 1271c, and updates the selector signal (control signal) BW_SEL for each component in the PLL circuit 120 at a timing based on the signals.
即ち、カウンタ１２７１ｂは、フリップフロップ１２７３ａの作用により、位相周波数検出器１２１からＤＮ信号が出力されている間、イネーブル状態となる。従って、カウンタ１２７１ｂは、イネーブル状態の間、発振クロック信号ＯＳＣＣＬＫのパルス数ＮDをカウントし、これをカウント値として出力する。カウンタ１２７１ｃにより出力されたカウント値ＮDは、除算器１２７４により２で除され、コンパレータ１２７５に入力される。 That is, the counter 1271b is enabled while the DN signal is output from the phase frequency detector 121 by the action of the flip-flop 1273a. Thus, counter 1271b during the enable state, counts the number of pulses N D of the oscillation clock signal OSCCLK, and outputs it as a count value. The count value N D output by the counter 1271 c is divided by 2 by the divider 1274 and input to the comparator 1275.
一方、カウンタ１２７１ｃは、フリップフロップ１２７３ｂの作用により、位相周波数検出器１２１からＵＰ信号が出力されている間、イネーブル状態となる。カウンタ１２７１ｃは、イネーブル状態の間、発振クロック信号ＯＳＣＣＬＫのパルス数ＮＵをカウントし、これをカウント値としてコンパレータ１２７５に出力する。 On the other hand, the counter 1271c is enabled while the UP signal is output from the phase frequency detector 121 by the action of the flip-flop 1273b. Counter 1271c during the enable state, counts the number of pulses N U of the oscillation clock signal OSCCLK, and outputs to the comparator 1275 so as the count value.
コンパレータ１２７５は、カウント値ＮD／２とカウント値ＮＵとを比較し、両者が一致する場合に、論理信号「１」を出力し、そうでなければ、論理信号「０」を出力する。コンパレータ１２７５により出力される論理信号はＡＮＤ回路１２７６に入力される。ＡＮＤ回路１２７６は、基準クロック信号ＲＥＦＣＬＫと論理信号とのＡＮＤ演算の結果を、最終段のフリップフロップ１２７３ｃに供給する。これにより、フリップフロップ１２７３ｃは、ＡＮＤ回路１２７６が論理信号「１」を出力するタイミングで、カウンタ１２７１ａによる基準クロック信号ＲＥＦＣＬＫのパルス数のカウント値を取り込んで、セレクタ信号ＢＷ＿ＳＥＬを更新し、出力することになる（図３参照）。 The comparator 1275 compares the count value N D / 2 with the count value N U and outputs a logic signal “1” if they match, and otherwise outputs a logic signal “0”. The logic signal output from the comparator 1275 is input to the AND circuit 1276. The AND circuit 1276 supplies the result of the AND operation between the reference clock signal REFCLK and the logic signal to the flip-flop 1273c at the final stage. Thus, the flip-flop 1273c takes in the count value of the number of pulses of the reference clock signal REFCLK by the counter 1271a at the timing when the AND circuit 1276 outputs the logic signal “1”, and updates and outputs the selector signal BW_SEL. (See FIG. 3).
このように、周波数検出器１２７は、発振クロック信号ＯＳＣＣＬＫのパルス数のカウント値がＮD／２＝ＮＵであるときに、セレクタ信号ＢＷ＿ＳＥＬを更新、出力する。つまり、セレクタ信号ＢＷ＿ＳＥＬが更新されるタイミングがＮD／２＝ＮＵであるということは、ＮDが、変調周波数の下降期間全体における発振クロック信号ＯＳＣＣＬＫのパルスのカウント値であることから、ＮＵはちょうど変調周波数の上昇期間の半分の期間における発振クロック信号ＯＳＣＣＬＫのパルス数のカウント値となり、従って、変調周波数が中心周波数になるタイミングを意味することになる。これにより、周波数検出器１２７は、常に、変調周波数が中心周波数になるタイミングで、制御信号（セレクタ信号ＢＷ＿ＳＥＬ）を各コンポーネントに出力することができるようになる。その結果、意図しない周波数レンジの切り替えが防止されるため、ＰＬＬ回路は、安定したロック状態が得られて、動作の安定性能が向上する。また、ヒステリシスを小さくすることができ、また、発振周波数のレンジの幅を小さくすることが可能となるため、基準クロック信号の中心周波数で達成可能な、入出力周波数が相対的に広がり、よって、動作周波数範囲の性能が向上する。 Thus, the frequency detector 127, when the count value of the pulse number of the oscillation clock signal OSCCLK is N D / 2 = N U, a selector signal BW_SEL update outputs. In other words, since the fact that the timing of the selector signal BW_SEL is updated is N D / 2 = N U is, N D is a pulse count value of the oscillation clock signal OSCCLK across the falling period of the modulation frequency, N U is a count value of the number of pulses of the oscillation clock signal OSCCLK in the half of the rising period of the modulation frequency, and therefore means a timing at which the modulation frequency becomes the center frequency. As a result, the frequency detector 127 can always output a control signal (selector signal BW_SEL) to each component at a timing when the modulation frequency becomes the center frequency. As a result, since unintended switching of the frequency range is prevented, the PLL circuit can obtain a stable lock state and improve the operation stability performance. Moreover, since the hysteresis can be reduced and the range of the oscillation frequency range can be reduced, the input / output frequency that can be achieved at the center frequency of the reference clock signal is relatively widened. Performance in the operating frequency range is improved.
［第２の実施形態］
本実施形態は、セレクタ信号ＢＷ＿ＳＥＬが更新されるタイミングがＮＵ／２＝ＮDとした例を開示する。図４は、本発明の一実施形態に係るＰＬＬ回路の周波数検出器の構成の一例を示すブロックダイアグラムである。同図において、図２に示した要素と同じものについては、同一の符号を付している。また、図５は、本発明の一実施形態に係るＰＬＬ回路における各信号のタイミングチャートを示している。
[Second Embodiment]
This embodiment discloses an example in which the timing selector signal BW_SEL is updated is set to N U / 2 = N D. FIG. 4 is a block diagram showing an example of the configuration of the frequency detector of the PLL circuit according to one embodiment of the present invention. In the figure, the same elements as those shown in FIG. 2 are denoted by the same reference numerals. FIG. 5 shows a timing chart of each signal in the PLL circuit according to the embodiment of the present invention.
図４を参照して、本実施形態の周波数検出器１２７は、除算器１２７４が、カウンタ１２７１ｂの出力に代え、カウンタ１２７１ｃの出力を受ける点で、第１の実施形態と異なり、その他の点では第１の実施形態と同じである。従って、図５に示したタイミングチャートからも明らかなように、セレクタ信号ＢＷ＿ＳＥＬが更新されるタイミングは、ＮDがちょうど変調周波数の下降期間の半分となるタイミング、即ち、変調周波数が中心周波数になるタイミングになる。 Referring to FIG. 4, the frequency detector 127 of the present embodiment is different from the first embodiment in that the divider 1274 receives the output of the counter 1271c instead of the output of the counter 1271b. The same as in the first embodiment. Accordingly, as is clear from the timing chart shown in FIG. 5, the timing at which the selector signal BW_SEL is updated, the timing of the half falling period of the N D exactly the modulation frequency, i.e., the modulation frequency is the center frequency It's time.
［その他の実施形態］
ここでは、セレクタ信号ＢＷ＿ＳＥＬが更新されるタイミングがＮD／ｘ＝ＮＵである例（第３の実施形態）、及びＮD＝ＮＵ／ｘである例（第４の実施形態）のそれぞれが開示される。
[Other Embodiments]
Here, an example in which the timing at which the selector signal BW_SEL is updated is N D / x = N U (third embodiment) and an example in which N D = N U / x (fourth embodiment), respectively. Is disclosed.
即ち、上記第１の実施形態及び第２の実施形態では、周波数検出器１２７は、変調周波数の中心周波数のタイミングでセレクタ信号ＢＷ＿ＳＥＬを更新したが、例えば、図６に示すように、中心周波数が周波数レンジの境界に近い場合、公称誤差等、何らかの原因により周波数検出タイミングがずれた場合、意図しない周波数レンジの切り替えが発生するおそれがある。そこで、変調周波数の中心周波数と、周波数レンジの境界値との関係を考慮し、両者が比較的近い場合には、中心周波数のタイミングではなく、周波数変調の下降又は上昇期間のうちの任意のタイミングで、周波数を検出（周波数レンジの切り替え／更新）するように周波数検出器１２７が構成される。 That is, in the first embodiment and the second embodiment, the frequency detector 127 updates the selector signal BW_SEL at the timing of the center frequency of the modulation frequency. For example, as shown in FIG. When it is close to the boundary of the frequency range, there is a possibility that unintended switching of the frequency range may occur when the frequency detection timing is shifted due to some cause such as a nominal error. Therefore, in consideration of the relationship between the center frequency of the modulation frequency and the boundary value of the frequency range, when both are relatively close, not the timing of the center frequency but any timing in the falling or rising period of the frequency modulation Thus, the frequency detector 127 is configured to detect the frequency (switch / update the frequency range).
図７は、本発明の第３の実施形態に係るＰＬＬ回路の周波数検出器の構成の一例を示すブロックダイアグラムである。同図において、図２等に示した要素と同じものについては、同一の符号を付している。 FIG. 7 is a block diagram showing an example of the configuration of the frequency detector of the PLL circuit according to the third embodiment of the present invention. In the figure, the same elements as those shown in FIG.
図７を参照して、本実施形態の周波数検出器１２７は、除算器１２７４’の除数パラメータを２でなく、任意定数ｘとした点で、第１の実施形態と異なり、その他の点では第１の実施形態と同じである。これにより、本実施形態の周波数検出器１２７は、定数ｘに応じた変調期間における任意のタイミングで、セレクタ信号ＢＷ＿ＳＥＬを更新することができるようになる。 Referring to FIG. 7, the frequency detector 127 of the present embodiment is different from the first embodiment in that the divisor parameter of the divider 1274 ′ is set to an arbitrary constant x instead of 2, and the other points are the first. This is the same as the first embodiment. Thereby, the frequency detector 127 of the present embodiment can update the selector signal BW_SEL at an arbitrary timing in the modulation period corresponding to the constant x.
また、図８は、本発明の第４の実施形態に係るＰＬＬ回路の周波数検出器の構成の一例を示すブロックダイアグラムである。同図において、既述した図２等に示した要素と同じものについては、同一の符号を付している。本実施形態は、除算器１２７４’が、カウンタ１２７１ｂの出力に代え、カウンタ１２７１ｃの出力を受ける点で、第３の実施形態と異なり、その他の点では第３の実施形態と同じである。 FIG. 8 is a block diagram showing an example of the configuration of the frequency detector of the PLL circuit according to the fourth embodiment of the present invention. In the figure, the same elements as those shown in FIG. 2 described above are denoted by the same reference numerals. The present embodiment is different from the third embodiment in that the divider 1274 ′ receives the output of the counter 1271 c instead of the output of the counter 1271 b, and is the same as the third embodiment in other points.
本実施形態において、図９は、例えば、周波数検出器１２７における除算器１２７４’の除数パラメータを１．１１に設定した場合の検出タイミングの位置を説明するための図である。つまり、本例では、発振クロック信号ＯＳＣＣＬＫのパルス数のカウント値ＮDがＮUの約９０％になったタイミングでセレクタ信号ＢＷ＿ＳＥＬが出力されることになる。 In the present embodiment, FIG. 9 is a diagram for explaining the position of the detection timing when the divisor parameter of the divider 1274 ′ in the frequency detector 127 is set to 1.11, for example. That is, in this example, so that the selector signal BW_SEL timing became about 90% of the count value N D of the pulse number of the oscillation clock signal OSCCLK is N U is output.
また、図１０は、例えば、周波数検出器１２７における除算器１２７４’の除数パラメータを１０に設定した場合の検出タイミングの位置を説明するための図である。つまり、本例では、発振クロック信号ＯＳＣＣＬＫのパルス数のカウント値ＮDがＮUの約９０％になったタイミングでセレクタ信号ＢＷ＿ＳＥＬが出力されることになる。 FIG. 10 is a diagram for explaining the position of the detection timing when the divisor parameter of the divider 1274 ′ in the frequency detector 127 is set to 10, for example. That is, in this example, so that the selector signal BW_SEL timing became about 90% of the count value N D of the pulse number of the oscillation clock signal OSCCLK is N U is output.
このように、第３の実施形態及び第４の実施形態に係るＰＬＬ回路の周波数検出器は、周波数検出を任意のタイミングに設定することができるので、変調周波数の中心周波数と周波数レンジの境界値とが比較的近くなる場合には、周波数レンジの境界から離れた位置に周波数検出のタイミングを設定することによって、誤作動を防止することができるようになる。 Thus, since the frequency detector of the PLL circuit according to the third and fourth embodiments can set the frequency detection at an arbitrary timing, the boundary value between the center frequency of the modulation frequency and the frequency range. Can be prevented by setting the frequency detection timing at a position away from the boundary of the frequency range.
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。 Each of the above embodiments is an example for explaining the present invention, and is not intended to limit the present invention only to these embodiments. The present invention can be implemented in various forms without departing from the gist thereof.
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。 For example, in the method disclosed herein, steps, operations, or functions may be performed in parallel or in a different order, as long as the results do not conflict. The steps, operations, and functions described are provided as examples only, and some of the steps, operations, and functions may be omitted and combined with each other without departing from the spirit of the invention. There may be one, and other steps, operations or functions may be added.
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。 Further, although various embodiments are disclosed in this specification, specific features (technical matters) in one embodiment are added to other embodiments while appropriately improving the other features, or other Specific features in the embodiments can be replaced, and such forms are also included in the gist of the present invention.
本発明は、スペクトラム拡散機能を有するＰＬＬ回路及びこれを含む電子デバイスの分野に広く利用することができる。 The present invention can be widely used in the field of PLL circuits having a spread spectrum function and electronic devices including the same.
１００…クロック生成回路
１１０…発振部
１１１…発振回路
１１２…変調制御器
１２０…ＰＬＬ回路
１２１…位相周波数検出器
１２２…チャージポンプ
１２３…ループフィルタ
１２４…電圧制御発振器（ＶＣＯ）
１２５…分周器
１２６…フィードバック分周器
１２７…周波数検出器
１２７１ａ〜１２７１ｃ…カウンタ
１２７２…分周器
１２７３ａ〜１２７３ｃ…Ｄ型フリップフロップ
１２７４，１２７４’…除算器
１２７５…コンパレータ
１２７６…ＡＮＤ回路
DESCRIPTION OF SYMBOLS 100 ... Clock generation circuit 110 ... Oscillator 111 ... Oscillator circuit 112 ... Modulation controller 120 ... PLL circuit 121 ... Phase frequency detector 122 ... Charge pump 123 ... Loop filter 124 ... Voltage controlled oscillator (VCO)
125 ... frequency divider 126 ... feedback frequency divider 127 ... frequency detectors 1271a to 1271c ... counter 1272 ... frequency dividers 1273a to 1273c ... D-type flip-flops 1274 and 1274 '... divider 1275 ... comparator 1276 ... AND circuit
Claims (7)
前記基準クロック信号の周波数を所定の変調プロファイルに従って変調する変調制御器と、
入力される信号に応じた発振周波数のクロック信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力された前記クロック信号を所定の分周比に従って分周する分周器と、
前記分周器から出力される信号の位相と前記基準クロック信号の位相との間の位相差を検出し、該検出した位相差に応じた信号を出力する位相周波数検出器と、
前記位相周波数検出器から出力される前記位相差に応じた信号に基づいて前記電圧制御発振器に入力される前記信号を生成するチャージポンプと、
前記変調された基準クロック信号の周波数を検出し、前記動作特性を更新するために、前記検出した周波数に基づく制御信号を前記電圧制御発振器に出力する周波数検出器と、を備え、
前記周波数検出器は、前記位相周波数検出器から出力される前記位相差に応じた信号に基づく所定のタイミングで、前記周波数を検出し、
前記周波数検出器は、変調周波数が所定の周波数になるタイミングが前記所定のタイミングとして選択されるように、構成される、
ＰＬＬ回路。 A PLL circuit whose operation characteristics are variably controlled according to one frequency range to which the frequency of the reference clock signal belongs,
A modulation controller that modulates the frequency of the reference clock signal according to a predetermined modulation profile;
A voltage controlled oscillator that outputs a clock signal having an oscillation frequency according to an input signal;
A frequency divider that divides the clock signal output from the voltage controlled oscillator according to a predetermined frequency division ratio;
A phase frequency detector that detects a phase difference between the phase of the signal output from the frequency divider and the phase of the reference clock signal, and outputs a signal corresponding to the detected phase difference;
A charge pump for generating the signal input to the voltage controlled oscillator based on a signal corresponding to the phase difference output from the phase frequency detector;
A frequency detector for detecting a frequency of the modulated reference clock signal and outputting a control signal based on the detected frequency to the voltage controlled oscillator in order to update the operating characteristic;
The frequency detector, with a predetermined timing based on the signal corresponding to the phase difference output from the phase frequency detector detects the frequency,
The frequency detector is configured such that a timing at which a modulation frequency becomes a predetermined frequency is selected as the predetermined timing.
PLL circuit.
前記基準クロック信号の周波数を所定の変調プロファイルに従って変調する変調制御器と、
入力される信号に応じた発振周波数のクロック信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力された前記クロック信号を所定の分周比に従って分周する分周器と、
前記分周器から出力される信号の位相と前記基準クロック信号の位相との間の位相差を検出し、該検出した位相差に応じた信号を出力する位相周波数検出器と、
前記位相周波数検出器から出力される前記位相差に応じた信号に基づいて前記電圧制御発振器に入力される前記信号を生成するチャージポンプと、
前記変調された基準クロック信号の周波数を検出し、前記動作特性を更新するために、前記検出した周波数に基づく制御信号を前記電圧制御発振器に出力する周波数検出器と、を備え、
前記周波数検出器は、前記位相周波数検出器から出力される前記位相差に応じた信号に基づく所定のタイミングで、前記周波数を検出し、
前記周波数検出器は、前記位相周波数検出器から出力される前記位相差に応じたＤＯＷＮ信号又はＵＰ信号に従う期間にカウントされる所定の発振クロック信号のパルス数に基づいて、前記所定のタイミングを決定する、
ＰＬＬ回路。 A PLL circuit whose operation characteristics are variably controlled according to one frequency range to which the frequency of the reference clock signal belongs,
A modulation controller that modulates the frequency of the reference clock signal according to a predetermined modulation profile;
A voltage controlled oscillator that outputs a clock signal having an oscillation frequency according to an input signal;
A frequency divider that divides the clock signal output from the voltage controlled oscillator according to a predetermined frequency division ratio;
A phase frequency detector that detects a phase difference between the phase of the signal output from the frequency divider and the phase of the reference clock signal, and outputs a signal corresponding to the detected phase difference;
A charge pump for generating the signal input to the voltage controlled oscillator based on a signal corresponding to the phase difference output from the phase frequency detector;
A frequency detector for detecting a frequency of the modulated reference clock signal and outputting a control signal based on the detected frequency to the voltage controlled oscillator in order to update the operating characteristic;
The frequency detector detects the frequency at a predetermined timing based on a signal corresponding to the phase difference output from the phase frequency detector,
The frequency detector determines the predetermined timing based on the number of pulses of a predetermined oscillation clock signal counted in a period according to the DOWN signal or the UP signal corresponding to the phase difference output from the phase frequency detector. to,
P LL circuit.
前記基準クロック信号の周波数を所定の変調プロファイルに従って変調する変調制御器と、
入力される信号に応じた発振周波数のクロック信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力された前記クロック信号を所定の分周比に従って分周する分周器と、
前記分周器から出力される信号の位相と前記基準クロック信号の位相との間の位相差を検出し、該検出した位相差に応じた信号を出力する位相周波数検出器と、
前記位相周波数検出器から出力される前記位相差に応じた信号に基づいて前記電圧制御発振器に入力される前記信号を生成するチャージポンプと、
前記変調された基準クロック信号の周波数を検出し、前記動作特性を更新するために、前記検出した周波数に基づく制御信号を前記電圧制御発振器に出力する周波数検出器と、を備え、
前記周波数検出器は、前記位相周波数検出器から出力される前記位相差に応じた信号に基づく所定のタイミングで、前記周波数を検出し、
前記周波数検出器は、前記周波数レンジの境界値と変調周波数の中心周波数とに基づいて、前記所定のタイミングを決定するように、構成される、
ＰＬＬ回路。 A PLL circuit whose operation characteristics are variably controlled according to one frequency range to which the frequency of the reference clock signal belongs,
A modulation controller that modulates the frequency of the reference clock signal according to a predetermined modulation profile;
A voltage controlled oscillator that outputs a clock signal having an oscillation frequency according to an input signal;
A frequency divider that divides the clock signal output from the voltage controlled oscillator according to a predetermined frequency division ratio;
A phase frequency detector that detects a phase difference between the phase of the signal output from the frequency divider and the phase of the reference clock signal, and outputs a signal corresponding to the detected phase difference;
A charge pump for generating the signal input to the voltage controlled oscillator based on a signal corresponding to the phase difference output from the phase frequency detector;
A frequency detector for detecting a frequency of the modulated reference clock signal and outputting a control signal based on the detected frequency to the voltage controlled oscillator in order to update the operating characteristic;
The frequency detector detects the frequency at a predetermined timing based on a signal corresponding to the phase difference output from the phase frequency detector,
The frequency detector is configured to determine the predetermined timing based on a boundary value of the frequency range and a center frequency of a modulation frequency ;
P LL circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013195059A JP6284728B2 (en) | 2013-09-20 | 2013-09-20 | PLL circuit |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2013195059A JP6284728B2 (en) | 2013-09-20 | 2013-09-20 | PLL circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015061255A JP2015061255A (en) | 2015-03-30 |
| JP6284728B2 true JP6284728B2 (en) | 2018-02-28 |
Family
ID=52818444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013195059A Active JP6284728B2 (en) | 2013-09-20 | 2013-09-20 | PLL circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6284728B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488627A (en) * | 1993-11-29 | 1996-01-30 | Lexmark International, Inc. | Spread spectrum clock generator and associated method |
| JP2914287B2 (en) * | 1996-03-08 | 1999-06-28 | 日本電気株式会社 | PLL circuit |
| JP4103604B2 (en) * | 2003-01-28 | 2008-06-18 | セイコーエプソン株式会社 | Semiconductor integrated circuit |
-
2013
- 2013-09-20 JP JP2013195059A patent/JP6284728B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015061255A (en) | 2015-03-30 |
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