JP2914287B2 - Ｐｌｌ回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0997—Controlling the number of delay elements connected in series in the ring oscillator
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（位相同期
ループ）回路に関し、特に無調整化可能なＰＬＬ回路に
関する。
ループ）回路に関し、特に無調整化可能なＰＬＬ回路に
関する。
【０００２】
【従来の技術】ＰＬＬ回路は、通信器や計測器などの分
野で幅広く使われており、ＩＣ（半導体集積回路）とし
ても集積化されている。
野で幅広く使われており、ＩＣ（半導体集積回路）とし
ても集積化されている。
【０００３】図８は、このようなＰＬＬ回路の構成をブ
ロック図にて示したものであり、位相周波数比較器６
１、フィルタ６２、及びＶＣＯ（電圧制御発振器）６３
からなる帰還ループで構成されている。位相周波数比較
器６１は、入力端子６０に印加された入力信号と、ＶＣ
Ｏ６３からのＶＣＯ信号との位相比較を行い、これら２
つの信号の周波数差及び位相差に応じた出力電圧を発生
する。位相周波数比較器６１の出力電圧はフィルタ６２
を通して帯域制限された後、ＶＣＯ６３の発振周波数を
制御する制御電圧信号としてＶＣＯ６３に帰還される。
この帰還ループにより、出力端子６４から入力信号の周
波数、及び位相に同期した信号が出力される。
ロック図にて示したものであり、位相周波数比較器６
１、フィルタ６２、及びＶＣＯ（電圧制御発振器）６３
からなる帰還ループで構成されている。位相周波数比較
器６１は、入力端子６０に印加された入力信号と、ＶＣ
Ｏ６３からのＶＣＯ信号との位相比較を行い、これら２
つの信号の周波数差及び位相差に応じた出力電圧を発生
する。位相周波数比較器６１の出力電圧はフィルタ６２
を通して帯域制限された後、ＶＣＯ６３の発振周波数を
制御する制御電圧信号としてＶＣＯ６３に帰還される。
この帰還ループにより、出力端子６４から入力信号の周
波数、及び位相に同期した信号が出力される。
【０００４】
【発明が解決しようとする課題】ところで、入力信号に
対して、ＰＬＬ回路が同期する範囲の周波数は、ＶＣＯ
６３が発振可能な範囲に限定される。このため、ＰＬＬ
回路の設計時には、入力信号の周波数変位に応じて、Ｖ
ＣＯ６３の発振範囲が設計される。
対して、ＰＬＬ回路が同期する範囲の周波数は、ＶＣＯ
６３が発振可能な範囲に限定される。このため、ＰＬＬ
回路の設計時には、入力信号の周波数変位に応じて、Ｖ
ＣＯ６３の発振範囲が設計される。
【０００５】しかしながら、特に、ＰＬＬ回路のＩＣ化
を行う場合、ＶＣＯ６３を構成する素子等のバラツキか
ら、設計値から発振周波数がずれる場合がある。
を行う場合、ＶＣＯ６３を構成する素子等のバラツキか
ら、設計値から発振周波数がずれる場合がある。
【０００６】この問題を解決するために、従来のＰＬＬ
回路においては、ＶＣＯ６３に調整端子６５を設け、例
えばＰＬＬ回路を集積化してなるＩＣをパッケージ等に
組み立てる際に、調整を行い、発振範囲を調整する。し
かし、この方法では、調整を行うという作業工程が必要
とされるため、コスト、組立時間の増大等を招く。
回路においては、ＶＣＯ６３に調整端子６５を設け、例
えばＰＬＬ回路を集積化してなるＩＣをパッケージ等に
組み立てる際に、調整を行い、発振範囲を調整する。し
かし、この方法では、調整を行うという作業工程が必要
とされるため、コスト、組立時間の増大等を招く。
【０００７】従って、本発明は、上記事情に鑑みて為さ
れたものであり、その目的は、ＰＬＬ回路の無調整化を
可能とし、これにより低コストのＰＬＬ回路を提供する
ことにある。
れたものであり、その目的は、ＰＬＬ回路の無調整化を
可能とし、これにより低コストのＰＬＬ回路を提供する
ことにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、入力信号に対するＶＣＯ信号の同期状態
を検出する手段を備えた位相周波数比較器と、ループの
時定数を調整するフィルタと、発振周波数範囲が可変自
在とされたＶＣＯと、前記位相周波数比較器からの同期
検出信号を監視し、同期はずれを検出した際に、所定時
間内になおも同期が成立しない場合には、前記位相周波
数比較器の出力信号の状態に応じて前記入力信号と前記
ＶＣＯ信号との周波数の高低を判別し該判別結果に基づ
きカウンタの値を変化させ、該カウンタのカウント値に
応じて前記ＶＣＯの発振周波数範囲を制御するＶＣＯ制
御手段と、を備えたことを特徴とするＰＬＬ回路を提供
する。
め、本発明は、入力信号に対するＶＣＯ信号の同期状態
を検出する手段を備えた位相周波数比較器と、ループの
時定数を調整するフィルタと、発振周波数範囲が可変自
在とされたＶＣＯと、前記位相周波数比較器からの同期
検出信号を監視し、同期はずれを検出した際に、所定時
間内になおも同期が成立しない場合には、前記位相周波
数比較器の出力信号の状態に応じて前記入力信号と前記
ＶＣＯ信号との周波数の高低を判別し該判別結果に基づ
きカウンタの値を変化させ、該カウンタのカウント値に
応じて前記ＶＣＯの発振周波数範囲を制御するＶＣＯ制
御手段と、を備えたことを特徴とするＰＬＬ回路を提供
する。
【０００９】また、本発明においては、位相周波数比較
器は、前記入力信号と前記ＶＣＯ信号とを入力しこれら
の信号の位相及び周波数差を比較する位相周波数比較回
路と、前記位相周波数比較回路の出力信号を入力とする
第１の遅延回路と、前記入力信号を入力とする第２の遅
延回路と、前記第１の遅延回路の出力と前記位相周波数
比較器の出力とを入力とする排他的論理和ゲートと、前
記第２の遅延回路の出力をラッチタイミングクロックと
し、前記排他的論理和ゲートの出力を同期検出信号とし
てラッチ出力するラッチ回路と、を備えたことを特徴と
する。
器は、前記入力信号と前記ＶＣＯ信号とを入力しこれら
の信号の位相及び周波数差を比較する位相周波数比較回
路と、前記位相周波数比較回路の出力信号を入力とする
第１の遅延回路と、前記入力信号を入力とする第２の遅
延回路と、前記第１の遅延回路の出力と前記位相周波数
比較器の出力とを入力とする排他的論理和ゲートと、前
記第２の遅延回路の出力をラッチタイミングクロックと
し、前記排他的論理和ゲートの出力を同期検出信号とし
てラッチ出力するラッチ回路と、を備えたことを特徴と
する。
【００１０】また、本発明においては、ＶＣＯは、遅延
時間が可変自在な奇数個縦続形態に接続され、最終段の
出力と初段の入力が接続されてループを形成してなるイ
ンバータ回路群を備えると共に、前記ＶＣＯ制御回路か
らの制御信号に基づき、所定のインバータ回路の出力
を、該インバータ回路の後段のインバータ回路の入力端
子又は初段のインバータ回路の入力端子のいずれかに切
り替え接続する少なくとも一つの切り替えスイッチを備
えた構成としてもよい。
時間が可変自在な奇数個縦続形態に接続され、最終段の
出力と初段の入力が接続されてループを形成してなるイ
ンバータ回路群を備えると共に、前記ＶＣＯ制御回路か
らの制御信号に基づき、所定のインバータ回路の出力
を、該インバータ回路の後段のインバータ回路の入力端
子又は初段のインバータ回路の入力端子のいずれかに切
り替え接続する少なくとも一つの切り替えスイッチを備
えた構成としてもよい。
【００１１】さらに、本発明においては、ＶＣＯ制御回
路は、前記同期検出信号を入力とし、前記位相周波数比
較回路が同期不成立を検出してから一定時間を計測し、
該一定時間計測後にも同期検出信号がインアクティブ状
態の時に信号を出力するタイマ回路と、前記タイマ回路
から信号が出力された際に、前記位相周波数比較器の出
力を調べて、その出力の状態に応じてアップ信号とダウ
ン信号のいずれかを出力する判別回路と、前記判別回路
からのアップ信号とダウン信号の状態により、カウンタ
の値を変化させるカウンタ回路と、前記カウンタ回路の
値に応じた出力線をアクティブとするデコーダと、を備
えたことを特徴とする。
路は、前記同期検出信号を入力とし、前記位相周波数比
較回路が同期不成立を検出してから一定時間を計測し、
該一定時間計測後にも同期検出信号がインアクティブ状
態の時に信号を出力するタイマ回路と、前記タイマ回路
から信号が出力された際に、前記位相周波数比較器の出
力を調べて、その出力の状態に応じてアップ信号とダウ
ン信号のいずれかを出力する判別回路と、前記判別回路
からのアップ信号とダウン信号の状態により、カウンタ
の値を変化させるカウンタ回路と、前記カウンタ回路の
値に応じた出力線をアクティブとするデコーダと、を備
えたことを特徴とする。
【００１２】
【作用】本発明においては、入力信号に対して、ＶＣＯ
信号が同期しない場合、位相周波数比較器から同期はず
れ信号が出力される。ＶＣＯ制御回路では、同期はずれ
を検出して、一定時間内に同期が成立しなければ、位相
周波数比較器の出力を調べて入力信号とＶＣＯ信号の高
低を判別し、ＶＣＯをどの様に制御すれば良いかを判断
する。ＶＣＯは、ＶＣＯ制御回路からの制御により、発
振周波数範囲が変化させられる。以上の動作を同期が成
立するまで、ＶＣＯ制御回路によりＶＣＯの発振周波数
範囲を変化させる。
信号が同期しない場合、位相周波数比較器から同期はず
れ信号が出力される。ＶＣＯ制御回路では、同期はずれ
を検出して、一定時間内に同期が成立しなければ、位相
周波数比較器の出力を調べて入力信号とＶＣＯ信号の高
低を判別し、ＶＣＯをどの様に制御すれば良いかを判断
する。ＶＣＯは、ＶＣＯ制御回路からの制御により、発
振周波数範囲が変化させられる。以上の動作を同期が成
立するまで、ＶＣＯ制御回路によりＶＣＯの発振周波数
範囲を変化させる。
【００１３】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に詳細に説明する。
して以下に詳細に説明する。
【００１４】図１は、本発明の一実施形態の構成をブロ
ック図にて示したものである。図１を参照して、入力端
子１から入力された信号は位相周波数比較器２に入力さ
れる。位相周波数比較器２は、入力端子１に入力された
入力信号とＶＣＯ（電圧制御発振器）４からのＶＣＯ信
号との、周波数差及び位相差を比較し、その結果を出力
する。また、位相周波数比較器は、入力信号とＶＣＯ信
号との同期状態を表す同期信号（ｓｙｎｃ）を出力す
る。
ック図にて示したものである。図１を参照して、入力端
子１から入力された信号は位相周波数比較器２に入力さ
れる。位相周波数比較器２は、入力端子１に入力された
入力信号とＶＣＯ（電圧制御発振器）４からのＶＣＯ信
号との、周波数差及び位相差を比較し、その結果を出力
する。また、位相周波数比較器は、入力信号とＶＣＯ信
号との同期状態を表す同期信号（ｓｙｎｃ）を出力す
る。
【００１５】フィルタ３は、位相周波数比較器２の出力
信号を入力し、帯域を調整した後、ＶＣＯ４へ発振制御
電圧信号を出力する。ここで、フィルタ３の時定数によ
り、ＰＬＬ回路の帰還ループ帯域が定まる。
信号を入力し、帯域を調整した後、ＶＣＯ４へ発振制御
電圧信号を出力する。ここで、フィルタ３の時定数によ
り、ＰＬＬ回路の帰還ループ帯域が定まる。
【００１６】ＶＣＯ４は、フィルタ３からの発振制御電
圧信号により発振周波数を変化させる。ＶＣＯ４から出
力されるＶＣＯ信号は、出力端子６から出力信号として
取り出されると共に、位相周波数比較器２に帰還入力さ
れる。ＶＣＯ４は、フィルタ３からの出力電圧で制御可
能な発振周波数の範囲を可変できる手段を備えており、
その発振周波数範囲はＶＣＯ制御回路５から制御され
る。
圧信号により発振周波数を変化させる。ＶＣＯ４から出
力されるＶＣＯ信号は、出力端子６から出力信号として
取り出されると共に、位相周波数比較器２に帰還入力さ
れる。ＶＣＯ４は、フィルタ３からの出力電圧で制御可
能な発振周波数の範囲を可変できる手段を備えており、
その発振周波数範囲はＶＣＯ制御回路５から制御され
る。
【００１７】ＶＣＯ制御回路５は、位相周波数比較器２
から同期信号（ｓｙｎｃ）を監視し、同期が一定時間以
上不成立であれば（同期信号が一定時間以上インアクテ
ィブ状態の時）、位相周波数比較器２の出力から周波数
差を検知して、その結果に応じてＶＣＯ４の制御を行
う。
から同期信号（ｓｙｎｃ）を監視し、同期が一定時間以
上不成立であれば（同期信号が一定時間以上インアクテ
ィブ状態の時）、位相周波数比較器２の出力から周波数
差を検知して、その結果に応じてＶＣＯ４の制御を行
う。
【００１８】
【実施例】本発明をより詳細に説明すべく、以下に本発
明の実施例を図面を参照して説明する。
明の実施例を図面を参照して説明する。
【００１９】まず、本発明の実施例として、同期状態を
出力できる機能を備えた位相周波数比較器２の詳細な構
成について説明する。
出力できる機能を備えた位相周波数比較器２の詳細な構
成について説明する。
【００２０】図２は、位相周波数比較器２の構成を示す
ブロック図である。図２を参照して、本実施例に係る位
相周波数比較器２は、位相周波数比較部１０と、同期状
態検出部１１と、から構成されている。
ブロック図である。図２を参照して、本実施例に係る位
相周波数比較器２は、位相周波数比較部１０と、同期状
態検出部１１と、から構成されている。
【００２１】位相周波数比較部１０は、第１から第３の
ＪＫフリップフロップ１５、１６、１７と、第１から第
４のＯＲゲート１８、１９、２０、２１と、から構成さ
れており、入力信号を入力する端子１２は、第１のＪＫ
フリップフロップ１５のＪ端子と、第３のＯＲゲート２
０の一方の入力端子と、第４のＯＲゲート２１の一方の
入力端子に接続され、ＶＣＯ信号を入力する端子１３
は、第１のＯＲゲート１８の一方の入力端子と、第２の
ＯＲゲート１９の一方の入力端子と、第３のＪＫフリッ
プフロップ１７のＫ端子に接続されている。
ＪＫフリップフロップ１５、１６、１７と、第１から第
４のＯＲゲート１８、１９、２０、２１と、から構成さ
れており、入力信号を入力する端子１２は、第１のＪＫ
フリップフロップ１５のＪ端子と、第３のＯＲゲート２
０の一方の入力端子と、第４のＯＲゲート２１の一方の
入力端子に接続され、ＶＣＯ信号を入力する端子１３
は、第１のＯＲゲート１８の一方の入力端子と、第２の
ＯＲゲート１９の一方の入力端子と、第３のＪＫフリッ
プフロップ１７のＫ端子に接続されている。
【００２２】第２のＪＫフリップフロップ１６の出力端
子Ｑ２に接続された出力端子１４は、第１のＯＲゲート
１８の他方の入力端子に接続される共に、同期状態検出
部１１に入力されている。
子Ｑ２に接続された出力端子１４は、第１のＯＲゲート
１８の他方の入力端子に接続される共に、同期状態検出
部１１に入力されている。
【００２３】第１のＪＫフリップフロップ１５のＫ端子
は、第１のＯＲゲート１８の出力端子に接続され、第１
のＪＫフリップフロップ１５の反転出力Ｑ１￣（記号￣
は相補信号を意味する）は、第３のＯＲゲート２０の他
方の入力端子に接続され、第２のＪＫフリップフロップ
１６のＪ端子は、第３のＯＲゲート２０の出力端子に接
続され、第２のＪＫフリップフロップ１６のＫ端子は、
第２のＯＲゲート１９の出力端子に接続され、第２のＪ
Ｋフリップフロップ１６の反転出力端子Ｑ２￣は、第４
のＯＲゲート２１の他方の入力端子に接続されている。
は、第１のＯＲゲート１８の出力端子に接続され、第１
のＪＫフリップフロップ１５の反転出力Ｑ１￣（記号￣
は相補信号を意味する）は、第３のＯＲゲート２０の他
方の入力端子に接続され、第２のＪＫフリップフロップ
１６のＪ端子は、第３のＯＲゲート２０の出力端子に接
続され、第２のＪＫフリップフロップ１６のＫ端子は、
第２のＯＲゲート１９の出力端子に接続され、第２のＪ
Ｋフリップフロップ１６の反転出力端子Ｑ２￣は、第４
のＯＲゲート２１の他方の入力端子に接続されている。
【００２４】第３のＪＫフリップフロップ１７のＪ端子
には、第４のＯＲゲート２１の出力端子が接続され、第
３のＪＫフリップフロップ１７の出力端子Ｑ３は、第２
のＯＲゲート１９の他方の入力端子に接続されている。
には、第４のＯＲゲート２１の出力端子が接続され、第
３のＪＫフリップフロップ１７の出力端子Ｑ３は、第２
のＯＲゲート１９の他方の入力端子に接続されている。
【００２５】ここで、入力信号とＶＣＯ信号の周波数が
等しい場合、すなわち常に、入力信号のパルスの次にＶ
ＣＯ信号のパルスが入力される場合には、入力信号のパ
ルスが来ると出力端子１４からの出力信号（ｏｕｔ）は
“１”（Ｈｉｇｈレベル）となり、次のＶＣＯ信号のパ
ルスが来ると出力信号は“０”（Ｌｏｗレベル）とな
る。
等しい場合、すなわち常に、入力信号のパルスの次にＶ
ＣＯ信号のパルスが入力される場合には、入力信号のパ
ルスが来ると出力端子１４からの出力信号（ｏｕｔ）は
“１”（Ｈｉｇｈレベル）となり、次のＶＣＯ信号のパ
ルスが来ると出力信号は“０”（Ｌｏｗレベル）とな
る。
【００２６】このように、位相周波数比較部１０では、
入力信号とＶＣＯ信号のパルスの位相差に応じて、その
出力信号（ｏｕｔ）が“１”になる時間と、“０”にな
る時間とが変化するために、位相比較が行われる。
入力信号とＶＣＯ信号のパルスの位相差に応じて、その
出力信号（ｏｕｔ）が“１”になる時間と、“０”にな
る時間とが変化するために、位相比較が行われる。
【００２７】次に、入力信号の周波数がＶＣＯ信号に比
べて早い場合には、入力信号のパルスが来て、次のＶＣ
Ｏ信号のパルスが来る前に、また入力信号のパルスが来
る場合がある。この場合、出力信号（ｏｕｔ）は“０”
状態のままである。
べて早い場合には、入力信号のパルスが来て、次のＶＣ
Ｏ信号のパルスが来る前に、また入力信号のパルスが来
る場合がある。この場合、出力信号（ｏｕｔ）は“０”
状態のままである。
【００２８】一方、入力信号の周波数がＶＣＯ信号に比
べて遅い場合には、入力信号のパルスが来て、次の入力
信号のパルスが来る間に、ＶＣＯ信号のパルスが２つ以
上連続して来る場合がある。この場合、出力信号は
“１”のままである。
べて遅い場合には、入力信号のパルスが来て、次の入力
信号のパルスが来る間に、ＶＣＯ信号のパルスが２つ以
上連続して来る場合がある。この場合、出力信号は
“１”のままである。
【００２９】図２を参照して、同期状態検出部１１は、
第１の遅延回路２２と、第２の遅延回路２３と、ＥＸ−
ＯＲゲート（排他的論理和回路）２４と、Ｄ型フリップ
フロップ２５と、から構成されている。
第１の遅延回路２２と、第２の遅延回路２３と、ＥＸ−
ＯＲゲート（排他的論理和回路）２４と、Ｄ型フリップ
フロップ２５と、から構成されている。
【００３０】第１の遅延回路２２の入力端子とＥＸ−Ｏ
Ｒゲート２４の一の入力端子とは共に、位相周波数比較
器１０の出力端子１４に接続され、ＥＸ−ＯＲゲート２
４の他の入力端子は第１の遅延回路２２の出力に接続さ
れる。この構成で位相周波数比較部１０の出力が変化し
た場合、第１の遅延回路２２の遅延時間に等しい時間
（期間）だけ、ＥＸ−ＯＲゲート２４の出力が“１”
（Ｈｉｇｈレベル）となる。
Ｒゲート２４の一の入力端子とは共に、位相周波数比較
器１０の出力端子１４に接続され、ＥＸ−ＯＲゲート２
４の他の入力端子は第１の遅延回路２２の出力に接続さ
れる。この構成で位相周波数比較部１０の出力が変化し
た場合、第１の遅延回路２２の遅延時間に等しい時間
（期間）だけ、ＥＸ−ＯＲゲート２４の出力が“１”
（Ｈｉｇｈレベル）となる。
【００３１】また、第２の遅延回路２３の入力端子は、
信号入力端子１２に接続され、第２の遅延回路２３の出
力端子は、Ｄ型フリップフロップ２５のクロック入力端
子（Ｃ）に接続され、ＥＸ−ＯＲゲート２４の出力端子
がＤ型フリップフロップ２５のデータ入力端子（Ｄ）が
接続され、Ｄ型フリップフロップ２５の出力は同期信号
（ｓｙｎｃ）を出力する端子（同期信号出力端子）２６
に接続される。
信号入力端子１２に接続され、第２の遅延回路２３の出
力端子は、Ｄ型フリップフロップ２５のクロック入力端
子（Ｃ）に接続され、ＥＸ−ＯＲゲート２４の出力端子
がＤ型フリップフロップ２５のデータ入力端子（Ｄ）が
接続され、Ｄ型フリップフロップ２５の出力は同期信号
（ｓｙｎｃ）を出力する端子（同期信号出力端子）２６
に接続される。
【００３２】また、第２の遅延回路２３の遅延時間は、
第１の遅延回路２２の遅延時間よりも短くしてあり、位
相周波数比較部１０の出力変化の際の、ＥＸ−ＯＲゲー
ト２４が“１”を出力している時間内に、ラッチがかか
るようにする。
第１の遅延回路２２の遅延時間よりも短くしてあり、位
相周波数比較部１０の出力変化の際の、ＥＸ−ＯＲゲー
ト２４が“１”を出力している時間内に、ラッチがかか
るようにする。
【００３３】次に、ＶＣＯ制御回路５の詳細な構成につ
いて説明する。
いて説明する。
【００３４】図４は、ＶＣＯ制御回路５の構成を示すブ
ロック図である。図４を参照して、ＶＣＯ制御回路は、
タイマ回路３０、判別回路３１、アップダウンカウンタ
３２、及びデコーダ３３から構成され、デコーダ３３か
らＶＣＯ４に制御信号が出力される。
ロック図である。図４を参照して、ＶＣＯ制御回路は、
タイマ回路３０、判別回路３１、アップダウンカウンタ
３２、及びデコーダ３３から構成され、デコーダ３３か
らＶＣＯ４に制御信号が出力される。
【００３５】タイマ回路３０の入力には位相周波数比較
器２の同期信号が入力され、同期はずれが生じてから、
ある一定時間までに同期が成立しない場合には、タイマ
回路３０の出力にパルスが生じ、同時にタイマ回路３０
をリセットする。
器２の同期信号が入力され、同期はずれが生じてから、
ある一定時間までに同期が成立しない場合には、タイマ
回路３０の出力にパルスが生じ、同時にタイマ回路３０
をリセットする。
【００３６】判別回路３１の入力端子は、タイマ回路３
０の出力端子に接続され、タイマ回路３０からパルスが
入力された場合、位相周波数比較器２の出力を調べて、
出力に応じてアップ（Ｕｐ）信号とダウン（Ｄｏｗｎ）
信号のいずれかをアップダウンカウンタ３２に出力す
る。
０の出力端子に接続され、タイマ回路３０からパルスが
入力された場合、位相周波数比較器２の出力を調べて、
出力に応じてアップ（Ｕｐ）信号とダウン（Ｄｏｗｎ）
信号のいずれかをアップダウンカウンタ３２に出力す
る。
【００３７】アップダウンカウンタ３２は、判別回路３
１からのアップ信号とダウン信号に応じて、内部のカウ
ンタのカウンタ値を上下させる。
１からのアップ信号とダウン信号に応じて、内部のカウ
ンタのカウンタ値を上下させる。
【００３８】デコーダ３３は、アップダウンカウンタ３
２のカウンタ値を入力し、１からｎまでのＶＣＯ制御線
３４のうち、カウンタの値に該当する制御線の出力を
“１”とする。
２のカウンタ値を入力し、１からｎまでのＶＣＯ制御線
３４のうち、カウンタの値に該当する制御線の出力を
“１”とする。
【００３９】次に、ＶＣＯ４の詳細な構成について説明
する。図６は、ＶＣＯ４の構成を示すブロック図であ
る。
する。図６は、ＶＣＯ４の構成を示すブロック図であ
る。
【００４０】図６に示すように、遅延時間を可変できる
インバータ４０を奇数個接続してリングオシレータを形
成する。また、インバータ４０にフィルタ３からの発振
制御電圧信号を加え、インバータ４０の遅延時間を変化
させることにより、ＶＣＯ４の発振周波数を変化させ
る。
インバータ４０を奇数個接続してリングオシレータを形
成する。また、インバータ４０にフィルタ３からの発振
制御電圧信号を加え、インバータ４０の遅延時間を変化
させることにより、ＶＣＯ４の発振周波数を変化させ
る。
【００４１】また、複数のインバータ４０について、図
６に示すように奇数段目の所定のインバータとその後段
のインバータの接続部に、切り替えスイッチ４１をｎ個
設け、これらｎ個の切り替えスイッチ４１は、ＶＣＯ制
御回路５からのＶＣＯ制御信号により切替が制御され
る。
６に示すように奇数段目の所定のインバータとその後段
のインバータの接続部に、切り替えスイッチ４１をｎ個
設け、これらｎ個の切り替えスイッチ４１は、ＶＣＯ制
御回路５からのＶＣＯ制御信号により切替が制御され
る。
【００４２】より詳細には、切り替えスイッチ４１は、
例えばＶＣＯ制御信号が“０”の場合には、前段のイン
バータの出力端子と後段のインバータの入力端子を接続
し、ＶＣＯ制御信号が“１”の場合には、ループ中の最
後段のインバータの入力端子に接続されるようにする。
この場合、切り替えスイッチ４１の制御信号を“１”に
した時に形成されるループに含まれるインバータ４０の
個数が奇数個になるようにする。
例えばＶＣＯ制御信号が“０”の場合には、前段のイン
バータの出力端子と後段のインバータの入力端子を接続
し、ＶＣＯ制御信号が“１”の場合には、ループ中の最
後段のインバータの入力端子に接続されるようにする。
この場合、切り替えスイッチ４１の制御信号を“１”に
した時に形成されるループに含まれるインバータ４０の
個数が奇数個になるようにする。
【００４３】次に、本発明に係るＰＬＬ回路の実施例の
動作について図面を参照して説明する。
動作について図面を参照して説明する。
【００４４】図３は、位相周波数比較器２の動作を説明
するためのタイムチャートである。図３（Ａ）は、入力
信号（ｉｎ１）に比べて、ＶＣＯ信号（ｉｎ２）の周波
数が高い場合である。この場合、入力信号（ｉｎ１）の
パルス（Ｐ０）が来た後に、続けて２回以上ＶＣＯ信号
（ｉｎ２）のパルス（Ｐ１、Ｐ２）が入力される場合が
ある。この時、位相周波数比較器２の出力信号（ｏｕ
ｔ）は、“１”と“０”との繰り返しから、“０”に固
定されてしまう。
するためのタイムチャートである。図３（Ａ）は、入力
信号（ｉｎ１）に比べて、ＶＣＯ信号（ｉｎ２）の周波
数が高い場合である。この場合、入力信号（ｉｎ１）の
パルス（Ｐ０）が来た後に、続けて２回以上ＶＣＯ信号
（ｉｎ２）のパルス（Ｐ１、Ｐ２）が入力される場合が
ある。この時、位相周波数比較器２の出力信号（ｏｕ
ｔ）は、“１”と“０”との繰り返しから、“０”に固
定されてしまう。
【００４５】そして、同期信号（ｓｙｎｃ）は、信号入
力（ｉｎ１）のパルス（Ｐ３）が来た時に、出力信号
（ｏｕｔ）が変化すると“１”を出力し、一方、変化が
ない場合には“０”を出力し、同期はずれが生じたこと
が検出される。
力（ｉｎ１）のパルス（Ｐ３）が来た時に、出力信号
（ｏｕｔ）が変化すると“１”を出力し、一方、変化が
ない場合には“０”を出力し、同期はずれが生じたこと
が検出される。
【００４６】図３（Ｂ）は、逆に、入力信号（ｉｎ１）
に比べて、ＶＣＯ信号（ｉｎ２）の周波数が低い場合の
動作を示したものである。この場合、入力信号（ｉｎ
１）のパルス（Ｐ１）が来た後、ＶＣＯ信号（ｉｎ２）
のパルス（Ｐ３）が来る前に、次の入力信号（ｉｎ１）
パルス（Ｐ２）がくる場合がある。
に比べて、ＶＣＯ信号（ｉｎ２）の周波数が低い場合の
動作を示したものである。この場合、入力信号（ｉｎ
１）のパルス（Ｐ１）が来た後、ＶＣＯ信号（ｉｎ２）
のパルス（Ｐ３）が来る前に、次の入力信号（ｉｎ１）
パルス（Ｐ２）がくる場合がある。
【００４７】この時、位相周波数比較回路２の出力信号
（ｏｕｔ）は“１”と“０”の繰り返しから、“１”に
固定されてしまう。この時、位相周波数比較回路２の同
期信号（ｓｙｎｃ）も、図３（Ａ）の場合と同様に、
“１”から“０”に変化してしまう。
（ｏｕｔ）は“１”と“０”の繰り返しから、“１”に
固定されてしまう。この時、位相周波数比較回路２の同
期信号（ｓｙｎｃ）も、図３（Ａ）の場合と同様に、
“１”から“０”に変化してしまう。
【００４８】図３（Ｃ）は、入力信号（ｉｎ１）とＶＣ
Ｏ信号（ｉｎ２）の周波数が等しい場合である。この
時、入力信号（ｉｎ１）と、ＶＣＯ信号（ｉｎ２）のパ
ルスが来る度に出力信号（ｏｕｔ）が変化する。また、
入力信号（ｉｎ１）が来る度に出力が変化しているため
に同期信号（ｓｙｎｃ）は“１”を出力し、同期状態に
あることを通知する。
Ｏ信号（ｉｎ２）の周波数が等しい場合である。この
時、入力信号（ｉｎ１）と、ＶＣＯ信号（ｉｎ２）のパ
ルスが来る度に出力信号（ｏｕｔ）が変化する。また、
入力信号（ｉｎ１）が来る度に出力が変化しているため
に同期信号（ｓｙｎｃ）は“１”を出力し、同期状態に
あることを通知する。
【００４９】次に、ＶＣＯ制御回路５の動作について説
明する。図５は、ＶＣＯ制御回路５の動作を説明するた
めのタイムチャートである。
明する。図５は、ＶＣＯ制御回路５の動作を説明するた
めのタイムチャートである。
【００５０】図３で説明したように、同期がはずれる
と、位相周波数比較器２の同期信号（ｓｙｎｃ）が
“０”（インアクティブ状態）となる。すると、ＶＣＯ
制御回路５において、タイマ回路３０がオンになり、一
定の時間を計測する。この計測は同期信号（ｓｙｎｃ）
が“１”になるまで行われる。
と、位相周波数比較器２の同期信号（ｓｙｎｃ）が
“０”（インアクティブ状態）となる。すると、ＶＣＯ
制御回路５において、タイマ回路３０がオンになり、一
定の時間を計測する。この計測は同期信号（ｓｙｎｃ）
が“１”になるまで行われる。
【００５１】同期信号（ｓｙｎｃ）が“０”のままで、
且つ一定時間を経過すると、タイマ回路３０の出力（Ｓ
１）にパルスが出力される。なお、このタイマ回路３０
が計測する時間はフィルタ３の時定数やＶＣＯ４のゲイ
ンで定められるＰＬＬ回路の引き込み時間以上に設定す
る必要がある。タイマ回路３０は、例えば同期信号（ｓ
ｙｎｃ）をトリガとし、所定時間後に単発（ワンショッ
ト）パルスを発生するクリア機能付きのパルス発生回路
で構成される。
且つ一定時間を経過すると、タイマ回路３０の出力（Ｓ
１）にパルスが出力される。なお、このタイマ回路３０
が計測する時間はフィルタ３の時定数やＶＣＯ４のゲイ
ンで定められるＰＬＬ回路の引き込み時間以上に設定す
る必要がある。タイマ回路３０は、例えば同期信号（ｓ
ｙｎｃ）をトリガとし、所定時間後に単発（ワンショッ
ト）パルスを発生するクリア機能付きのパルス発生回路
で構成される。
【００５２】タイマ回路３０からパルスが出力される
と、判別回路３１は、位相周波数比較器２の出力信号
（ｏｕｔ）を調べ、出力信号（ｏｕｔ）が“０”であれ
ば、ダウン信号（Ｓ３）にパルスを発生させ、一方、出
力信号（ｏｕｔ）が“１”であればアップ信号（Ｓ２）
にパルスを発生させる。
と、判別回路３１は、位相周波数比較器２の出力信号
（ｏｕｔ）を調べ、出力信号（ｏｕｔ）が“０”であれ
ば、ダウン信号（Ｓ３）にパルスを発生させ、一方、出
力信号（ｏｕｔ）が“１”であればアップ信号（Ｓ２）
にパルスを発生させる。
【００５３】アップダウンカウンタ３２は、判別回路回
路３１からのアップパルス（Ｓ１）及びダウンパルス
（Ｓ３）に応じて、内部のカウンタの値をアップ（上）
又はダウン（下）に計数させる。
路３１からのアップパルス（Ｓ１）及びダウンパルス
（Ｓ３）に応じて、内部のカウンタの値をアップ（上）
又はダウン（下）に計数させる。
【００５４】次に、デコーダ３３では、１からｎまでの
ＶＣＯ制御信号（Ｓ４）のうち、アップダウンカウンタ
３２のカウント値に応じた番号のＶＣＯ制御信号の出力
を“１”にする。図５では、アップ信号（Ｓ２）が出力
されたために、アップダウンカウンタ３２の値が一つ増
えて、ＶＣＯ制御信号（Ｓ４）で、（ｉ−１）番目の制
御信号が“１”になっていたのが、（ｉ）番目の制御信
号が“１”に変化している。その際、（ｉ−１）番目の
制御信号は“１”から“０”に変化する。
ＶＣＯ制御信号（Ｓ４）のうち、アップダウンカウンタ
３２のカウント値に応じた番号のＶＣＯ制御信号の出力
を“１”にする。図５では、アップ信号（Ｓ２）が出力
されたために、アップダウンカウンタ３２の値が一つ増
えて、ＶＣＯ制御信号（Ｓ４）で、（ｉ−１）番目の制
御信号が“１”になっていたのが、（ｉ）番目の制御信
号が“１”に変化している。その際、（ｉ−１）番目の
制御信号は“１”から“０”に変化する。
【００５５】ＶＣＯ４では、図６に示したように、デコ
ーダ３３からのＶＣＯ制御信号のうち“１”にセットさ
れた制御信号に接続された切り替えスイッチ４１をルー
プに接続する。このとき、ループ中に含まれるインバー
タの数が変化するためにＶＣＯの発振範囲が変化する。
ーダ３３からのＶＣＯ制御信号のうち“１”にセットさ
れた制御信号に接続された切り替えスイッチ４１をルー
プに接続する。このとき、ループ中に含まれるインバー
タの数が変化するためにＶＣＯの発振範囲が変化する。
【００５６】以上の動作を同期が行われるまで繰り返す
ために、ある周波数範囲でＰＬＬ回路が同期しなくて
も、ＶＣＯ制御を変化させることにより、ＰＬＬが同期
できるようになる。
ために、ある周波数範囲でＰＬＬ回路が同期しなくて
も、ＶＣＯ制御を変化させることにより、ＰＬＬが同期
できるようになる。
【００５７】本発明の実施例として、１００ＭＨｚのＰ
ＬＬ−ＩＣを製作した結果、従来では、ＶＣＯの調整端
子に、外部から電圧を加えて調整を行わなければならな
かったのに対して、本発明の実施例においては、ＶＣＯ
制御回路５のカウンタの値が２つ変化して、入力信号と
ＶＣＯ信号との同期が無調整で行われた。
ＬＬ−ＩＣを製作した結果、従来では、ＶＣＯの調整端
子に、外部から電圧を加えて調整を行わなければならな
かったのに対して、本発明の実施例においては、ＶＣＯ
制御回路５のカウンタの値が２つ変化して、入力信号と
ＶＣＯ信号との同期が無調整で行われた。
【００５８】次に、本発明の第２の実施例について図７
を参照して説明する。前記実施例では、ＶＣＯ制御回路
３は、タイマ回路３０を用いていたが、本実施例では、
これをカウンタ回路５０で置き換える。ＶＣＯ制御回路
５の他の構成は、図４に示したものと同様である。
を参照して説明する。前記実施例では、ＶＣＯ制御回路
３は、タイマ回路３０を用いていたが、本実施例では、
これをカウンタ回路５０で置き換える。ＶＣＯ制御回路
５の他の構成は、図４に示したものと同様である。
【００５９】カウンタ回路５０は同期信号（ｓｙｎｃ）
が“０”になってから、入力信号パルスをカウントし、
予め定めた所定数をカウントすると、出力パルスを発生
させる。
が“０”になってから、入力信号パルスをカウントし、
予め定めた所定数をカウントすると、出力パルスを発生
させる。
【００６０】本発明の第２の実施例は、第１の実施例に
比べ、同期信号（ｓｙｎｃ）が“０”になってから、出
力パルスを発生させる時間の設定が正確にできるという
効果を有する。
比べ、同期信号（ｓｙｎｃ）が“０”になってから、出
力パルスを発生させる時間の設定が正確にできるという
効果を有する。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
ＰＬＬ回路をＩＣ化した場合の素子等のバラツキによっ
て生じたＶＣＯの発振周波数範囲のずれの調整を不要と
し、このため、個々のＩＣの調整に伴うコストを削減す
ることができるという効果を有する。
ＰＬＬ回路をＩＣ化した場合の素子等のバラツキによっ
て生じたＶＣＯの発振周波数範囲のずれの調整を不要と
し、このため、個々のＩＣの調整に伴うコストを削減す
ることができるという効果を有する。
【００６２】これは、本発明においては、ＶＣＯの発振
周波数範囲が制御できるように構成されており、発振周
波数範囲の制御をＶＣＯ制御回路で行い、ＩＣ内におい
て自動で調整することを可能としたことによるものであ
る。
周波数範囲が制御できるように構成されており、発振周
波数範囲の制御をＶＣＯ制御回路で行い、ＩＣ内におい
て自動で調整することを可能としたことによるものであ
る。
【図１】本発明の構成を示すブロック図である。
【図２】図１の位相周波数比較器の実施形態を示すブロ
ック図である。
ック図である。
【図３】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ図２の動作
を示す波形図である。（Ａ）は入力信号に比べてＶＣＯ
信号の周波数が高い場合を示す。（Ｂ）は入力信号に比
べてＶＣＯ信号の周波数が低い場合を示す。（Ｃ）は入
力信号とＶＣＯ信号の周波数が等しい場合を示す。図面
中で、ｉｎ１は入力信号を示す波形図である。ｉｎ２は
ＶＣＯ信号を示す波形図である。ｏｕｔは出力を示す波
形図である。ｓｙｎｃは同期信号を示す波形図である。
を示す波形図である。（Ａ）は入力信号に比べてＶＣＯ
信号の周波数が高い場合を示す。（Ｂ）は入力信号に比
べてＶＣＯ信号の周波数が低い場合を示す。（Ｃ）は入
力信号とＶＣＯ信号の周波数が等しい場合を示す。図面
中で、ｉｎ１は入力信号を示す波形図である。ｉｎ２は
ＶＣＯ信号を示す波形図である。ｏｕｔは出力を示す波
形図である。ｓｙｎｃは同期信号を示す波形図である。
【図４】図１のＶＣＯ制御回路の実施形態を示すブロッ
ク図である。
ク図である。
【図５】図４の動作を示す波形図である。ｓｙｎｃは同
期信号を示す波形図である。Ｓ１はタイマ回路出力を示
す波形図である。ｏｕｔは図２の位相比較器の出力を示
す波形図である。Ｓ２は判別回路のＵｐ信号を示す波形
図である。Ｓ３は判別回路のＤｏｗｎ信号を示す波形図
である。Ｓ４はデータのＶＣＯ制御線を示す波形図であ
る。
期信号を示す波形図である。Ｓ１はタイマ回路出力を示
す波形図である。ｏｕｔは図２の位相比較器の出力を示
す波形図である。Ｓ２は判別回路のＵｐ信号を示す波形
図である。Ｓ３は判別回路のＤｏｗｎ信号を示す波形図
である。Ｓ４はデータのＶＣＯ制御線を示す波形図であ
る。
【図６】図１のＶＣＯの実施例を示すブロック図であ
る。
る。
【図７】図１のＶＣＯ制御回路の第２の実施例を示すブ
ロック図である。
ロック図である。
【図８】従来のＰＬＬ回路の構成を示すブロック図であ
る。
る。
１ 入力端子 ２ 位相周波数比較器 ３ フィルタ ４ ＶＣＯ ５ ＶＣＯ制御回路 ６ 出力端子 １０ 位相周波数比較部 １１ 同期検出部 １５〜１７ ＪＫフリップフロップ １８〜２１ ＯＲゲート ２２〜２３ 遅延回路 ２４ ＥＸ−ＯＲゲート ２５ Ｄフリップフロップ ３０ タイマ回路 ３１ 判別回路 ３２ アップダウンカウンタ ３３ デコーダ ４０ インバータ ４１ 切り替えスイッチ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/199 H04L 7/033
Claims (3)
- 【請求項１】入力信号に対するＶＣＯ信号の同期状態を
検出する手段を備えた位相周波数比較器と、 ループの時定数を調整するフィルタと、 発振周波数範囲が可変自在とされたＶＣＯと、 前記位相周波数比較器からの同期検出信号を監視し、同
期はずれを検出した際に、所定時間内になおも同期が成
立しない場合には、前記位相周波数比較器の出力信号の
状態に応じて前記入力信号と前記ＶＣＯ信号との周波数
の高低を判別し該判別結果に基づきカウンタの値を変化
させ、該カウンタのカウント値に応じて前記ＶＣＯの発
振周波数範囲を制御するＶＣＯ制御手段と、 を備えたＰＬＬ回路であって、前記位相周波数比較器が 、前記入力信号と前記ＶＣＯ信号とを入力しこれらの信号
の位相及び周波数差を比較する位相周波数比較回路と 、前記位相周波数比較回路の出力信号を入力とする第１の
遅延回路と 、前記入力信号を入力とする第２の遅延回路と 、前記第１の遅延回路の出力と前記位相周波数比較器の出
力とを入力とする排他的論理和ゲートと 、前記第２の遅延回路の出力をラッチタイミングクロック
とし、前記排他的論理和ゲートの出力を同期検出信号と
してラッチ出力するラッチ回路と 、 を備えたことを特徴とするＰＬＬ回路。 - 【請求項２】前記ＶＣＯ制御回路が、 前記同期検出信号を入力とし、前記位相周波数比較回路
が同期不成立を検出してから一定時間を計測し、該一定
時間計測後にも前記同期検出信号がインアクティブ状態
の時に信号を出力するタイマ回路と、 前記タイマ回路から信号が出力された際に、前記位相周
波数比較器の出力信号を調べて、その出力信号の状態に
応じてアップ信号とダウン信号のいずれかを出力する判
別回路と、 前記判別回路からのアップ信号とダウン信号の状態によ
り、カウンタの値を変化させるカウンタ回路と、 前記カウンタ回路の値に応じた出力線をアクティブとす
るデコーダと、 を備えたことを特徴とする請求項１記載のＰＬＬ回路。 - 【請求項３】前記タイマ回路が、同期信号が同期不成立
を出力してから、入力信号パルスの数を計数し、予め定
めた所定カウント値に達すると、出力信号を出力するカ
ウンタ回路を備えたことを特徴とする請求項２記載のＰ
ＬＬ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8080793A JP2914287B2 (ja) | 1996-03-08 | 1996-03-08 | Ｐｌｌ回路 |
| US08/812,245 US5956378A (en) | 1996-03-08 | 1997-03-06 | Phase lock by a frequency and phase difference between input and VCO signals with a frequency range adjusted by synchronism between the input and the VCO signals |
| DE19709770A DE19709770B4 (de) | 1996-03-08 | 1997-03-10 | Phasenangleichung durch eine Frequenz- und Phasendifferenz zwischen Eingangs- und VCO-Signalen mit einem Frequenzbereich, der durch einen Synchronismus zwischen den Eingangs- und den VCO-Signalen eingestellt ist |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8080793A JP2914287B2 (ja) | 1996-03-08 | 1996-03-08 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246963A JPH09246963A (ja) | 1997-09-19 |
| JP2914287B2 true JP2914287B2 (ja) | 1999-06-28 |
Family
ID=13728344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8080793A Expired - Fee Related JP2914287B2 (ja) | 1996-03-08 | 1996-03-08 | Ｐｌｌ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5956378A (ja) |
| JP (1) | JP2914287B2 (ja) |
| DE (1) | DE19709770B4 (ja) |
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|---|---|---|---|---|
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| JP3324647B2 (ja) * | 1999-08-23 | 2002-09-17 | 日本電気株式会社 | 水平同期信号に対する位相同期ループ回路 |
| JP4754159B2 (ja) * | 2001-02-16 | 2011-08-24 | 富士通株式会社 | データ伝送速度の１／２周波数クロックを用いる光受信機のタイミング抽出回路及び光送受信機のデューティずれ対応回路 |
| US6829014B1 (en) * | 2001-05-04 | 2004-12-07 | General Instrument Corporation | Frequency bounded oscillator for video reconstruction |
| US7023284B2 (en) | 2002-04-19 | 2006-04-04 | Matsushita Electric Industrial Co., Ltd. | Dual loop phase locked loop |
| US6774732B1 (en) * | 2003-02-14 | 2004-08-10 | Motorola, Inc. | System and method for coarse tuning a phase locked loop (PLL) synthesizer using 2-PI slip detection |
| DE102005009820A1 (de) * | 2005-03-01 | 2006-09-07 | Polyic Gmbh & Co. Kg | Elektronikbaugruppe mit organischen Logik-Schaltelementen |
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| WO2007018105A1 (en) * | 2005-08-11 | 2007-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator and phase-locked loop |
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