JP2015061255A - Pll回路 - Google Patents
Pll回路 Download PDFInfo
- Publication number
- JP2015061255A JP2015061255A JP2013195059A JP2013195059A JP2015061255A JP 2015061255 A JP2015061255 A JP 2015061255A JP 2013195059 A JP2013195059 A JP 2013195059A JP 2013195059 A JP2013195059 A JP 2013195059A JP 2015061255 A JP2015061255 A JP 2015061255A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- signal
- clock signal
- pll circuit
- detector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 41
- 238000001514 detection method Methods 0.000 description 20
- 238000001228 spectrum Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
図1は、本発明の一実施形態に係るクロック生成回路の構成の一例をブロックダイアグラムである。即ち、同図に示すように、クロック生成回路100は、例えば、発振部110と、フィードバック制御により出力クロック信号CLKをロックするPLL回路120とを含んで構成される。
本実施形態は、セレクタ信号BW_SELが更新されるタイミングがNU/2=NDとした例を開示する。図4は、本発明の一実施形態に係るPLL回路の周波数検出器の構成の一例を示すブロックダイアグラムである。同図において、図2に示した要素と同じものについては、同一の符号を付している。また、図5は、本発明の一実施形態に係るPLL回路における各信号のタイミングチャートを示している。
ここでは、セレクタ信号BW_SELが更新されるタイミングがND/x=NUである例(第3の実施形態)、及びND=NU/xである例(第4の実施形態)のそれぞれが開示される。
110…発振部
111…発振回路
112…変調制御器
120…PLL回路
121…位相周波数検出器
122…チャージポンプ
123…ループフィルタ
124…電圧制御発振器(VCO)
125…分周器
126…フィードバック分周器
127…周波数検出器
1271a〜1271c…カウンタ
1272…分周器
1273a〜1273c…D型フリップフロップ
1274,1274’…除算器
1275…コンパレータ
1276…AND回路
Claims (7)
- 基準クロック信号の周波数が属する一の周波数レンジに応じて動作特性が可変的に制御されるPLL回路であって、
前記基準クロック信号の周波数を所定の変調プロファイルに従って変調する変調制御器と、
入力される信号に応じた発振周波数のクロック信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力された前記クロック信号を所定の分周比に従って分周する分周器と、
前記分周器から出力される信号の位相と前記基準クロック信号の位相との間の位相差を検出し、該検出した位相差に応じた信号を出力する位相周波数検出器と、
前記位相周波数検出器から出力される前記位相差に応じた信号に基づいて前記電圧制御発振器に入力される前記信号を生成するチャージポンプと、
前記変調された基準クロック信号の周波数を検出し、前記動作特性を更新するために、前記検出した周波数に基づく制御信号を前記電圧制御発振器に出力する周波数検出器と、を備え、
前記周波数検出器は、前記位相周波数検出器から出力される前記位相差に応じた信号に基づく所定のタイミングで、前記周波数を検出する、
PLL回路。 - 前記周波数検出器は、前記位相周波数検出器から出力される前記位相差に応じたDOWN信号又はUP信号に従う期間にカウントされる所定の発振クロック信号のパルス数に基づいて、前記所定のタイミングを決定する、請求項1記載のPLL回路。
- 前記周波数検出器は、変調周波数の中心周波数が前記所定のタイミングとして選択されるように、構成される、請求項2記載のPLL回路。
- 前記周波数検出器は、前記変調周波数の上昇期間において前記中心周波数となる位置が前記所定のタイミングとして選択されるように、構成される、請求項3記載のPLL回路。
- 前記周波数検出器は、前記変調周波数の下降期間において前記中心周波数となる位置が前記所定のタイミングとして選択されるように、構成される、請求項3記載のPLL回路。
- 前記周波数検出器は、前記周波数レンジの境界値と前記中心周波数とに基づいて、前記所定のタイミングを決定するように、構成される、請求項1又は2記載のPLL回路。
- 前記周波数検出器は、前記動作特性を更新するために、前記位相周波数検出器、前記分周器、及び前記チャージポンプの少なくとも一つに前記制御信号を出力する、請求項1乃至6記載のPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013195059A JP6284728B2 (ja) | 2013-09-20 | 2013-09-20 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013195059A JP6284728B2 (ja) | 2013-09-20 | 2013-09-20 | Pll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015061255A true JP2015061255A (ja) | 2015-03-30 |
JP6284728B2 JP6284728B2 (ja) | 2018-02-28 |
Family
ID=52818444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013195059A Active JP6284728B2 (ja) | 2013-09-20 | 2013-09-20 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6284728B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07235862A (ja) * | 1993-11-29 | 1995-09-05 | Lexmark Internatl Inc | 拡大スペクトル・クロック生成器及び関連方法 |
JPH09246963A (ja) * | 1996-03-08 | 1997-09-19 | Nec Corp | Pll回路 |
JP2004235688A (ja) * | 2003-01-28 | 2004-08-19 | Seiko Epson Corp | 半導体集積回路 |
-
2013
- 2013-09-20 JP JP2013195059A patent/JP6284728B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07235862A (ja) * | 1993-11-29 | 1995-09-05 | Lexmark Internatl Inc | 拡大スペクトル・クロック生成器及び関連方法 |
JPH09246963A (ja) * | 1996-03-08 | 1997-09-19 | Nec Corp | Pll回路 |
JP2004235688A (ja) * | 2003-01-28 | 2004-08-19 | Seiko Epson Corp | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
JP6284728B2 (ja) | 2018-02-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8085101B2 (en) | Spread spectrum clock generation device | |
US20110234272A1 (en) | Method and apparatus for charge pump linearization in fractional-n plls | |
US6605935B2 (en) | Linear fast-locking digital phase detector | |
KR20120047379A (ko) | 확산 스펙트럼 클럭 발생 회로 | |
US9019016B2 (en) | Accumulator-type fractional N-PLL synthesizer and control method thereof | |
JPWO2012127637A1 (ja) | クロック生成回路及びクロック生成回路制御方法 | |
KR100817286B1 (ko) | 전압 제어 발진기의 주파수 대역을 안정적으로 조정하는위상 동기 루프 및 방법 | |
EP1297619B1 (en) | Linear dead-band-free digital phase detection | |
JP4405711B2 (ja) | 周波数シンセサイザのサイクル・スリップを低減する方法および装置 | |
JP6284728B2 (ja) | Pll回路 | |
JP3548557B2 (ja) | フラクショナルn周波数シンセサイザ | |
JP6513535B2 (ja) | 自己注入位相同期回路 | |
US9385860B2 (en) | Fractional PLL circuit | |
US8669795B2 (en) | Noise filtering fractional-N frequency synthesizer and operating method thereof | |
US8502574B2 (en) | Device and method for generating a signal of parametrizable frequency | |
JP2011234104A (ja) | スペクトラム拡散クロック生成回路及びその制御方法 | |
EP3624344B1 (en) | Pll circuit | |
EP2629424A1 (en) | Frequency synthesizer | |
JP2015103895A (ja) | スペクトラム拡散クロック発生回路 | |
KR20150076825A (ko) | 위상 고정 루프 및 그 제어 방법 | |
JP6453541B2 (ja) | クロック生成回路 | |
TWI552532B (zh) | 展頻時脈產生器與展頻時脈信號產生方法 | |
JP2012165036A (ja) | スペクトラム拡散クロックジェネレータ | |
TWI411236B (zh) | 相位鎖定迴路電路 | |
US8766685B1 (en) | Phase locked loop circuit and a method in the phase locked loop circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160817 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170526 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170628 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170724 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180123 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180131 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6284728 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |