TWI552532B - 展頻時脈產生器與展頻時脈信號產生方法 - Google Patents

展頻時脈產生器與展頻時脈信號產生方法 Download PDF

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張雨翔
黃國威
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Description

展頻時脈產生器與展頻時脈信號產生方法
本發明是有關於一種時脈產生器(clock generator)與時脈信號(clock signal)產生方法，且特別是有關於一種基於鎖相迴路系統(phase-locked loop system，PLL system)實現的展頻時脈產生器與展頻時脈信號產生方法。
在今日的數位電路中，用以產生精確的時脈信號的時脈產生器是極其重要的，其中，時脈產生器通常是由具高度整合(integrated)的鎖相迴路電路所實現。在高速資料傳輸的應用中，對時脈頻率的要求也變得更高；然而，高頻信號往往會伴隨著嚴重的電磁干擾(electromagnetic interference，EMI)。一般來說，造成電磁干擾的電場強度主要集中在中心頻率，而電磁干擾可能會中斷，阻礙或降低電路本身和其它電路的性能。此外，電磁干擾亦可能會發生對人體健康產生不可預料的影響。
因此，為了解決上述的電磁干擾問題，提出新的時脈產生器及新的時脈信號產生發法來減少電磁干擾，係發展本案之主要目的。
本發明提出一種時脈產生器及時脈信號產生發法用以減少電磁干擾。
為達上述優點或其他優點，本發明之一實施例提出一種展頻時脈產生器，包含：隨機亂數調變器以及鎖相迴路系統。隨機亂數調變器用於根據隨機亂數模型產生調變信號。鎖相迴路系統，連接於隨機亂數調變器，用於接收調變信號並因應調變信號產生展頻時脈信號。
本發明另提出一種展頻時脈產生器，包含：相位頻率偵測器、充電泵、電壓控制振盪器、除頻器以及隨機亂數調變器。相位頻率偵測器用於接收和比較參考時脈信號和迴授信號，並根據參考時脈信號和迴授信號間之相位差產生控制信號。充電泵，連接於相位頻率偵測器，用於因應相位頻率偵測器所輸出之控制信號產生控制電壓。電壓控制振盪器，連接於充電泵，用於根據充電泵所輸出之控制電壓產生時脈信號。除頻器，連接於電壓控制振盪器和相位頻率偵測器，用於接收電壓控制振盪器所輸出之時脈信號，根據頻率除數以向下變頻方式對時脈信號進行處理以產生迴授信號，並將迴授信號輸出至相位頻率偵測器。隨機亂數調變器，連接於除頻器，用於根據隨機亂數模型產生之調變信號來調變頻率除數。
本發明另提出一種用於時脈產生器產生展頻時脈信號方法，包含：根據隨機亂數模型產生調變信號；輸出調變信號至時脈產生器之鎖相迴路系統；以及鎖相迴路系統因應調變信號產生展頻時脈信號。
綜上所述，本發明採用展頻技術用以克服電磁干擾問題；特別的是，本發明採用隨機亂數模型來調變時脈信號。因此，電場強度不會集中在一個中心頻率或一個小的頻率範圍內。 相反地，在本發明中，電場強度可均勻地分散在頻譜中而不會造成較大的跳頻或頻率衰減現象。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
1‧‧‧鎖相迴路系統
10‧‧‧展頻時脈產生器
11‧‧‧相位頻率偵測器
12‧‧‧充電泵
13‧‧‧迴路濾波器
14‧‧‧電壓控制振盪器
15‧‧‧除頻器
16‧‧‧相位內插器
2‧‧‧隨機亂數調變器
31‧‧‧二進制偽雜訊產生器
32、33、34‧‧‧方塊
41‧‧‧線性迴授移位暫存器
42‧‧‧布朗計數器
43‧‧‧D型觸發器
61、62、63、64、65、66、67‧‧‧步驟
Fout‧‧‧時脈信號
Fref‧‧‧參考時脈信號
Ffb‧‧‧迴授信號
Vctrl‧‧‧控制電壓
S1、S2‧‧‧開關
Up、Dn‧‧‧控制信號
Vctrl‧‧‧控制電壓
clk‧‧‧時脈
PFD‧‧‧相位頻率偵測器
CP‧‧‧充電泵
LF‧‧‧迴路濾波器
VCO‧‧‧電壓控制振盪器
FD‧‧‧除頻器
LFSR‧‧‧線性迴授移位暫存器
Q、D‧‧‧信號端
圖1為本發明之一實施例之以鎖相迴路系統為基礎之展頻時脈產生器簡化示意圖。
圖2為圖1中所示展頻時脈產生器電路示意圖。
圖3係為本發明之隨機亂數調變器的主要操作原理示意圖。
圖4為圖1~2中所示展頻時脈產生器內之隨機亂數調變器示意圖。
圖5A~5C分別為本發明之另一實施例之展頻時脈產生器電路示意圖。
圖6為本發明之一實施例之時脈信號產生方法流程示意圖。
當電場強度(electric filed strength)集中在一個特定的中心頻率或一個小的頻率範圍內時，電磁干擾(electromagnetic interference，EMI)的現象即有可能發生。因此，為了減少電磁干擾的影響，本發明利用展頻(spread spectrum)技術來調變時脈信號(clock signal)，從而例如減小譜峰(spectral peak)或擴大和平展頻譜的形狀。但此處應當特別指出的是，時脈信號不應該被過度展頻以致於超出可接受的公差(tolerance)。
圖1為本發明之一實施例之以鎖相迴路系統(phase-locked loop system，PLL system)為基礎之展頻時脈產生器(spread spectrum clock generator)簡化示意圖。在本實施例中，展頻時脈產生器10包含，但不限於，鎖相迴路系統1和隨機亂數調變器(random walk modulator)2。隨機亂數調變器2用於根據隨機亂數模型(random walk model)產生調變信號。調變信號用於調變鎖相迴路系統1中至少一個信號，以使得由鎖相迴路系統1所產生的時脈信號Fout可調變為具展頻特性。
圖2為圖1中所示展頻時脈產生器電路示意圖。鎖相迴路系統1包含相位頻率偵測器(phase-frequency detector，PFD)11、充電泵(charge pump，CP)12、迴路濾波器(loop filter，LF)13、電壓控制振盪器(voltage-controlled oscillator，VCO)14和除頻器(frequency divider，FD)15。相位頻率偵測器11、充電泵12、迴路濾波器13和電壓控制振盪器14為串聯連接。上述任何兩個元件之間的連接並不限於電性連接；亦即上述任何兩個元件之間的連接可以通過任何類型的直接或間接的信號傳輸達成。除頻器15位於從電壓控制振盪器14到相位頻率偵測器11的迴授路徑(feedback path)上。如圖2所示，展頻時脈產生器10還包含隨機亂數調變器2。
相位頻率偵測器11可由數位電路來實現。相位頻率偵測器11用於接收和比較參考時脈信號(reference clock)Fref和迴授信號(feedback signal)Ffb，並根據參考時脈信號Fref和迴授信號Ffb間之相位或頻率差產生控制信號Up或Dn；其中迴授信號Ffb從除頻器15所輸出。舉例來說，如果參考時脈信號Fref領先(lead)迴授信號Ffb，則相位頻率偵測器11輸出控制信號Up。反之，如果迴授信號Ffb領先參考時脈信號Fref，則相位頻率偵測器11輸出控制 信號Dn。控制信號Up和Dn相對應地控制開關S1和S2，進而引導電流流入或流出(即充電或放電)迴路濾波器13內之電容以建立高準位或低準位的控制電壓Vctrl。在每個週期(cycle)中，開關S1或S2被接通的時間與參考時脈信號Fref和迴授信號Ffb間之相位差成正比且由相應的控制信號Up或Dn所決定。因此，電荷的充放電量與參考時脈信號Fref和迴授信號Ffb間之相位/頻率差有關。隨後，迴路濾波器13(通常是低通濾波器)濾掉控制電壓Vctrl的高頻部分以減少抖動(jitter)，進而提供穩定的控制電壓Vctrl至電壓控制振盪器14。雖然在圖2中迴路濾波器13是以二階非主動迴路濾波器為例，但本發明並不限制迴路濾波器13的階數或類型。最後，穩定的控制電壓Vctrl用於驅動電壓控制振盪器14以產生具特定頻率的時脈信號Fout。在另一實施例中，迴路濾波器13可以被整合(integrate)到充電泵12，亦即迴路濾波器13與充電泵12為單一整合元件而非兩個單獨元件。此外，在另一實施例中，充電泵12亦可被整合到相位頻率偵測器11。
迴授信號Ffb在與參考時脈信號Fref比較前，除頻器15用於以向下變頻(down-conversion)方式對時脈信號Fout進行處理以產生迴授信號Ffb。如果時脈信號Fout被偵測出具有相位漂移(phase drift)，相位頻率偵測器11可及時反應，使得展頻時脈產生器10可及時提供穩定的時脈信號Fout。在一實施例中，除頻器15可以是整數除法器(integer divider)；而經由向下變頻處理後，迴授信號Ffb的頻率將是時脈信號Fout的頻率的1/N。
為了使展頻時脈產生器10所輸出的時脈信號Fout具展頻特性，在本發明中隨機亂數調變器2被引入至展頻時脈產生器10，用於動態地調變頻率除數N。在一實施例中，隨機亂數調變器2可以是數位電路，用於產生調變信號(例如一維隨機亂數序 列)以調變頻率除數N。舉例來說，一維隨機亂數序列{Sn}可以是{-1、-1、1、1、1、1、1、1、-1、1、...}，其中在此一維隨機亂數序列{Sn}中每一隨機亂數為+1或-1。在另一隨機亂數序列中，隨機亂數可以是其他具有相同絕對值的正/負整數。相對應地，除頻器15基於時脈脈衝(clock pulse)clk的時序(timing)所產生的頻率除數Ni(i為整數)被調整為{N0-1、N1-1、N2+1、N3+1、N4+1、N5+1、N6+1、N7+1、N8-1、N9+1、....}，其中N0為除頻器15所產生之初始頻率除數。隨機亂數調變器2的主要操作原理示於圖3。首先，二進制偽雜訊產生器(binary pseudo noise generator)31產生虛擬隨機亂數(pseudo random number)；其中每一虛擬隨機亂數可以是0或1，這兩個虛擬隨機亂數0或1產生的機率相同(即50%)。如果虛擬隨機亂數為1(方塊32)，則除頻器15的頻率除數增加某一特定較小值，例如1(方塊33)。相反地，如果虛擬隨機亂數為0(方塊32)，頻率除數減少某一特定較小值，例如1(方塊34)。綜上所述，除頻器15用於因應隨機亂數調變器2所產生的隨機亂數序列來動態調整頻率除數N。
圖4為展頻時脈產生器內之隨機亂數調變器示意圖。在本實施例中，二進制偽雜訊產生器31由線性迴授移位暫存器(linear feedback shift register，LFSR)41所實現用於提供虛擬隨機亂數。布朗計數器(brownian counter)42的輸出值被鎖存(latch)在D型觸發器(D flip-flop)43中。如果虛擬隨機亂數為0，鎖存在D型觸發器43中的值將被布朗計數器42減少某一特定較小值，例如1。如果虛擬隨機亂數為1，鎖存在D型觸發器43中的值將被布朗計數器42增加相同值，例如1。在此值得注意的是，圖4所示之隨機亂數調變器2的電路僅為一示例，並非用以限定本發明。
與習知的統計隨機數序列相比，根據隨機亂數模型 所產生的兩個連續的頻率除數之間具有較小的偏差。此外，根據隨機亂數模型，由於其具正負數的隨機亂數產生的機率相同，因此在一定次數後某一整數集合中的每一數值終將都會被選中。因此，迴授信號Ffb的頻率只會有微小變化且電場強度可隨著時間均勻地分散在頻譜中而不會造成較大的跳頻或頻率衰減現象。因此，時脈信號Fout的頻率也會相應地隨著時間經由相位頻率偵測器11、充電泵12、迴路濾波器13和電壓控制振盪器14的操作而調變，以使譜峰隨著展頻而降低。可經由對頻率除數N設定上邊界(upper boundary)和下邊界(lower boundary)，使得時脈信號Fout的頻率會在允許範圍內變化；其中上邊界和下邊界可根據系統的標準或規格進行設定。
除了與除頻器15相連接外，在其他實施例中，隨機亂數調變器2亦可與鎖相迴路系統1的其它元件連接。圖5A~5C分別為本發明之另一實施例之展頻時脈產生器電路示意圖。如圖5A所示，在一實施例中，隨機亂數調變器2與電壓控制振盪器14連接並用於調整電壓控制振盪器14的輸入信號。如圖5B所示，在一實施例中，隨機亂數調變器2用於與相位內插器(phase interpolator)16建立適當的輸出相位；其中相位內插器16設置於電壓控制振盪器14和除頻器15之間。如圖5C所示，在一實施例中，隨機亂數調變器2用於調整將被送至相位頻率偵測器11的參考時脈信號Fref。綜上所述，經由將隨機亂數調變器2引入至展頻時脈產生器10，由電壓控制振盪器14所產生的時脈信號Fout可被逐漸調整，進而使得時脈信號Fout具有展頻特性。
此外，圖2所示鎖相迴路系統1的結構僅為示例，並非用以限定鎖相迴路系統1的結構。事實上有多種具不同電路結構的鎖相迴路系統可適用於本發明的展頻時脈產生器10；例 如，線性鎖相迴路、數位鎖相迴路(DPLL)、和全數位鎖相迴路(ADPLL)。由於本領域的普通技術人員可以由本說明書中的描述得出鎖相迴路系統1的變化和修改，此處將不再贅述。
本發明另提供了一種用於產生展頻時脈信號的方法。此方法主要包含，但不限於，以下步驟：根據隨機亂數模型產生調變信號；以及因應比調變信號產生展頻時脈信號。以下為上述步驟的詳細描述。
圖6為本發明之一實施例之時脈信號產生方法流程示意圖。首先，接收和比較參考時脈信號和迴授信號，並根據參考時脈信號和迴授信號間之相位/或頻率差產生控制信號(步驟61)。然後，因應控制信號產生控制電壓(步驟62)。然後，根據控制電壓之準位產生時脈信號(步驟63)。然後，輸出此時脈信號(步驟64)。此外，為使得時脈信號的頻率能維持在可接受的容差範圍內，在步驟61中兩信號進行比較前，可根據頻率除數以向下變頻方式對時脈信號處理以產生迴授信號(步驟65)。此外，在進行向下變頻前，可根據隨機亂數模型產生調變信號(步驟66)，以便根據此調變信號來調變頻率除數(步驟67)。
調變信號可以是隨機亂數序列，而在隨機亂數序列中的每個隨機亂數可根據時脈脈衝(clock pulse)的時序(timing)來生成或觸發。根據隨機亂數序列來調整頻率除數的過程可包含以下步驟：根據布朗運動(Brownian motion)來提供隨機亂數序列，其中在隨機亂數序列中的每一個隨機亂數可選自兩個具有相同絕對值的正/負整數，且此兩個具有相同絕對值的正/負整數被選擇的機率相同；然後，如果選中的隨機亂數為正整數，新的頻率除數可經由加上此絕對值至先前的頻率除數而得出；或者，如果選中的隨機亂數為負整數，新的頻率除數可經由減掉此絕對值至先前的 頻率除數而得出。在另一實施例中，具邊界之頻率除數可以經由以下步驟產生：提供一個整數集合，其中在此整數集合中每一連續兩個整數間之間隔為固定值(例如，{950、951、952、...、1000、1001、1002、...、1050}且間隔為1)；在第一時間選擇在整數集合中之某一整數為頻率除數(例如，1004)；在第二時間選擇前述被選舉的整數的前一或後一之整數為下一個頻率除數(例如，1003或1005)。重複上述步驟，以得出一系列的頻率除數。根據前述的隨機亂數模型，每次選擇一個較大和較小的下一個頻率除數的機率是相同的(例如，50%)。
如同圖5A~5C所示，本發明之時脈信號產生方法並非限定經由調變除頻器的頻率除數來產生。舉例來說，在一實施例中，本發明之展頻目的可經由調變用於驅動電壓控制振盪器14的控制電壓Vctrl來達成。在另一實施例中，本發明之展頻目的可經由讓除頻器15用來接收具有輕微的相位調變的時脈信號Fout來達成。在另一實施方案中，本發明之展頻目的可經由參考時脈信號Fref在與迴授信號Ffb比較前可先進行調變來達成。由於本領域的普通技術人員可以由本說明書中的描述得出產生展頻時脈信號的變化和修改，此處將不再贅述。
綜上所述，本發明採用展頻技術用以克服電磁干擾問題；特別的是，本發明採用隨機亂數模型來調變時脈信號。因此，電場強度不會集中在一個中心頻率或一個小的頻率範圍內。相反地，在本發明中，電場強度可均勻地分散在頻譜中而不會造成較大的跳頻或頻率衰減現象。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後 附之申請專利範圍所界定者為準。
2‧‧‧隨機亂數調變器
11‧‧‧相位頻率偵測器
12‧‧‧充電泵
13‧‧‧迴路濾波器
14‧‧‧電壓控制振盪器
15‧‧‧除頻器
S1、S2‧‧‧開關
Fout‧‧‧時脈信號
Fref‧‧‧參考時脈信號
Ffb‧‧‧迴授信號
Up、Dn‧‧‧控制信號
Vctrl‧‧‧控制電壓
clk‧‧‧時脈
PFD‧‧‧相位頻率偵測器
CP‧‧‧充電泵
LF‧‧‧迴路濾波器
VCO‧‧‧電壓控制振盪器
FD‧‧‧除頻器

Claims (17)

  1. 一種展頻時脈產生器，其包含：一隨機亂數調變器，用於根據一隨機亂數模型產生一調變信號，其中該調變信號為一隨機亂數序列；以及一鎖相迴路系統，連接於該隨機亂數調變器，用於接收該調變信號並因應該調變信號產生一展頻時脈信號，其中該鎖相迴路系統包含：一相位頻率偵測器，用於接收和比較一參考時脈信號和一迴授信號並根據該參考時脈信號和該迴授信號間之一相位差產生一控制信號；一充電泵，用於因應該相位頻率偵測器所輸出之該控制信號產生一控制電壓；一電壓控制振盪器，連接於該充電泵，用於根據該充電泵所輸出之該控制電壓產生該時脈信號；以及一除頻器，連接於該電壓控制振盪器和該相位頻率偵測器，用於接收該電壓控制振盪器所輸出之該時脈信號，根據一頻率除數以向下變頻方式對該時脈信號處理以產生該迴授信號，並將該迴授信號輸出至該相位頻率偵測器。
  2. 如申請專利範圍第1項所述之展頻時脈產生器，其中該鎖相迴路系統更包含一迴路濾波器，連接於該充電泵和該電壓控振盪器，用於濾出該控制電壓之一高頻部分。
  3. 如申請專利範圍第1項所述之展頻時脈產生器，其中該充電泵更用於濾出該控制電壓之一高頻部分。
  4. 如申請專利範圍第1項所述之展頻時脈產生器，其中該充電泵整合於該相位頻率偵測器。
  5. 如申請專利範圍第1項所述之展頻時脈產生器，其中該隨機亂數調變器連接於該除頻器並用於以增加或減少一整數之方式動態調整該除頻器之該頻率除數。
  6. 如申請專利範圍第5項所述之展頻時脈產生器，其中該整數為1。
  7. 如申請專利範圍第1項所述之展頻時脈產生器，其中該隨機亂數調變器連接於該除頻器並用於動態調整將被該除頻器所接收之該時脈信號之一相位。
  8. 如申請專利範圍第1項所述之展頻時脈產生器，其中該隨機亂數調變器連接於該電壓控制振盪器並用於動態調整將被該電壓控制振盪器所接收之該控制電壓。
  9. 一種展頻時脈產生器，其包含：一相位頻率偵測器，用於接收和比較一參考時脈信號和一迴授信號並根據該參考時脈信號和該迴授信號間之一相位差產生一控制信號；一充電泵，連接於該相位頻率偵測器，用於因應該相位頻率偵測器所輸出之該控制信號產生一控制電壓；一電壓控制振盪器，連接於該充電泵，用於根據該充電泵所輸出之該控制電壓產生一時脈信號； 一除頻器，連接於該電壓控制振盪器和該相位頻率偵測器，用於接收該電壓控制振盪器所輸出之該時脈信號，根據一頻率除數以向下變頻方式對該時脈信號進行處理以產生該迴授信號，並將該迴授信號輸出至該相位頻率偵測器；以及一隨機亂數調變器，連接於該除頻器，用於根據一隨機亂數模型產生之一調變信號來調變該頻率除數，其中該調變信號為一隨機亂數序列。
  10. 如申請專利範圍第9項所述之展頻時脈產生器，更包含一迴路濾波器，連接於該充電泵和該電壓控制振盪器，用於濾出該控制電壓之一高頻部分。
  11. 一種用於一時脈產生器產生一展頻時脈信號方法，其包含下列步驟：根據一隨機亂數模型產生一調變信號，其中該調變信號為一隨機亂數序列；輸出該調變信號至該時脈產生器之一鎖相迴路系統；以及該鎖相迴路系統因應該調變信號產生一展頻時脈信號，其中產生該展頻時脈信號之步驟包含：接收和比較一參考時脈信號和一迴授信號並根據該參考時脈信號和該迴授信號間之一相位差產生一控制信號；因應該控制信號產生一控制電壓；根據該控制電壓產生該時脈信號；以及根據一頻率除數以向下變頻方式對該時脈信號處理以產生該迴授信號。
  12. 如申請專利範圍第11項所述之用於一時脈產生器產生一展頻時脈信號方法，其中該頻率除數根據該調變信號以增加或減少一整數之方式作調整。
  13. 如申請專利範圍第11項所述之用於一時脈產生器產生一展頻時脈信號方法，其中該頻率除數之調整之步驟包含：提供一整數集合；在一第一時間選擇在該整數集合中之一第一整數為一第一頻率除數；以及在一第二時間選擇在該整數集合中之一第二整數為一第二頻率除數，其中該第二整數為該第一整數之前一或後一之整數。
  14. 如申請專利範圍第13項所述之用於一時脈產生器產生一展頻時脈信號方法，其中該第二整數為該第一整數之前一整數的機率為50%，該第二整數為該第一整數之後一整數的機率為50%。
  15. 如申請專利範圍第11項所述之用於一時脈產生器產生一展頻時脈信號方法，其中該頻率除數根據該隨機亂數序列作調整之步驟包含：根據布朗運動產生該隨機亂數序列，其中在該隨機亂數序列中每個隨機亂數是從具有相同的絕對值之一正整數和一負整數中選擇，而該正整數和該負整數被選擇的機率相同；以及經由加上在該隨機亂數序列內相對應的該隨機亂數值至前一頻率除數以得出當前頻率除數。
  16. 如申請專利範圍第11項所述之用於一時脈產生器產生一展頻 時脈信號方法，其中在該迴授信號以向下變頻方式產生前，根據該調變信號來調變該時脈信號之一相位。
  17. 如申請專利範圍第11項所述之用於一時脈產生器產生一展頻時脈信號方法，其中在該控制電壓產生後，根據該調變信號來調變該控制電壓。
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TW200950347A (en) * 2008-02-26 2009-12-01 Qualcomm Inc Delta-sigma modulator clock dithering in a fractional-N phase-locked loop
US20130241600A1 (en) * 2012-03-16 2013-09-19 Nicola Da Dalt Random spread spectrum modulation

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