JP6284717B2 - 電子部品、及び電子部品の製造方法 - Google Patents

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Description

本発明は電子部品、及び電子部品の製造方法に関する。
携帯電話などの通信機器には、フィルタ及びデュプレクサとして機能する弾性表面波（Surface Acoustic Wave：ＳＡＷ）デバイスなどの弾性波デバイス、インダクタ及びキャパシタなどを含むチップ部品、並びにパワーアンプ（Power Amp：ＰＡ）及びスイッチなどの半導体装置を備える電子部品が用いられる。電子部品の小型化及び低背化のため、ＳＡＷデバイス及び半導体装置などを基板にフリップチップ実装することがある。特許文献１には、ＬＣフィルタ及びチップ部品を基板に実装して形成される発明が記載されている。特許文献２には、センサ素子及び半導体素子を搭載した、タイヤの気圧を測定するための電子部品モジュールが記載されている。
特開２００３−６０３３４号公報 特開２０１０−１０１６５号公報
ＳＡＷデバイス及び半導体装置など部品のフリップチップ実装において、バンプの接続のために熱を加え、さらに部品に圧力を加える。圧力に起因して基板にも応力が加わり、基板が破損することがある。本発明は上記課題に鑑み、基板の破損を抑制することが可能な電子部品及び電子部品の製造方法を提供することを目的とする。
本発明は、セラミックにより形成され、上面に複数のパッドを有する基板と、複数のパッドとそれぞれ接合する複数のバンプを用いて前記基板の上面にフリップチップ実装された複数の部品と、前記基板の下面に設けられ、絶縁体により形成されており、互いに接合された前記複数のパッド及び前記複数のバンプにより形成される複数のパッド及びバンプ対それぞれにおいてパッド及びバンプの小さい方の少なくとも一部と重なる複数の付加膜と、を具備し、前記複数の付加膜が前記複数の部品に対応して設けられ、前記複数の付加膜のそれぞれは、対応する部品の複数のパッド及びバンプ対のうち全てのパッド及びパンプ対においてパッド及びバンプの小さい方の少なくとも一部と重なり、前記対応する部品より小さいことを特徴とする電子部品である。
上記構成において、前記付加膜は金属により形成されている構成とすることができる。
上記構成において、前記複数の付加膜は、対応する部品の複数のパッド及びバンプ対のうち全てのパッド及びパンプ対においてパッド及びバンプの小さい方の全体と重なる構成とすることができる。
本発明は、セラミックにより形成された基板の下面に、絶縁体により形成される複数の付加膜を形成する工程と、前記複数の付加膜を形成する工程の後に、前記基板の上面に設けられた複数のパッドに複数のバンプをそれぞれ接合することで、前記複数の付加膜が互いに接合された前記複数のパッド及び前記複数のバンプにより形成される複数のパッド及びバンプ対のそれぞれにおいてパッド及びバンプの小さい方の少なくとも一部と重なるように、複数の部品をフリップチップ実装する工程と、を有し、前記複数の部品をフリップチップ実装する工程は、前記複数の部品の上面を各々ツールを用い前記基板方向に押圧することで、前記複数の付加膜に対応して前記複数の部品をフリップチップ実装する工程を含み、前記複数の付加膜のそれぞれは、対応する部品の複数のパッド及びバンプ対のうち全てのパッド及びパンプ対においてパッド及びバンプの小さい方の少なくとも一部と重なり、前記対応する部品より小さいことを特徴とする電子部品の製造方法である。
上記構成において、前記フリップチップ実装する工程は、超音波を用いて前記部品を前記基板の上面が広がる方向に振動させながらフリップチップ実装する工程とすることができる。
上記構成において、前記複数の付加膜は、対応する部品の複数のパッド及びバンプ対のうち全てのパッド及びパンプ対においてパッド及びバンプの小さい方の全体と重なることを特徴とする構成とすることができる。
本発明によれば、基板の破損を抑制することが可能な電子部品及び電子部品の製造方法を提供することができる。
図１（ａ）は実施例１に係る電子部品を例示する断面図である。図１（ｂ）は電子部品を例示する上面図である。図１（ｃ）は電子部品を例示する下面図である。 図２（ａ）はＳＡＷデバイスの下面を例示する図である。図２（ｂ）はＳＡＷデバイスを拡大した断面図である。 図３（ａ）は電子部品の製造方法を例示する断面図である。図３（ｂ）は１つのＳＡＷデバイスを拡大した断面図である。 図４（ａ）は比較例１に係る電子部品を例示する断面図である。図４（ｂ）は電子部品を例示する下面図である。図４（ｃ）は電子部品の製造方法を例示する断面図である。 図５（ａ）は比較例２に係る電子部品を例示する断面図である。図５（ｂ）は電子部品を例示する下面図である。図５（ｃ）は電子部品の製造方法を例示する断面図である。 図６（ａ）は比較例３に係る電子部品を例示する断面図である。図６（ｂ）は電子部品を例示する下面図である。図６（ｃ）は電子部品の製造方法を例示する断面図である。 図７はシミュレーションの概要を例示する斜視図である。 図８（ａ）はモデルＡを例示する断面図である。図８（ｂ）はモデルＡにおける応力の分布を示す下面図である。 図９（ａ）はモデルＢを例示する断面図である。図９（ｂ）はモデルＢにおける応力の分布を示す下面図である。 図１０（ａ）はモデルＣを例示する断面図である。図１０（ｂ）はモデルＣにおける応力の分布を示す下面図である。 図１１（ａ）はモデルＤを例示する断面図である。図１１（ｂ）はモデルＤにおける応力の分布を示す下面図である。 図１２（ａ）はモデルＥを例示する断面図である。図１２（ｂ）はモデルＥにおける応力の分布を示す下面図である。 図１３（ａ）は実施例２に係る電子部品を例示する断面図である。図１３（ｂ）はＳＡＷデバイスを拡大した断面図である。 図１４（ａ）は電子部品の製造方法を例示する断面図である。図１４（ｂ）は１つのＳＡＷデバイスを拡大した断面図である。 図１５（ａ）はモデルＦを例示する断面図である。図１５（ｂ）はモデルＦにおける応力の分布を示す下面図であり、ＳＡＷデバイスが右側に変位している場合を示す。 図１６（ａ）はモデルＧを例示する断面図である。図１６（ｂ）はモデルＧにおける応力の分布を示す下面図であり、ＳＡＷデバイスが右側に変位している場合を示す。 図１７は実施例３に係る電子部品のＳＡＷデバイスを拡大した断面図である。 図１８（ａ）は実施例４におけるＳＡＷデバイスの下面を例示する図である。図１８（ｂ）はＳＡＷデバイスを例示する断面図である。 図１９（ａ）は実験における押圧箇所を例示する平面図である。図１９（ｂ）は最大応力を示す図である。
図面を用いて実施例について説明する。
図１（ａ）は実施例１に係る電子部品１００を例示する断面図であり、図１（ｂ）の線Ａ−Ａに沿った断面を図示している。図１（ｂ）は電子部品１００を例示する上面図である。図１（ｃ）は電子部品１００を例示する下面図である。
図１（ａ）及び図１（ｂ）に示すように、電子部品１００は、基板１０、半導体装置２０、ＳＡＷデバイス２２及びチップ部品３０を備える。基板１０の上面にパッド１２が設けられ、下面にパッド１４、１６及び１８が設けられている。基板１０の上面には半導体装置２０、及びＳＡＷデバイス２２がフリップチップ実装され、さらにチップ部品３０が実装されている。半導体装置２０及びＳＡＷデバイス２２はバンプ２４を用いてパッド１２に電気的に接続され、チップ部品３０は半田３２を用いてパッド１２に電気的に接続されている。バンプ２４の直径Ｒ１はパッド１２の幅Ｗ１より小さい。図１（ａ）及び図１（ｃ）に示すように、パッド１４は半導体装置２０の下に設けられ、複数のパッド１６のそれぞれはＳＡＷデバイス２２の下に設けられている。複数のパッド１８はパッド１４及び１６を囲むように、基板１０の周縁に沿って設けられている。パッド１８は、半導体装置２０、ＳＡＷデバイス２２及びチップ部品３０と電気的に接続され、電子部品１００と外部の基板との間における信号の入力及び出力に用いられる。ＳＡＷデバイス２２は例えばＳＡＷフィルタ、または受信フィルタ及び送信フィルタを含むデュプレクサである。半導体装置２０は例えばパワーアンプまたはスイッチなどとして機能する。チップ部品３０は例えばインダクタ及びキャパシタなどの受動素子を含み、不図示のアンテナと、半導体装置２０及びＳＡＷデバイス２２との間のインピーダンスを整合させる。
図２（ａ）はＳＡＷデバイス２２の下面を例示する図である。図２（ａ）に示すように、ＳＡＷデバイス２２の下面には複数のバンプ２４が設けられる。ＳＡＷデバイス２２の複数のバンプ２４により囲まれる領域を領域２３とし、図２（ａ）中に点線で示す。図２（ｂ）はＳＡＷデバイス２２を拡大した断面図である。図２（ｂ）に示すように、パッド１６は領域２３と同じ幅Ｗ２を有する。ＳＡＷデバイス２２の幅Ｗ３は幅Ｗ２より大きい。なお図示しないが、半導体装置２０の下面にも複数のバンプ２４が設けられている。パッド１４は半導体装置２０におけるバンプ２４に囲まれる領域と同じ幅を有する。
基板１０は例えばセラミックなどの絶縁体により形成されている。バンプ２４は例えば錫銀（Ｓｎ−Ａｇ）を主成分とする半田により形成されている。パッド１２、１４、１６及び１８は例えば銅（Ｃｕ）、銀（Ａｇ）、タングステン（Ｗ）及びモリブデン（Ｍｏ）などを含み、かつ表面は半田との濡れ性が高い金（Ａｕ）などにより形成されている。
図３（ａ）は電子部品１００の製造方法を例示する断面図である。図３（ａ）に示すように、半導体装置２０及びＳＡＷデバイス２２のそれぞれをツール２５により吸着し、基板１０の上に配置する。ツール２５により矢印Ｂで示すように下向き（基板１０方向）の圧力を加えながら、加熱を行う。熱圧着により半田が溶融し、バンプ２４とパッド１２との接合が行われる。図３（ｂ）は１つのＳＡＷデバイス２２を拡大した断面図である。図３（ｂ）に示すように、領域２３の全体がパッド１６と重なるようにＳＡＷデバイス２２は基板１０の上に配置され、フリップチップ実装される。
実施例１によれば、フリップチップ実装において基板１０に加わる応力を、パッド１４及び１６により低減することができるため、基板１０の破損が抑制される。図２（ｂ）及び図３（ｂ）に示したように、パッド１６は領域２３と同じ幅Ｗ２または領域２３より大きい幅を有することが好ましい。パッド１６が領域２３の全体、つまりＳＡＷデバイス２２に接合されたバンプ２４の全てと重なる。この結果、ＳＡＷデバイス２２下において基板１０に加わる応力を効果的に低減することができる。パッド１４もパッド１６と同じく、半導体装置２０におけるバンプ２４に囲まれる領域（不図示）と同じまたは大きいことが好ましい。破損抑制のために基板１０を厚くしなくてよいため、電子部品１００の低背化が可能である。
半導体装置２０に対応してパッド１４を設け、複数のＳＡＷデバイス２２に対応して複数のパッド１６を設ける。このため、各部品のフリップチップ実装において基板１０に加わる応力が低減され、基板１０の破損が抑制される。またパッド１４及び１６と基板１０とにおける熱膨張係数の差に起因する基板１０の反りが抑制される。基板１０の反りの抑制により、バンプ２４とパッド１２との接続の信頼性が高まる。例えば比較例２において後述するように、複数のＳＡＷデバイス２２と重なるような大きなパッドを設けると、基板１０の反りが大きくなる。反りによりバンプ２４とパッド１２との接続の信頼性が低下する。
パッド１４及び１６は例えば信号の入力及び出力用の端子、または接地端子として用いてもよい。また電気的な機能を有しないダミーパッドとしてもよい。パッド１４及び１６に代えて樹脂などにより形成された絶縁層を設けてもよい。すなわち、基板１０の下面に金属または絶縁体の付加膜を設けることで、基板１０の破損を抑制することができる。
比較例について説明する。図４（ａ）は比較例１に係る電子部品１００Ｒを例示する断面図である。図４（ｂ）は電子部品１００Ｒを例示する下面図である。図４（ａ）及び図４（ｂ）に示すように、基板１０の下面にパッド１４及び１６は設けられていない。図４（ｃ）は電子部品１００Ｒの製造方法を例示する断面図である。半導体装置２０及びＳＡＷデバイス２２を基板１０にフリップチップ実装する。矢印Ｂで示すようにツール２５から下向きの圧力が加わる。半導体装置２０及びＳＡＷデバイス２２と重なる位置にパッド１４及び１６が設けられていないため、基板１０に加わる応力が実施例１よりも大きくなる。図４（ｃ）中に×印で示すように、圧力により基板１０のひび割れまたは基板１０の割れなど、基板１０が破損する。
図５（ａ）は比較例２に係る電子部品２００Ｒを例示する断面図である。図５（ｂ）は電子部品２００Ｒを例示する下面図である。図５（ａ）及び図５（ｂ）に示すように、基板１０の下面に１つのパッド１７が設けられている。パッド１７は半導体装置２０、及び半導体装置２０の隣に位置する２つのＳＡＷデバイス２２と重なる。基板１０の下面の、他の２つのＳＡＷデバイス２２と重なる部分にパッドは設けられていない。図５（ｃ）は電子部品２００Ｒの製造方法を例示する断面図である。矢印Ｂで示すようにツール２５から下向きの圧力が加わる。パッド１７が設けられた部分においては基板１０の破損が発生し難い。しかし、パッド１７が設けられていない部分においては、基板１０に加わる応力が大きくなる。従って、図５（ｃ）中に×印で示すように、破損が発生する。またパッド１７が大きいため、基板１０とパッド１７との熱膨張係数の差により、温度変化により基板１０に反りが発生する。反りにより、バンプ２４とパッド１２との接続の信頼性が低下する。
図６（ａ）は比較例３に係る電子部品３００Ｒを例示する断面図である。図６（ｂ）は電子部品３００Ｒを例示する下面図である。図６（ａ）及び図６（ｂ）に示すように、基板１０の下面に２つのパッド１７が設けられている。パッド１７のそれぞれは２つのＳＡＷデバイス２２と重なる。基板１０の下面の、半導体装置２０と重なる部分にパッドは設けられていない。図６（ｃ）は電子部品３００Ｒの製造方法を例示する断面図である。図６（ｃ）中に×印で示すように、半導体装置２０の下において、基板１０が破損する。また、パッド１７が大きいため、温度変化により基板１０に反りが発生しやすい。比較例１〜３で述べた基板１０の破損は、基板１０が薄くなるほど発生しやすい。さらに（上面に実装される部品及び下面に形成されるパッドとの熱膨張係数の差による）基板１０の反りの影響も大きくなる。従って比較例１〜３において、基板１０を薄くして電子部品を低背化することは困難である。特にセラミックにより形成した基板１０は脆く、破損しやすい。
基板１０に加わる応力のシミュレーションを説明する。パッド１２及びバンプ２４を用いず、基板１０とＳＡＷデバイス２２とを直に接触させ、基板１０に加わる応力を計算した。５種類のモデルにおいて応力を比較した。
図７はシミュレーションの概要を例示する斜視図である。図７に示すように、ベース２７に基板１０を配置する。基板１０の上面の中央にＳＡＷデバイス２２を置き、ツール２５を用いてＳＡＷデバイス２２を押圧する。ツール２５及びベース２７はスチール製であり、押圧の力は４０Ｎである。基板１０の裏面に設けられたパッド１８は点線で示した。パッド１８のサイズは０．５×０．５×０．０２ｍｍ３とした。基板１０は厚さ３０μｍの高温焼成セラミック多層基板（High Temperature Cofired Ceramics：ＨＴＣＣ）とした。
シミュレーションでは５種類のモデルを用いた。表１はシミュレーションに用いたＳＡＷデバイス２２及びパッド１６のサイズ、ＳＡＷデバイス２２とパッド１６との重なる範囲、及び応力の最大値の計算結果を示す表である。
Figure 0006284717
 表１に示すように、モデルＡにおいてパッド１６は設けられていない。モデルＢ、Ｃ及びＥにおいてＳＡＷデバイス２２と同じサイズのパッド１６が設けられている。モデルＤにおけるパッド１６はＳＡＷデバイス２２より小さい。断面図及び下面図を参照し、各モデルの詳しい構成及び応力を説明する。
図８（ａ）はモデルＡを例示する断面図である。図８（ｂ）はモデルＡにおける応力の分布を示す下面図である。図８（ｂ）における斜線で示した領域２９は応力が５．０×１０７Ｐａ以上の領域である。図８（ａ）に示すように、パッド１６は設けられていないため、表１に示すようにパッド１６とＳＡＷデバイス２２とは重ならない。図８（ｂ）に示すように、領域２９は基板１０の中心、及び複数のパッド１８のうち一部の近傍において形成される。表１に示すように応力の最大値は４．１×１０８Ｐａである。
図９（ａ）はモデルＢを例示する断面図である。図９（ｂ）はモデルＢにおける応力の分布を示す下面図である。図９（ａ）に示すように、パッド１６はＳＡＷデバイス２２から図９（ａ）の左側に０．３２ｍｍずれて設けられている。このため、表１に示すように、パッド１６はＳＡＷデバイス２２の全体とは重ならず、一部と重なる。図９（ｂ）中におけるパッド１６の右側ではＳＡＷデバイス２２がパッド１６と重っておらず、応力が大きくなる。表１に示すように応力の最大値は８．６×１０７Ｐａである。
図１０（ａ）はモデルＣを例示する断面図である。図１０（ｂ）はモデルＣにおける応力の分布を示す下面図である。図１０（ａ）及び表１に示すように、パッド１６はＳＡＷデバイス２２と重ならない。図１０（ｂ）に示すように、領域２９は基板１０の中心に形成される。また複数のパッド１８のうち一部の近傍においても領域２９が生じる。表１に示すように応力の最大値は３．７×１０８Ｐａである。
図１１（ａ）はモデルＤを例示する断面図である。図１１（ｂ）はモデルＤにおける応力の分布を示す下面図である。図１１（ａ）に示すように、パッド１６がＳＡＷデバイス２２より小さいため、表１に示すようにＳＡＷデバイス２２の一部と重なるが、ＳＡＷデバイス２２の全体とは重ならない。図１１（ｂ）に示すように、パッド１６を含むような領域２９が形成される。表１に示すように応力の最大値は５．７×１０７Ｐａである。
図１２（ａ）はモデルＥを例示する断面図である。図１２（ｂ）はモデルＥにおける応力の分布を示す下面図である。図１２（ａ）及び表１に示すように、パッド１６はＳＡＷデバイス２２の全体と重なる。図１２（ｂ）に示すように、領域２９は形成されない。表１に示すように応力の最大値は２．８×１０７Ｐａである。
以上のシミュレーションから、ツール２５により押圧される部分の直下にパッド１６が設けられることで、応力の緩和が可能であることが分かる。バンプ２４を用いてフリップチップ実装する場合、実施例１のようにパッド１６が、バンプ２４で囲まれる領域２３と重なることで、応力の緩和が可能となる。
実施例２はパッド１４及び１６を大きくした例である。図１３（ａ）は実施例２に係る電子部品２００を例示する断面図である。図１３（ｂ）はＳＡＷデバイス２２を拡大した断面図である。
図１３（ａ）に示すように、実施例２におけるパッド１４及び１６の幅は、実施例１における幅より大きい。図１３（ｂ）に示すように、パッド１６は領域２３より幅広で、例えばＳＡＷデバイス２２と同じ幅Ｗ３を有する。パッド１４は例えば半導体装置２０と同じ幅を有する。バンプ２４はＡｕにより形成されている。
図１４（ａ）は電子部品２００の製造方法を例示する断面図である。図１４（ａ）に示すように、ツール２５を用いて、半導体装置２０及びＳＡＷデバイス２２に超音波を加え、矢印Ｃで示すように横方向に振動させる。振動させながら、矢印Ｂで示すように下向き（基板１０方向）の圧力を加え、さらに熱も加える。これにより、共にＡｕで形成されたバンプ２４とパッド１２とを接合する。超音波による半導体装置２０及びＳＡＷデバイス２２の横方向の変位は例えば数μｍである。図１４（ｂ）は１つのＳＡＷデバイス２２を拡大した断面図である。図１４（ｂ）の破線は超音波により左側に変位したＳＡＷデバイス２２を示す。このときＳＡＷデバイス２２のバンプ２４に囲まれる領域を領域２３ａとする。点線は超音波により右側に変位したＳＡＷデバイス２２を示す。このときＳＡＷデバイス２２のバンプ２４に囲まれる領域を領域２３ｂとする。パッド１６の幅が大きいため、ＳＡＷデバイス２２が変位しても、パッド１６は領域２３ａ及び２３ｂと重なる。従って、超音波を用いたフリップチップ実装において、基板１０に加わる応力は低減される。
応力低減のために、パッド１６の幅は領域２３の幅より大きければよく、パッド１４の幅は半導体装置２０のバンプ２４に囲まれた領域の幅より大きければよい。ただしパッド１４及び１６が大きくなると基板１０の反りが増大する。反りを抑制するためには、例えばパッド１６の幅をＳＡＷデバイス２２の幅以下とし、パッド１４の幅を半導体装置２０の幅以下とすればよい。なお、基板１０、パッド１４及び１６の熱膨張係数などに応じて、パッド１４及び１６の幅を変更してもよく、パッド１６の幅をＳＡＷデバイス２２の幅以上、パッド１４の幅を半導体装置２０の幅以上としてもよい。
シミュレーションについて説明する。図７に示した構成でＳＡＷデバイス２２を押圧し、さらに超音波により横方向に振動させる。パッド１６のサイズが異なる２種類のモデルを用いた。表２はシミュレーションに用いたＳＡＷデバイス２２及びパッド１６のサイズ、ＳＡＷデバイス２２とパッド１６との重なる範囲、及び応力の最大値の計算結果を示す表である。
Figure 0006284717
 表２に示すようにモデルＦにおけるパッド１６はＳＡＷデバイス２２と同じサイズである。モデルＧにおけるパッド１６は、モデルＦと比較して左右それぞれに５０μｍ大きく、合計で１００μｍ大きい。
図１５（ａ）はモデルＦを例示する断面図である。図１５（ｂ）はモデルＦにおける応力の分布を示す下面図であり、ＳＡＷデバイス２２が右側に変位している場合を示す。図８（ｂ）などと同様に応力が５．０×１０７Ｐａ以上の領域を領域２９とし、図１５（ｂ）に斜線で示す。図１５（ａ）に示すように、パッド１６はＳＡＷデバイス２２と重なる。しかしＳＡＷデバイス２２が振動すると、ＳＡＷデバイス２２の一部がパッド１６から水平方向にずれる。このため、表２に示すようにパッド１６はＳＡＷデバイス２２の一部と重なるが、全体とは重ならない。ＳＡＷデバイス２２がパッド１６の右端からはみ出すことで、パッド１６の右側において基板１０に加わる応力が大きくなる。この結果、図１５（ｂ）に示すように、領域２９がパッド１６の右側に形成される。表２に示すように応力の最大値は５．２×１０７Ｐａである。
図１６（ａ）はモデルＧを例示する断面図である。図１６（ｂ）はモデルＧにおける応力の分布を示す下面図であり、ＳＡＷデバイス２２が右側に変位している場合を示す。パッド１６の幅が大きいため、表２に示すように、ＳＡＷデバイス２２が振動してもパッド１６はＳＡＷデバイス２２の全体と重なる。このため、図１６（ｂ）に示すように領域２９は形成されない。表２に示すように応力の最大値は４．２×１０７Ｐａである。以上のシミュレーションから、パッド１４及び１６の幅を大きくすることにより、半導体装置２０及びＳＡＷデバイス２２が振動しても、応力の緩和が可能であることが分かる。また図示は省略するが、振動方向に垂直な方向（奥行き方向）にパッド１４及び１６を大きくしてもよい。奥行き方向における応力を抑制することができる。
図１７は実施例３に係る電子部品３００のＳＡＷデバイス２２を拡大した断面図である。図示は省略するが電子部品３００は電子部品１００及び２００と同様に半導体装置２０を備える。図１７に示すように、パッド１２の幅Ｗ１がバンプ２４の直径Ｒ１より小さい。このため、パッド１２により囲まれる領域２３ｃの幅Ｗ４は、バンプ２４により囲まれる領域２３の幅Ｗ２より小さくなる。パッド１６は例えば領域２３ｃと同じ幅Ｗ４を有する。パッド１６が領域２３ｃと重なることにより、応力を低減することが可能である。図示しないが、パッド１４は、半導体装置２０のパッド１２により囲まれる領域と重なればよい。なお、バンプ２４はＳｎ−Ａｇを主成分とする半田により形成され、超音波を用いずにフリップチップ実装を行う。
実施例１及び３のようにバンプ２４が半田により形成されていても、実施例２と同様に半導体装置２０及びＳＡＷデバイス２２を超音波により振動させながらフリップチップ実装を行ってもよい。パッド１４及び１６の幅を大きくすることで、応力を低減することができる。実施例１から３に示したように、パッド１４及び１６はパッド１２の全て及びバンプ２４の全ての小さい方と重なればよい。例えばＳＡＷデバイス２２が１つのバンプ２４により１つのパッド１２と接合される場合、パッド１６は当該の１つのパッド１２及びバンプ２４の小さい方と重なればよい。
実施例４は、パッド１６がパッド１２及びバンプ２４の少なくとも一部と重なる例である。図１８（ａ）は実施例４におけるＳＡＷデバイス２２の下面を例示する図である。図１８（ａ）の点線は基板１０の下面に設けられるパッド１６を表す。図１８（ｂ）はＳＡＷデバイス２２を例示する断面図である。図１８（ａ）及び図１８（ｂ）に示すように、パッド１６は領域２３より小さく、１つのバンプ２４の一部または全体と重なる。
パッド１６がバンプ２４の少なくとも一部と重なる場合でも、応力の緩和は可能である。基板１０の複数の箇所を押圧し、当該箇所に発生する最大の応力を測定した。図１９（ａ）は実験における押圧箇所を例示する平面図である。図１９（ａ）に示すＰ１〜Ｐ１０を１０Ｎの力で押圧した。Ｐ１〜Ｐ４はパッド１６と重ならない。Ｐ５〜Ｐ７の一部はパッド１６と重なる。Ｐ８〜Ｐ１０の全体はパッド１６と重なる。
図１９（ｂ）は最大応力を示す図である。横軸は押圧箇所、縦軸は最大応力を表す。図１９（ｂ）に示すように、Ｐ１〜Ｐ４における最大応力は１．４〜１．８×１０ ９ Ｐａである。押圧箇所がパッド１６に近付くにつれ応力は小さくなる。Ｐ５〜Ｐ７における最大応力は５．６〜６．６×１０ ９ Ｐａであり、Ｐ１〜Ｐ４における最大応力より小さい。押圧箇所の一部がパッド１６と重なることで、最大応力は押圧箇所がパッド１６と重ならない場合の半分または半分以下まで減少する。Ｐ８〜Ｐ１０における最大応力は２．１〜２．９×１０ ９ Ｐａであり、Ｐ５〜Ｐ７における最大応力より小さい。押圧箇所の全体がパッド１６と重なることで、最大応力は押圧箇所がパッド１６と重ならない場合の１／１０程度まで減少する。
実験から分かるように、応力を抑制するためには、図１８（ａ）及び図１８（ｂ）のようにバンプ２４の少なくとも一部がパッド１６と重なればよい。応力を大幅に抑制するためには、図２（ａ）及び図２（ｂ）のようにバンプ２４の全体がパッド１６と重なればよい。図１７のようにパッド１２の幅Ｗ１がバンプ２４の直径Ｒ１より小さい場合、パッド１２の少なくとも一部がパッド１６と重なればよい。このようにパッド１６は、互いに接合された複数のパッド１２及びバンプ２４のそれぞれにおいてパッド１２及びバンプ２４のうち小さい方の少なくとも一部と重なればよい。図２（ａ）及び図１８（ａ）の例では、１つのパッド１６が複数のバンプ２４のそれぞれと重なる。複数のバンプ２４のそれぞれに対応して複数のパッド１６が設けられてもよい。
フリップチップ実装する部品は１つでもよい。フリップチップ実装する部品は半導体装置２０及びＳＡＷデバイス２２に限定されない。例えば弾性境界波デバイス及び弾性薄膜共振器（Film Bulk Acoustic Resonator：ＦＢＡＲ）などの弾性波デバイスでもよい。少なくとも１つの部品が基板１０にフリップチップ実装される電子部品であれば、実施例１〜４は適用可能である。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１２、１４、１６、１８ パッド
２０ 半導体装置
２２ ＳＡＷデバイス
２３、２３ａ、２３ｂ、２３ｃ 領域
２４ バンプ
２５ ツール
１００、２００、３００ 電子部品

Claims (6)

  1. セラミックにより形成され、上面に複数のパッドを有する基板と、
    複数のパッドとそれぞれ接合する複数のバンプを用いて前記基板の上面にフリップチップ実装された複数の部品と、
    前記基板の下面に設けられ、絶縁体により形成されており、互いに接合された前記複数のパッド及び前記複数のバンプにより形成される複数のパッド及びバンプ対それぞれにおいてパッド及びバンプの小さい方の少なくとも一部と重なる複数の付加膜と、を具備し、
    前記複数の付加膜が前記複数の部品に対応して設けられ、
    前記複数の付加膜のそれぞれは、対応する部品の複数のパッド及びバンプ対のうち全てのパッド及びパンプ対においてパッド及びバンプの小さい方の少なくとも一部と重なり、前記対応する部品より小さいことを特徴とする電子部品。
  2. 前記付加膜は金属により形成されていることを特徴とする請求項１記載の電子部品。
  3. 前記複数の付加膜は、対応する部品の複数のパッド及びバンプ対のうち全てのパッド及びパンプ対においてパッド及びバンプの小さい方の全体と重なることを特徴とする請求項１または２記載の電子部品。
  4. セラミックにより形成された基板の下面に、絶縁体により形成される複数の付加膜を形成する工程と、
    前記複数の付加膜を形成する工程の後に、前記基板の上面に設けられた複数のパッドに複数のバンプをそれぞれ接合することで、前記複数の付加膜が互いに接合された前記複数のパッド及び前記複数のバンプにより形成される複数のパッド及びバンプ対のそれぞれにおいてパッド及びバンプの小さい方の少なくとも一部と重なるように、複数の部品をフリップチップ実装する工程と、を有し、
    前記複数の部品をフリップチップ実装する工程は、前記複数の部品の上面を各々ツールを用い前記基板方向に押圧することで、前記複数の付加膜に対応して前記複数の部品をフリップチップ実装する工程を含み、
    前記複数の付加膜のそれぞれは、対応する部品の複数のパッド及びバンプ対のうち全てのパッド及びパンプ対においてパッド及びバンプの小さい方の少なくとも一部と重なり、前記対応する部品より小さいことを特徴とする電子部品の製造方法。
  5. 前記フリップチップ実装する工程は、超音波を用いて前記部品を前記基板の上面が広がる方向に振動させながらフリップチップ実装する工程であることを特徴とする請求項４記載の電子部品の製造方法。
  6. 前記複数の付加膜は、対応する部品の複数のパッド及びバンプ対のうち全てのパッド及びパンプ対においてパッド及びバンプの小さい方の全体と重なることを特徴とする請求項４または５記載の電子部品の製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017026321A1 (ja) 2015-08-10 2017-02-16 株式会社村田製作所 多層基板、部品実装基板及び部品実装基板の製造方法
WO2017082029A1 (ja) * 2015-11-10 2017-05-18 株式会社村田製作所 多層基板、部品実装基板及び部品実装基板の製造方法
WO2017154643A1 (ja) * 2016-03-11 2017-09-14 本田技研工業株式会社 電子回路基板および超音波接合方法
JP6653647B2 (ja) * 2016-12-21 2020-02-26 太陽誘電株式会社 弾性波デバイス
KR101942731B1 (ko) * 2017-04-10 2019-01-28 삼성전기 주식회사 필터 및 필터 모듈

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5900312A (en) * 1996-11-08 1999-05-04 W. L. Gore & Associates, Inc. Integrated circuit chip package assembly
US6781662B1 (en) * 1998-04-09 2004-08-24 Seiko Epson Corporation Compression-bond connection substrate, liquid crystal device, and electronic equipment
JP2001110946A (ja) * 1999-10-05 2001-04-20 Toshiba Corp 電子デバイスおよびその製造方法
JP3472569B2 (ja) 2001-08-16 2003-12-02 日本特殊陶業株式会社 実装型電子回路部品
JP4443325B2 (ja) * 2004-06-28 2010-03-31 京セラ株式会社 弾性表面波装置
US20060208365A1 (en) * 2005-03-17 2006-09-21 Chipmos Technologies Inc. Flip-chip-on-film package structure
JP2008177351A (ja) * 2007-01-18 2008-07-31 Fujitsu Ltd 電子装置および電子装置の製造方法
JP5104490B2 (ja) * 2007-04-16 2012-12-19 豊田合成株式会社 発光装置及びその製造方法
JP2009238867A (ja) * 2008-03-26 2009-10-15 Aisin Aw Co Ltd 合成樹脂製の実装プリント基板
JP2010010165A (ja) * 2008-06-24 2010-01-14 Kyocera Corp 電子部品モジュール
CN101771016A (zh) * 2008-12-30 2010-07-07 欣兴电子股份有限公司 线路板及其制作方法以及倒装焊封装结构
JP2013145932A (ja) * 2010-05-07 2013-07-25 Murata Mfg Co Ltd 弾性表面波装置及びその製造方法
CN201904369U (zh) * 2010-07-30 2011-07-20 晶科电子（广州）有限公司 一种基于硅基板的led表面贴片式封装结构
CN102270730A (zh) * 2011-07-27 2011-12-07 晶科电子（广州）有限公司 一种无金线的led器件
WO2013070207A1 (en) * 2011-11-09 2013-05-16 Intel Corporation Thermal expansion compensators for controlling microelectronic package warpage
JP6077813B2 (ja) * 2012-01-23 2017-02-08 日本電波工業株式会社 圧電モジュール
JP5983228B2 (ja) * 2012-09-20 2016-08-31 富士通株式会社 回路基板装置、および、電子機器
CN202839748U (zh) * 2012-09-24 2013-03-27 安徽三安光电有限公司 一种基于倒装led芯片的白光光源模组
US9385091B2 (en) * 2013-03-08 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Reinforcement structure and method for controlling warpage of chip mounted on substrate

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