JP6277689B2 - 検出装置、センサー、電子機器及び移動体 - Google Patents

Description

本発明は、検出装置、センサー、電子機器及び移動体等に関する。

従来より発振回路を用いたクロック信号生成回路が知られている。このような発振回路では、温度変動に対する発振周波数の変動を低減するための温度補償が行われる。発振回路の温度補償の従来技術としては特許文献１、２に開示される技術が知られている。

例えば特許文献１の従来技術では、負の温度特性のリング発振回路に対して、正の温度特性のバイアス電流を供給することで、発振周波数の温度補償を実現している。

特許文献２の従来技術では、ＣＲ発振回路の抵抗部分を、温度特性が異なる２種類の抵抗で構成することで、発振周波数の温度補償を実現している。

特開平６−１６９２３７号公報 特開２００２−３３６４４号公報

しかしながら、これらの従来技術では、基準電圧発生回路と、１又は複数の演算増幅器と、増幅回路（バッファー回路）とが必要になり、消費電流や回路規模が増加してしまうという課題がある。また特許文献２の従来技術では、温度補償のためにＰ＋の拡散抵抗を用いているが、Ｐ＋の拡散抵抗のシート抵抗値は低いため、必要な遅延量を確保するためには、Ｐ＋の拡散抵抗の占有面積が大きくなり、回路装置のレイアウト面積が増大してしまうという課題がある。

また、デジタルカメラ、スマートフォン等の電子機器や車、飛行機等の移動体には、外的な要因で変化する物理量を検出するためのジャイロセンサーが組み込まれている。ジャイロセンサーは、角速度等の物理量を検出し、いわゆる手振れ補正、姿勢制御、ＧＰＳ自律航法などに用いられる。このジャイロセンサーの一つとして、水晶振動子を用いた水晶圧電振動のジャイロセンサーが知られている。

このようなジャイロセンサーでは、水晶振動子の発振周波数（駆動周波数）と同じ周波数（例えば１００ＫＨｚ）のクロック信号を用いて、検出装置の制御部を動作させていた。例えば検出装置の駆動回路が生成した同期検波のための同期信号を、クロック信号として用いて制御部を動作させていた。従って、クロック信号の周波数が例えば１００ＫＨｚというような低い周波数になるため、制御部の高速動作を実現できなかった。また、水晶振動子の発振が安定するまでは、安定したクロック信号が得られないため、所望信号の検出開始までの起動時間が遅れてしまい、適正な角速度データが出力されるまでに長い時間を要してしまうという課題があった。また、検出装置にＡ／Ｄ変換回路及びデジタル信号処理部を組み込んだデジタルジャイロの構成を採用した場合に、クロック信号の周波数が低いと、デジタルフィルター処理等のデジタル処理を高速に実行できないという問題もある。

本発明の幾つかの態様によれば、消費電流や回路規模の増加等を抑えながら発振周波数の温度補償を実現できるクロック信号生成回路、検出装置、センサー、電子機器及び移動体等を提供できる。

また本発明の幾つかの態様によれば、検出性能を維持しながら制御部の処理の高速化や起動時間の短縮化を実現できるクロック信号生成回路、検出装置、センサー、電子機器及び移動体等を提供できる。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または態様として実現することが可能である。

本発明の一態様は、キャパシター、抵抗、及び増幅回路を有するＣＲ発振回路と、電源電圧を生成し、前記電源電圧を前記ＣＲ発振回路に供給する電圧生成回路と、を含み、前記電源電圧が固定電圧の場合の前記ＣＲ発振回路の発振周波数は、正の温度特性を有し、前記電圧生成回路は、トランジスターの仕事関数差に基づいて、負の温度特性を有する前記電源電圧を生成して、前記ＣＲ発振回路の前記増幅回路の電源として供給するクロック信号生成回路に関係する。

本発明の一態様によれば、負の温度特性を有する電源電圧が生成され、電源電圧が固定電圧の場合の発振周波数の温度特性が正であるＣＲ発振回路に対して供給されて、クロック信号が生成される。このようにすれば、ＣＲ発振回路の発振周波数の正の温度特性の少なくとも一部が、電源電圧の負の温度特性により打ち消されることで、温度変動に対するクロック信号の周波数変動を低減できる。従って、消費電流や回路規模の増加等を抑えながら発振周波数の温度補償を実現するクロック信号生成回路の提供が可能になる。

また本発明の一態様では、前記抵抗は、直列接続される複数の抵抗素子及び基準抵抗素子と、前記複数の抵抗素子の各抵抗素子に対して各ヒューズ素子が並列に設けられる複数のヒューズ素子と、前記基準抵抗素子に対して並列に設けられ、ヒューズカット前の発振周波数の第１の測定モードにおいてオフになり、前記ヒューズカット前の発振周波数の第２の測定モードにおいてオンになるトリミング用補助スイッチと、を含んでもよい。

このようにすれば、ヒューズカット前の第１の測定モードでは、トリミング用補助スイッチをオフにし発振周波数を測定し、第２の測定モードではトリミング用補助スイッチをオンにして発振周波数を測定できるようになる。そして、このようにして測定された発振周波数を用いて、複数のヒューズ素子をいずれをカットするかを決定できるようになる。

本発明の他の態様は、上記に記載のクロック信号生成回路と、物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、前記物理量トランスデューサーからの検出信号を受けて、所望信号を検出する検出回路と、前記クロック信号生成回路からの前記クロック信号を受けて、前記駆動回路及び前記検出回路を制御する制御部と、を含む検出装置に関係する。

このようにすれば、ＣＲ発振回路を有するクロック信号生成回路により生成されたクロック信号を用いて、制御部を動作させて、駆動回路や検出回路を制御できる。これにより、制御部の処理の高速化や、駆動回路や検出回路の起動の高速化を実現できる。

また本発明の他の態様では、前記クロック信号生成回路は、パワーオンリセット解除によって動作イネーブル状態に設定されて、前記制御部に対して前記クロック信号を供給し、前記クロック信号の供給によって動作を開始した前記制御部が、前記駆動回路及び前記検出回路を起動してもよい。

このようにすれば、パワーオンリセット解除により、クロック信号生成回路の動作を開始してクロック信号を生成し、このクロック信号に基づき動作する制御部により、駆動回路や検出回路を起動できるようになる。

本発明の他の態様は、ＣＲ発振回路によりクロック信号を生成するクロック信号生成回路と、物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、前記物理量トランスデューサーからの検出信号を受けて、所望信号を検出する検出回路と、前記クロック信号生成回路からの前記クロック信号を受けて、前記駆動回路及び前記検出回路を制御する制御部と、を含み、前記ＣＲ発振回路は、負の温度特性の電源電圧が供給されて動作し、前記クロック信号生成回路は、パワーオンリセット解除によって動作イネーブル状態に設定されて、前記制御部に対して前記クロック信号を供給し、前記クロック信号の供給によって動作を開始した前記制御部が、前記駆動回路及び前記検出回路を起動する検出装置に関係する。

このようにすれば、ＣＲ発振回路を有するクロック信号生成回路により生成されたクロック信号を用いて、制御部を動作させて、駆動回路や検出回路を制御できる。これにより、制御部の処理の高速化や、駆動回路や検出回路の起動の高速化を実現できる。またＣＲ発振回路に対して、負の温度特性の電源電圧を供給して、クロック信号を生成することで、温度変動に対するクロック信号の周波数変動も低減できる。

また本発明の他の態様では、前記物理量トランスデューサーは振動子であり、前記駆動回路は、前記フィードバック信号を増幅する増幅回路と、前記振動子の駆動信号を出力する駆動信号出力回路と、前記駆動信号の振幅を制御するゲイン制御回路と、前記増幅回路と前記駆動信号出力回路との間に設けられるハイパスフィルターと、を含み、前記振動子の発振の起動期間において、前記クロック信号生成回路からの前記クロック信号が、前記ハイパスフィルターを構成する抵抗素子を介して前記駆動信号出力回路に入力されてもよい。

このようにすれば、クロック信号生成回路からのクロック信号を有効活用して、振動子の発振の種の生成や成長を実現することができ、発振起動期間の短縮化等を図れる。

また本発明の他の態様では、第２の物理量トランスデューサーからの第２のフィードバック信号を受けて、前記第２の物理量トランスデューサーを駆動する第２の駆動回路と、前記第２の物理量トランスデューサーからの第２の検出信号を受けて、所望信号を検出する第２の検出回路と、を含み、前記検出回路は、第１のＡ／Ｄ変換回路を有し、前記第２の検出回路は、第２のＡ／Ｄ変換回路を有し、前記第１のＡ／Ｄ変換回路及び前記第２のＡ／Ｄ変換回路は、前記クロック信号生成回路からの前記クロック信号に基づきアナログ信号をデジタル信号に変換してもよい。

このようにすれば、第１、第２のＡ／Ｄ変換回路を、クロック信号生成回路からのクロック信号に基づき動作させることができ、システム設計の簡素化等を図れる。

また本発明の他の態様では、前記制御部は、前記第１のＡ／Ｄ変換回路及び前記第２のＡ／Ｄ変換回路からのデジタル信号を受け、前記デジタル信号に対してデジタル信号処理を行うデジタル信号処理部を含み、前記デジタル信号処理部は、前記クロック信号生成回路からの前記クロック信号に基づいて前記デジタル信号処理を行ってもよい。

このようにすれば、第１、第２のＡ／Ｄ変換回路からのデジタル信号のデジタル信号処理を行うデジタル信号処理部についても、クロック信号生成回路からのクロック信号により動作させることができるため、システム設計の更なる簡素化等を図れる。

また本発明の他の態様では、前記物理量トランスデューサーは、第１の軸回りでの回転角速度を検出するための振動子あり、前記第２の物理量トランスデューサーは、第２の軸回りでの回転角速度を検出するための第２の振動子であり、前記振動子は第１の周波数で振動し、前記第２の振動子は、前記第１の周波数とは異なる第２の周波数で振動してもよい。

このようにすれば、複数の回転軸での回転角速度を検出する際の軸間干渉を効果的に低減できる。

また本発明の他の態様では、外部電源電圧が入力される電源端子と、前記電源端子からの前記外部電源電圧を降圧する電圧調整を行い、前記電圧調整により得られたレギュレート電源電圧を、動作電源電圧として前記駆動回路及び前記検出回路に供給するレギュレーター回路と、を含み、前記電圧生成回路は、前記レギュレート電源電圧に基づいて前記電源電圧を生成してもよい。

このように駆動回路や検出回路を、レギュレート電源電圧により動作させれば、電源電圧変動による検出性能の低下等の事態を抑制でき、検出装置の検出性能の向上等を図れる。また、電圧生成回路が、レギュレート電源電圧に基づいて電源電圧を生成することで、温度変動に対してのみならず電源電圧変動に対するクロック信号の周波数変動についても低減できる。

また本発明の他の態様では、前記外部電源電圧が供給され、前記駆動回路からの駆動信号を受けて、前記駆動信号の振幅を増加させた増幅駆動信号を前記物理量トランスデューサーに出力するバッファー回路を含んでもよい。

このように、バッファー回路については、レギュレート電源電圧ではなく電源電圧により動作させることで、駆動回路からの駆動信号の振幅を増加させた増幅駆動信号を物理量トランスデューサーに出力できるようになるため、振動子の発振の起動時間の短縮と検出性能の向上等とを両立して実現することが可能になる。

また本発明の他の態様では、第１のモードでは、前記バッファー回路からの前記増幅駆動信号を前記物理量トランスデューサーに出力し、第２のモードでは、前記駆動回路からの前記駆動信号を前記物理量トランスデューサーに出力してもよい。

このようにすれば、増幅駆動信号による駆動が必要な場合には第１のモードに設定して、通常の駆動信号による駆動の方が望ましい場合には第２のモードに設定できるようになり、利便性を向上できる。

また本発明の他の態様では、前記物理量トランスデューサーは振動子であり、前記振動子の発振の起動期間では、前記第１のモードに設定されて、前記バッファー回路からの前記増幅駆動信号を前記振動子に出力してもよい。

このようにすれば、物理量トランスデューサーである振動子の発振の起動期間において増幅駆動信号による駆動が行われるため、振動子の発振の起動時間の短縮化を図れる。

本発明の他の態様は、上記のいずれかの検出装置と、前記物理量トランスデューサーとを含むセンサーに関係する。

本発明の他の態様は、上記のクロック信号生成回路を含む電子機器に関係する。

本発明の他の態様は、上記のクロック信号生成回路を含む移動体に関係する。

本実施形態のクロック信号生成回路の構成例。 電圧生成回路の詳細な構成例。 図３（Ａ）は電源電圧固定時の発振周波数の温度特性、図３（Ｂ）は電源電圧生成回路により生成された電源電圧の温度特性を示す図。 発振周波数の変動率の温度特性を示す図。 ＣＲ発振回路の他の構成例。 ＣＲ発振回路の他の構成例。 図７（Ａ）、図７（Ｂ）はヒューズカットによる発振周波数の調整手法の説明図。 ヒューズカット前の発振周波数とヒューズターゲット値及びヒューズ値との関係を示す図。 図９（Ａ）、図９（Ｂ）はトリミング用補助スイッチを用いた発振周波数の調整手法の説明図。 トリミング用補助スイッチを用いた発振周波数の調整手法の説明図。 本実施形態の調整手法を用いた場合における、ヒューズカット前の発振周波数とヒューズターゲット値及びヒューズ値との関係を示す図 本実施形態の検出装置、電子機器、ジャイロセンサーの構成例。 本実施形態の検出装置の詳細な構成例。 検出装置の起動時の動作説明図。 通常動作、スタンバイ、スリープの各モードの説明図。 駆動回路の詳細な構成例。 図１７（Ａ）は電源電圧ＶＤＤと０点変動量の関係を示す図であり、図１７（Ｂ）は電源電圧と起動時間の関係を示す図。 バッファー回路の構成例。 図１９（Ａ）、図１９（Ｂ）は第１、第２のモードについての説明図。 検出装置の他の構成例。 検出回路の詳細な構成例。 移動体の一具体例としての自動車の構成を概略的に示す概念図。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．クロック信号生成回路
図１に本実施形態のクロック信号生成回路の構成例を示す。クロック信号生成回路は、電圧生成回路１６０とＣＲ発振回路１７０を含む。なおクロック信号生成回路は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電圧生成回路１６０は電源電圧ＶＤＯＳを生成して、ＣＲ発振回路１７０に供給する。例えば仕事関数差に基づく電源電圧ＶＤＯＳを生成して供給する。

ＣＲ発振回路１７０は、キャパシターＣと抵抗Ｒと増幅回路１８０（バッファー回路）を有する。ＣＲ発振回路１７０は、電源電圧ＶＤＯＳが供給されて動作して、クロック信号ＣＬＫ（発振信号）を生成する。具体的にはＣＲ発振回路１７０は、キャパシターＣと抵抗Ｒで構成されるＲＣ回路を用いて信号を入力に帰還して発振信号を生成し、この発振信号を波形整形した信号をクロック信号ＣＬＫとして出力する。

増幅回路１８０（反転増幅回路）はＮＡＮＤ回路ＮＡとインバーター回路ＩＶ１、ＩＶ２を有する。インバーター回路ＩＶ１の出力は、キャパシターＣを介して、増幅回路１８０の入力に帰還される。インバーター回路ＩＶ２の出力は、抵抗Ｒを介して、増幅回路１８０の入力に帰還される。ＮＡＮＤ回路ＮＡの第１の入力が、増幅回路１８０の入力になり、ＮＡＮＤ回路ＮＡの第２の入力にはイネーブル信号ＥＮが入力される。イネーブル信号ＥＮがＨレベルになるとＣＲ発振回路１７０が動作イネーブル状態に設定され、イネーブル信号ＥＮがＬレベルになると動作ディスエーブル状態に設定される。

インバーター回路ＩＶ２から出力される発振信号はインバーター回路ＩＶ３により波形整形されて、矩形波のクロック信号ＣＬＫとして出力される。例えば発振信号は、立ち上がりエッジ及び立ち下がりエッジが鈍った波形となっている。インバーター回路ＩＶ３は、このような波形の発振信号を、立ち上がりエッジ及び立ち下がりエッジが急峻な矩形波に、波形整形する。なお、インバーター回路ＩＶ３の後段に分周回路を設け、クロック信ＣＬＫを分周することで得られた１又は複数のクロック信号を出力するようにしてもよい。

電圧生成回路１６０は、トランジスターの仕事関数差に基づいて、例えば負の温度特性（第１の温度特性）を有する電源電圧ＶＤＯＳを生成して、ＣＲ発振回路１７０の増幅回路１８０の電源として供給する。例えば電圧生成回路１６０（レギュレーター回路）には高電位側の電源電圧ＶＤＤＬと低電位側の電源電圧ＶＳＳ（ＧＮＤ）が供給される。そして後述するように電圧生成回路１６０は、第１のトランジスターと、第１のトランジスターとはゲート電極の導電性が異なる第２のトランジスターを有する。例えば第１のトランジスターのゲート電極がＮ型である場合には、第２のトランジスターのゲート電極はＰ型となっている。そして電圧生成回路１６０は、第１、第２のトランジスターの仕事関数差に対応する電圧を、電源電圧ＶＤＯＳとして供給する。即ち、異種ゲートの仕事関数差に基づく電源電圧ＶＤＯＳを供給する。仕事関数差に基づく電源電圧ＶＤＯＳは、例えば負の温度特性を有しており、温度が上昇すると電源電圧ＶＤＯＳは低くなる。

一方、ＣＲ発振回路１７０の発振周波数は、電源電圧ＶＤＯＳが固定電圧（一定）の場合には正の温度特性を有する。即ち、電源電圧ＶＤＯＳが固定となる条件では、温度が上昇すると発振周波数は高くなる。

例えばＮＡＮＤ回路ＮＡやインバーター回路ＩＶ１、ＩＶ２の各回路の信号遅延の影響を除外した場合のＣＲ発振回路１７０の発振周波数をｆ０とする。すると発振周波数ｆ０は、一般的には下式（１）のように表される。なおキャパシターＣの容量値、抵抗Ｒの抵抗値を同じ符号Ｃ、Ｒで表している。

ｆ０＝１／（２．２×Ｃ×Ｒ） （１）
本実施形態では、抵抗Ｒとして負の温度特性の抵抗を使用している。例えば抵抗Ｒとしてポリシリコン抵抗等を使用する。ポリシリコン抵抗は負の温度特性を有するため、温度が上昇すると抵抗Ｒの抵抗値は低くなる。従って、温度が上昇すると、発振周波数ｆ０＝１／（２．２×Ｃ×Ｒ）は高くなる。即ち、ＮＡＮＤ回路等の各回路の信号遅延の影響を除外した発振周波数ｆ０は正の温度特性を有する。

またＮＡＮＤ回路ＮＡ、インバーター回路ＩＶ１、ＩＶ２の各回路を構成するＭＯＳのトランジスターのしきい値電圧は負の温度特性を有しており、温度が上昇するとしきい値電圧は低下する。しきい値電圧が低下すると、ＮＡＮＤ回路等の各回路での信号の遅延時間は短くなり、ＣＲ発振回路１７０の発振周波数は上昇する。例えば各回路の負荷容量をＣＬとし、ドレイン電流をＩＤとし、電源電圧をＶＤＯＳとし、所定係数をｋとすると、各回路での遅延時間は下式（２）のように表すことができる。

ｔｄ＝ｋ｛（ＣＬ×ＶＤＯＳ）／ＩＤ｝ （２）
上式（２）より、温度が上昇して、しきい値電圧が低下すると、ドレイン電流ＩＤが増加することで、遅延時間ｔｄは短くなり、電源電圧ＶＤＯＳが固定の場合の発振周波数は上昇する。

図２は電圧生成回路１６０の詳細な構成例である。電圧生成回路１６０は差動部１６２と出力部１６４を有する。そして電圧生成回路１６０は、高電位側の電源電圧ＶＤＤＬ（例えば１．８Ｖ）と低電位側の電源電圧ＶＳＳ（例えば０Ｖ）が供給されて動作する。

差動部１６２は、カレントミラー回路を構成するトランジスターＴＡ１、ＴＡ２と、差動対を構成するトランジスターＴＡ３、ＴＡ４と、電流源を構成するトランジスターＴＡ５及び抵抗素子ＲＡ１を有する。トランジスターＴＡ１、ＴＡ２は例えばＰ型トランジスター（広義には第１導電型のトランジスター）であり、トランジスターＴＡ３、ＴＡ４、ＴＡ５はＮ型トランジスター（広義には第２導電型のトランジスター）である。またトランジスターＴＡ１、ＴＡ２、ＴＡ４はエンハンスメント型のトランジスターであり、トランジスターＴＡ３、ＴＡ５はデプレッション型のトランジスターである。

トランジスターＴＡ１、ＴＡ２は、電源電圧ＶＤＤＬ（第１の電源電圧）のノードとノードＮＡ１、ＮＡ２との間に設けられる。トランジスターＴＡ１、ＴＡ２のソースには電源電圧ＶＤＤＬが供給され、トランジスターＴＡ１、ＴＡ２のゲート電極はトランジスターＴＡ２のドレインのノードＮＡ２に接続される。

トランジスターＴＡ３、ＴＡ４は、ノードＮＡ１、ＮＡ２とノードＮＡ３との間に設けられる。トランジスターＴＡ３のゲート電極には、電源電圧ＶＳＳが入力される。トランジスターＴＡ４のゲート電極は、電圧生成回路１６０の出力ノードＮＡ４に接続される。

トランジスターＴＡ５、抵抗素子ＲＡ１は、ノードＮＡ３と電源電圧ＶＳＳのノードとの間に直列に設けられて、電流源を構成している。トランジスターＴＡ５のゲート電極には電源電圧ＶＳＳが入力され、トランジスターＴＡ５のソースには抵抗素子ＲＡ１の一端が接続される。抵抗素子ＲＡ１の他端は電源電圧ＶＳＳのノードに接続される。

出力部１６４は、駆動用のトランジスターＴＡ６と、トランジスターＴＡ７及び抵抗素子ＲＡ２を含む。トランジスターＴＡ６はエンハンスメント型のＰ型トランジスターであり、トランジスターＴＡ７はデプレッション型のＮ型トランジスターである。トランジスターＴＡ６は、電源電圧ＶＤＤＬのノードと出力ノードＮＡ４との間に設けられ、そのゲート電極に差動部１６２の出力ノードＮＡ１が接続される。トランジスターＴＡ７、抵抗素子ＲＡ２は、出力ノードＮＡ４と電源電圧ＶＳＳのノードの間に直列に設けられて電流源を構成する。トランジスターＴＡ７のゲート電極には電源電圧ＶＳＳが入力される。

トランジスターＴＡ３は、トランジスターＴＡ４とはゲート電極の導電性が異なるトランジスターになっている。例えばトランジスターＴＡ３のゲート電極はＮ型であり、トランジスターＴＡ４のゲート電極はＰ型となっている。例えばトランジスターＴＡ３とＴＡ４は、基板の不純物濃度やチャネルの不純物濃度は同じであるが、ゲート電極の導電性が異なっており、ゲート電極の不純物濃度が異なっている。

具体的には、ＭＯＳトランジスターのしきい値電圧は、Ｖｔｈ＝φ_ＭＳ−Ｑ_ＳＳ／Ｃ_ＯＸ＋２φ_Ｆ＋Ｑ_Ｄ／Ｃ_ＯＸと表すことができる。ここでφ_ＭＳは、ゲート電極と基板の仕事関数差であり、Ｑ_ＳＳは酸化膜内の固定電荷であり、Ｃ_ＯＸはゲート酸化膜の単位面積当たりの容量であり、φ_Ｆはフェルミ準位であり、Ｑ_Ｄは空乏層内の電荷である。トランジスターＴＡ３のＮ型ゲート電極の不純物濃度と、トランジスターＴＡ４のＰ型ゲート電極の不純物濃度の設定により、デプレッション型のトランジスターＴＡ３のしきい値電圧ＶＴＮは例えば−０．５２Ｖに設定されており、エンハンスメント型のトランジスターＴＡ４のしきい値電圧ＶＴＰは例えば０．４５Ｖに設定されている。従って、電圧生成回路１６０の出力ノードＮＡ４には、ＶＴＰ−ＶＴＮ＝０．９７Ｖの電源電圧ＶＤＯＳが出力されるようになる。即ち、電源電圧ＶＤＤＬが変動した場合にも、一定電圧の電源電圧ＶＤＯＳを供給することが可能になる。

また図２では、トランジスターＴＡ５、ＴＡ７がデプレッション型のトランジスターであるため、バイアス電流の生成回路を別途設けなくても、差動部１６２、出力部１６４にバイアス電流を流す電流源を実現できる。

なお、電圧生成回路１６０は図２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば電圧生成回路１６０は、少なくとも、第１のトランジスター（ＴＡ３）と、第１のトランジスターとはゲート電極の導電性が異なる第２のトランジスター（ＴＡ４）を有し、第１のトランジスターと第２のトランジスターとの仕事関数差電圧に対応する負の温度特性の電圧を供給できる回路であればよい。

図３（Ａ）は、電源電圧ＶＤＯＳが固定の場合の発振周波数の温度特性のシミュレーション結果を示す図である。上述したように、温度が上昇すると、抵抗Ｒの抵抗値が低くなってｆ０＝１／（２．２×Ｃ×Ｒ）が高くなると共に、ＮＡＮＤ回路等の各回路の遅延時間ｔｄが短くなる。従って、図３（Ａ）に示すように、電源電圧ＶＤＯＳが固定の場合のＣＲ発振回路１７０の発振周波数は、温度が上昇すると高くなり、正の温度特性を有する。

図３（Ｂ）は、電源電圧ＶＤＯＳの温度特性のシミュレーション結果を示す図である。上述したように本実施形態では、電圧生成回路１６０が、トランジスターの仕事関数差に基づいて負の温度特性の電源電圧ＶＤＯＳを生成する。従って、図３（Ｂ）に示すように、電源電圧ＶＤＯＳは温度が上昇すると減少し、負の温度特性を有する。

図４は、クロック信号生成回路の発振周波数の変動率のシミュレーション結果及び実機測定結果を示す図である。

本実施形態では、図３（Ａ）のように電源電圧ＶＤＯＳが固定の場合に発振周波数が正の温度特性を有するＣＲ発振回路１７０に対して、図３（Ｂ）に示すように負の温度特性の電源電圧ＶＤＯＳを供給する。このようにすれば、ＣＲ発振回路１７０の単体での発振周波数が持つ正の温度特性（図３（Ａ））を、電源電圧ＶＤＯＳの負の温度特性（図３（Ｂ））で打ち消すことが可能になる。これにより図４に示すように、温度変動に対する発振周波数の変動率を低く抑えることができ、例えば変動率を２％程度以下に抑えることが可能になる。このように本実施形態によれば、発振周波数の適正な温度補償が可能になり、温度変動に対する周波数の変動率が低いクロック信号ＣＬＫを供給できるようになる。

例えば前述した従来技術では、発振周波数の温度補償を実現するために、基準電圧生成回路や発振回路の増幅回路に加えて、演算増幅器等の他の回路要素を別途設ける必要がある。このため、消費電力や回路規模の増加を招くという問題があった。

これに対して本実施形態では、ＣＲ発振回路１７０に対して、図３（Ｂ）のような負の温度特性の電源電圧ＶＤＯＳを供給する電圧生成回路１６０を設けるだけで、発振周波数の温度補償を実現できる。従って、従来技術に比べて、消費電流や回路規模の増加を抑えながら発振周波数の温度補償を実現できるようになる。

即ち、一般的な温度補償は、正負の異なる温度特性の回路素子を組合わせることで実現される。これに対して本実施形態では、電源電圧固定時のＣＲ発振回路１７０の発振周波数が図３（Ａ）のような正の温度特性を有することに着目し、この正の温度特性を打ち消す（相殺する）ような負の温度特性の電源電圧ＶＤＯＳをＣＲ発振回路１７０に供給している。このような負の温度特性の電源電圧ＶＤＯＳはトランジスターの仕事関数差を利用して、小さな回路規模の簡素な回路構成で生成できるため、回路規模の増加を最小限に抑えることができる。また仕事関数差を利用することで、電源電圧変動に対する発振周波数の変動も低く抑えることができる。即ち、図２において電源電圧ＶＤＤＬが変動した場合にも、仕事関数差に基づく電源電圧ＶＤＯＳの変動を最小限にできる。従って、このような仕事関数差に基づく負の温度特性の電源電圧ＶＤＯＳの供給により、ＣＲ発振回路１７０の正の温度特性を相殺すれば、温度変動に対する発振周波数の変動のみならず、電源電圧変動に対する発振周波数の変動も最小限に抑えることが可能になる。

またＣＲ発振回路１７０は、例えば水晶等の振動子を用いた発振回路に比べて、起動時間が短く、安定した高速のクロック信号を早期に供給できるという利点がある。従って、ＣＲ発振回路１７０により生成されたクロック信号を、後述するようなジャイロセンサー等の検出装置の動作用のクロック信号として使用すれば、検出装置の起動や動作速度の高速化を実現できる。

ところが、通常のＣＲ発振回路１７０は図３（Ａ）のように温度変動に対して発振周波数が大きく変動してしまう。従って、ＣＲ発振回路１７０により生成されたクロック信号を、ジャイロセンサー等の検出装置の動作用のクロック信号としてそのまま使用してしまうと、クロック信号の周波数変動により、検出装置の性能が低下してしまうおそれがある。

この点、本実施形態のクロック信号生成回路によれば、ＣＲ発振回路１７０の正の温度特性が、負の温度特性の電源電圧ＶＤＯＳの供給により打ち消されて、発振周波数の温度補償が行われるため、検出装置の性能を維持できる。従って、本実施形態によれば、検出装置の動作や起動の高速化と検出装置の性能の維持とを両立して実現できる。

２．ＣＲ発振回路
図５にＣＲ発振回路１７０の他の構成例を示す。図５では、図１の構成に対して抵抗Ｒ等の接続構成が異なっている。即ち、図１では、インバーター回路ＩＶ２の出力が抵抗Ｒにより増幅回路１８０の入力に帰還される接続構成となっているが、図５では、ＮＡＮＤ回路ＮＡの出力が抵抗Ｒにより増幅回路１８０の入力に帰還される接続構成となっている。このように抵抗Ｒ、キャパシターＣの接続構成としては種々の変形実施が可能である。またバッファー回路１８０の構成も種々の変形実施が可能であり、インバーター回路の段数を変更したり、ＮＡＮＤ回路の代わりにインバーター回路やＮＯＲ回路などの他の回路を採用してもよい。

図６にＣＲ発振回路１７０の更に別の構成例を示す。図６では、抵抗Ｒ（抵抗回路）は、直列接続される複数の抵抗素子Ｒ１〜Ｒ６と基準抵抗素子Ｒ７を有する。また直列接続される複数のスイッチＳＷ１〜ＳＷ６を有する。抵抗素子Ｒ１〜Ｒ６と基準抵抗素子Ｒ７は、増幅回路１８０の出力ノードＮＱと入力ノードＮＩとの間に直列接続される。スイッチＳＷ１〜ＳＷ６は出力ノードＮＱとノードＮ６の間に直列接続される。複数の抵抗素子Ｒ１〜Ｒ６の各抵抗素子に対して、スイッチＳＷ１〜ＳＷ６の各スイッチが並列に設けられている。スイッチＳＷ１〜ＳＷ６は、例えばＭＯＳのトランジスター（トランスファーゲート等）により実現してもよいし、後述するようなヒューズ素子などにより実現してもよい。

図６の構成によれば、ＳＷ１〜ＳＷ６の各スイッチのオン・オフを設定することで、抵抗Ｒの抵抗値を可変に設定できる。例えばスイッチＳＷ１〜ＳＷ６を全てオフにすれば、抵抗Ｒの抵抗値はＲ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５＋Ｒ６＋Ｒ７となる。一方、スイッチＳＷ１〜ＳＷ６を全てオンにすれば、抵抗Ｒの抵抗値はＲ７となる。なお、本実施形態では説明の簡素化のために、抵抗と抵抗値を同じ符号で表している。

抵抗Ｒ１〜Ｒ６の抵抗値は例えばバイナリーで重み付けされている。例えばＲ１〜Ｒ６の各抵抗は、１又は複数のユニット抵抗により構成されている。例えばＲ１は２^０＝１個の抵抗ユニットで構成され、Ｒ２は直列接続された２^１＝２個の抵抗ユニットにより構成され、Ｒ３は直列接続された２^２個の抵抗ユニットにより構成される。同様に、Ｒ４、Ｒ５、Ｒ６は、各々、直列接続された２^３個、２^４個、２^５個の抵抗ユニットにより構成される。従って、ユニット抵抗の抵抗値をＲＵとすると、Ｒ１の抵抗値は２^０×ＲＵ（＝ＲＵ）、Ｒ２の抵抗値は２^１×ＲＵ（＝２×ＲＵ）、Ｒ３の抵抗値は２^２×ＲＵ、Ｒ４の抵抗値は２^３×ＲＵ、Ｒ５の抵抗値は２^４×ＲＵ、Ｒ６の抵抗値は２^５×ＲＵに設定される。

なお、Ｒ７は、基準となる発振周波数を設定するための基準抵抗素子であり、Ｒ７の抵抗値である基準抵抗値をＲＢとすると、ＲＢは例えばＲ６と同程度の抵抗値に設定できる。このように設定することで、抵抗Ｒの抵抗値を所定範囲内（例えばＲＢ〜ＲＢ＋ＲＵ×（２^６−１）の範囲）で可変に設定できるようになる。なお抵抗値の設定手法は、このような設定には限定されず、種々の変形実施が可能である。

３．発振周波数の調整
次に本実施形態による発振周波数の調整手法の一例について説明する。図７（Ａ）、図７（Ｂ）はヒューズカットにより発振周波数を調整する手法を説明する図である。

図７（Ａ）、図７（Ｂ）では図６のスイッチ素子ＳＷ１〜ＳＷ６としてヒューズ素子ＦＵ１〜ＦＵ６が設けられている。即ち、抵抗Ｒは、直列接続される複数の抵抗素子Ｒ１〜Ｒ６及び基準抵抗素子Ｒ７と、複数の抵抗素子Ｒ１〜Ｒ６の各抵抗素子に対して各ヒューズ素子が並列に設けられる複数のヒューズ素子ＦＵ１〜ＦＵ６を有する。例えば増幅回路１８０の出力ノードＮＱとノードＮ１との間に抵抗素子Ｒ１とヒューズ素子ＦＵ１が並列接続され、ノードＮ１とノードＮ２の間に抵抗素子Ｒ２とヒューズ素子ＦＵ２が並列接続される。抵抗素子Ｒ３〜Ｒ６とヒューズ素子ＦＵ３〜ＦＵ６の接続構成も同様である。これらのＲ１〜Ｒ６の抵抗値は例えばバイナリーに重み付けされており、前述したように例えばＲ１の抵抗値は２^０×ＲＵ、Ｒ２の抵抗値は２^１×ＲＵ、Ｒ３の抵抗値は２^２×ＲＵ、・・・・、Ｒ６の抵抗値は２^５×ＲＵに設定される。

また基準抵抗素子Ｒ７は、前述したように基準周波数を設定するためのものであり、その抵抗値が基準抵抗値ＲＢとなる。基準抵抗素子Ｒ７は、抵抗素子Ｒ６の一端のノードＮ６と、増幅回路１８０の入力ノードＮＩとの間に設けられる。

ヒューズカット前においては、図７（Ａ）に示すように全てのヒューズＦＵ１〜ＦＵ６が非カット状態となっている。従って、抵抗Ｒの抵抗値は、Ｒ７の基準抵抗値ＲＢ（正確には、ＲＢ＋ヒューズ素子等の寄生抵抗値）に設定される。例えばターゲットの発振周波数を４ＭＨｚとすると、図７（Ａ）のヒューズカット前において、製造プロセスや温度等の条件がティピカル条件において発振周波数が６ＭＨｚ程度になるように、基準抵抗値ＲＢが設定される。そして、この状態でＣＲ発振回路１７０の発振周波数が計測される。計測された発振周波数をｆｒとすると、例えば下式（３）に示すようにｆｒの一次式で表されるトリミング式によりヒューズ値が計算される。なおａ、ｂは定数である。

ヒューズ値＝ａ×ｆｒ＋ｂ （３）
計算されたヒューズ値に基づいて、ヒューズ素子ＦＵ１〜ＦＵ６のいずれをカット（トリミング）するかが決定される。例えば図７（Ｂ）では、トリミング式で計算されたヒューズ値に基づいて、ヒューズＦＵ１、ＦＵ３、ＦＵ４、ＦＵ５がカットされている。この場合には、抵抗Ｒの抵抗値は、ＲＢ＋Ｒ１＋Ｒ３＋Ｒ４＋Ｒ５（＋寄生抵抗値）になる。

具体的にはヒューズ値（整数に変換した後のヒューズ値）をバイナリー表現のデータに変換することで、カットするヒューズ素子を決定できる。例えばヒューズ値＝１＝２^０であれば、ヒューズ素子ＦＵ１をカットし、ヒューズ値＝２＝２^１であれば、ヒューズ素子ＦＵ２をカットする。また、ヒューズ値＝３＝２^０＋２^１であれば、ヒューズ素子ＦＵ１及びＦＵ２をカットし、ヒューズ値＝４＝２^２であれば、ヒューズ素子ＦＵ３をカットし、ヒューズ値＝５＝２^０＋２^２であれば、ヒューズ素子ＦＵ１及びＦＵ３をカットする。即ち、ヒューズＦＵ１がバイナリー表現のヒューズ値のＬＳＢに相当し、ヒューズＦＵ２がＬＳＢの次のビットに相当し、ヒューズＦＵ３がその次のビットに相当する。同様にヒューズＦＵ６はバイナリー表現のヒューズ値のＭＳＢに相当する。そしてヒューズ値のＬＳＢが１であれば、ヒューズＦＵ１をカットし、０であればカットしない。ＬＳＢの次のビットが１であれば、ヒューズＦＵ２をカットし、０であればカットしない。

図８は、ヒューズカット前に測定された発振周波数ｆｒと、ヒューズターゲット値及びトリミング式（式（３））で計算されたヒューズ値との関係を示す図である。

例えば図８は、プロセス条件を振ったシミュレーションを行って、発振周波数をターゲット周波数（例えば４ＭＨｚ）に設定するヒューズターゲット値（ヒューズ値のターゲット値）を求めたものである。図８のＦＴ１（黒丸）は、ヒューズカット前の発振周波数（図７（Ａ））がｆｒ＝ｆａである場合の、ヒューズターゲット値である。また、図８のＴＲ１は、ヒューズターゲット値ＦＴ１に対して設定されたヒューズターゲット範囲である。ターゲット周波数が例えば４ＭＨｚである場合には、ヒューズターゲット範囲ＴＲ１は、発振周波数が例えば４ＭＨｚ±５％になる範囲に対して設定される。即ち、特定のプロセス条件でヒューズカット前の発振周波数がｆｒ＝ｆａである場合には、ヒューズ値がヒューズターゲット範囲ＴＲ１内に入っていれば、発振周波数は４ＭＨｚ±５％の範囲に収まることになる。

図８のＢ１、Ｂ２、Ｂ３、Ｂ４に示すように、プロセス条件に応じてヒューズターゲット値は変化する。

例えば図８のＢ１は、増幅回路１８０のトランジスターのしきい値電圧が高く、抵抗Ｒの抵抗値やキャパシターＣの容量値が大きいというプロセス条件に対応するヒューズターゲット値である。即ち、当該プロセス条件で行ったヒューズターゲット値のシミュレーション結果である。この場合には、ヒューズカット前の発振周波数ｆｒは低い周波数になっており、発振周波数をターゲット周波数に設定するヒューズ値は小さな値となる。従って、ヒューズ値が小さな値になる設定（カットされるヒューズの数が少ない）でヒューズをカットすることで、発振周波数をターゲット周波数に近づけることができる。

一方、図８のＢ４は、増幅回路１８０のトランジスターのしきい値電圧が低く、抵抗Ｒの抵抗値やキャパシターＣの容量値が小さいというプロセス条件に対応するヒューズターゲット値である。この場合には、ヒューズカット前の発振周波数ｆｒは高い周波数になっており、発振周波数をターゲット周波数に設定するヒューズ値は大きな値となる。従って、ヒューズ値が大きな値になる設定（カットされるヒューズの数が多い）でヒューズをカットすることで、発振周波数をターゲット周波数に近づけることができる。

そして上式（３）のヒューズ値のトリミング式の係数ａ、ｂは、図８のヒューズターゲット値のシミュレーション結果に基づき設定できる。

しかしながら、図８のＡ１、Ａ２に示すように、トリミング式から求められたヒューズ値が、ヒューズターゲット範囲（ターゲット周波数±５％）から外れてしまう場合がある。例えばヒューズカット前の発振周波数がｆｒ＝ｆａである場合のヒューズ値（白丸）は、ヒューズターゲット値ＦＴ１（黒丸）のヒューズターゲット範囲ＴＲ１（４ＭＨｚ±５％）から外れている。これは、上式（３）のトリミング式はｆｒの一次式であり、図８のＢ１、Ｂ２、Ｂ３、Ｂ４に示すようにプロセス条件を振った場合のヒューズターゲット値は、このような一次式のトリミング式で正確にフィッティングすることができないからである。即ち、トランジスターのしきい値電圧のバラツキ等が原因で、Ｂ１、Ｂ２、Ｂ３、Ｂ４の各プロセス条件に対応する一次式の切片の値が、各プロセス条件ごとに異なった値になるからである。

従って、上式（３）のトリミング式を用いて、ヒューズカット前の発振周波数ｆｒに基づきヒューズ値を求め、求められたヒューズ値に基づきカットするヒューズを決定する手法では、発振周波数を所望のヒューズターゲット範囲（４ＭＨｚ±５％）に収めることが難しいという問題がある。

このような問題を解決するために本実施形態では図９（Ａ）に示すようなトリミング用補助スイッチＳＷＡＸを設けている。例えば図９（Ａ）において、抵抗Ｒは、直列接続される複数の抵抗素子Ｒ１〜Ｒ６及び基準抵抗素子Ｒ７と、複数の抵抗素子Ｒ１〜Ｒ６の各抵抗素子に対して各ヒューズ素子が並列に設けられる複数のヒューズ素子ＦＵ１〜ＦＵ６を有する。そしてトリミング用補助スイッチＳＷＡＸは、基準抵抗素子Ｒ７に対して並列に設けられる。

このトリミング用補助スイッチＳＷＡＸは、図９（Ａ）に示すように、ヒューズカット前の発振周波数の第１の測定モードにおいてオフになる。これにより、出力ノードＮＱと入力ノードＮＩとの間に、基準抵抗素子Ｒ７及びヒューズ素子ＦＵ１〜ＦＵ６が直列に接続された状態を実現できる。

一方、トリミング用補助スイッチＳＷＡＸは、図９（Ｂ）に示すように、ヒューズカット前の発振周波数の第２の測定モードにおいてオンになる。これにより出力ノードＮＱと入力ノードＮＩとの間に、ヒューズ素子ＦＵ１〜ＦＵ６及びトリミング用補助スイッチＳＷＡＸが直列に接続された状態を実現できる。

例えばヒューズカット前の第１の測定モード（図９（Ａ））での発振周波数をｆｒ１とし、ヒューズカット前の第２の測定モード（図９（Ｂ））での発振周波数をｆｒ２とする。この場合に、ｆｒ１及びｆｒ２の一次式により表される下式（４）のトリミング式によりヒューズ値を計算する。なおｃ、ｄ、ｅは定数である。

ヒューズ値＝ｃ×ｆｒ１＋ｄ×ｆｒ２＋ｅ （４）
上式（４）のトリミング式で計算されたヒューズ値に基づいて図１０に示すようにヒューズをカットする。図１０ではヒューズＦＵ１、ＦＵ３、ＦＵ４、ＦＵ５がカットされている。

以上の本実施形態の手法によれば、図９（Ａ）、図９（Ｂ）に示すように、基準抵抗素子Ｒ７が接続状態である場合と非接続状態である場合の２つの状態において、ヒューズカット前の発振周波数ｆｒ１、ｆｒ２を測定できる。従って、図９（Ｂ）のように、増幅回路１８０のトランジスターのしきい値電圧とキャパシターＣの容量の特性で決まる発振周波数ｆｒ２を測定できる。これにより、トラジスターのしきい値電圧のバラツキに起因するヒューズ値のバラツキを適正に補正できる。この結果、トリミング式の計算値に基づきヒューズ素子をカットした場合の発振周波数を、ターゲット周波数範囲に収めることが容易になる。

例えば図１１は、本実施形態の調整手法を用いた場合における、ヒューズカット前の発振周波数とヒューズ値との関係を示す図である。図１１のヒューズ値は上式（４）のトリミング式で計算された値である。

例えば発振周波数ｆａに対応するヒューズ値は、図８ではＡ１に示すようにヒューズターゲット範囲ＴＲ１から外れていたが、図１１ではＣ１に示すようにヒューズターゲット範囲ＴＲ１内に収まっている。従って本実施形態の調整手法によれば、上式（４）のトリミング式でヒューズ値を計算し、計算されたヒューズ値に基づいてヒューズをカットすることで、発振周波数を、所望のヒューズターゲット範囲（４ＭＨｚ±５％）に収めることが可能になる。

即ち本実施形態では、トランジスターのしきい値電圧のバラツキ等が原因で、図１１のＤ１、Ｄ２、Ｄ３、Ｄ４の各プロセス条件に対応する一次式の切片の値が、各プロセス条件ごとに異なった値になる場合にも、ヒューズターゲット値により近いヒューズ値を計算して、ヒューズをカットできる。つまり、上式（４）のトリミング式を用いることで、ヒューズ値をヒューズターゲット値に対して、よりフィッティングさせることが可能になり、発振周波数を、所望のヒューズターゲット範囲（４ＭＨｚ±５％）に収めることができるようになる。従って、より精度が高い発振周波数の調整手法を実現できる。

４．電子機器、ジャイロセンサー
図１２に、本実施形態のクロック信号生成回路１５０を含む検出装置２０、この検出装置２０を含むジャイロセンサー５１０（広義にはセンサー）、このジャイロセンサー５１０を含む電子機器５００の構成例を示す。

なお検出装置２０、電子機器５００、ジャイロセンサー５１０は図１２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器５００としては、デジタルカメラ、ビデオカメラ、スマートフォン、携帯電話機、カーナビゲーションシステム、ロボット、ゲーム機、時計、健康器具、或いは携帯型情報端末等の種々の機器を想定できる。また以下では、物理量トランスデューサーが圧電型の振動子（振動ジャイロ）であり、センサーがジャイロセンサーである場合を例にとり説明するが、本発明はこれに限定されない。例えばシリコン基板などから形成された静電容量検出方式の振動子（振動ジャイロ）や、角速度情報と等価な物理量や角速度情報以外の物理量を検出する物理量トランスデューサー、センサー等にも本発明は適用可能である。

電子機器５００はジャイロセンサー５１０と処理部５２０を含む。またメモリー５３０、操作部５４０、表示部５５０を含むことができる。処理部５２０（ＣＰＵ、ＭＰＵ等）はジャイロセンサー５１０等の制御や電子機器５００の全体制御を行う。また処理部５２０は、ジャイロセンサー５１０により検出された角速度情報（広義には物理量）に基づいて処理を行う。例えば角速度情報に基づいて、手ぶれ補正、姿勢制御、ＧＰＳ自律航法などのための処理を行う。メモリー５３０（ＲＯＭ、ＲＡＭ等）は、制御プログラムや各種データを記憶したり、ワーク領域やデータ格納領域として機能する。操作部５４０はユーザーが電子機器５００を操作するためのものであり、表示部５５０は種々の情報をユーザーに表示する。

ジャイロセンサー５１０（センサー）は振動子１０、検出装置２０を含む。図１２の振動子１０（広義には物理量トランスデューサー）は、水晶などの圧電材料の薄板から形成される音叉型の圧電振動子であり、駆動用振動子１１、１２と、検出用振動子１６、１７を有する。駆動用振動子１１、１２には駆動端子２、４が設けられ、検出用振動子１６、１７には検出端子６、８が設けられている。

検出装置２０は、駆動回路３０、検出回路６０、制御部１４０、クロック信号生成回路１５０を含む。

駆動回路３０は、駆動信号（駆動電圧）を出力して振動子１０を駆動する。そして振動子１０からフィードバック信号を受け、これにより振動子１０を励振させる。検出回路６０は、駆動信号により駆動される振動子１０から検出信号（検出電流、電荷）を受け、検出信号から、振動子１０に印加された物理量に応じた所望信号（コリオリ力信号）を検出（抽出）する。

具体的には、駆動回路３０からの交流の駆動信号（駆動電圧）が駆動用振動子１１の駆動端子２に印加される。すると逆電圧効果によって駆動用振動子１１が振動を開始し、音叉振動により駆動用振動子１２も振動を開始する。この時、駆動用振動子１２の圧電効果によって発生する電流（電荷）が、駆動端子４からフィードバック信号として駆動回路３０にフィードバックされる。これにより振動子１０を含む発振ループが形成される。

駆動用振動子１１、１２が振動すると、検出用振動子１６、１７が図１２に示す方向で振動速度ｖで振動する。すると、検出用振動子１６、１７の圧電効果によって発生する電流（電荷）が、検出信号（第１、第２の検出信号）として検出端子６、８から出力される。すると、検出回路６０は、この振動子１０からの検出信号を受け、コリオリ力に応じた信号である所望信号（所望波）を検出する。即ち、検出軸１９を中心に振動子１０（ジャイロセンサー）が回転すると、振動速度ｖの振動方向と直交する方向にコリオリ力Ｆｃが発生する。例えば検出軸１９を中心に回転したときの角速度をωとし、振動子の質量をｍとし、振動子の振動速度をｖとすると、コリオリ力はＦｃ＝２ｍ・ｖ・ωと表される。従って検出回路６０が、コリオリ力に応じた信号である所望信号を検出することで、ジャイロセンサーの回転角速度ωを求めることができる。そして求められた角速度ωを用いることで、処理部５２０は、手振れ補正、姿勢制御、或いはＧＰＳ自律航法等のための種々の処理を行うことができる。

そして本実施形態では、クロック信号生成回路１５０は、ＣＲ発振回路１７０によりクロック信号を生成する。このＣＲ発振回路１７０は、図１で説明したように負の温度特性を有する電源電圧が供給されて、ＣＲ発振によりクロック信号を生成する。なお、ＣＲ発振回路１７０として図１等とは異なる回路構成を採用してもよい。例えば電圧生成回路１６０は、トランジスターの仕事関数差を利用せずに負の温度特性の電源電圧を生成してもよい。

制御部１４０は、クロック信号生成回路１５０からのクロック信号を受けて、各種の制御処理を行う。例えばクロック信号に基づいて駆動回路３０及び検出回路６０を制御する。クロック信号は、ＣＲ発振回路１７０の発振信号を分周した信号であってもよい。

クロック信号生成回路１５０は、パワーオンリセット解除によって動作イネーブル状態に設定されて、制御部１４０に対してクロック信号を供給する。そしてクロック信号の供給によって動作を開始した制御部１４０が、駆動回路３０、検出回路６０を起動する。そして、これらの回路の動作を開始させる。

検出回路６０はＡ／Ｄ変換回路１００を有する。このＡ／Ｄ変換回路１００は、クロック信号生成回路１５０からのクロック信号（例えば分周後のクロック信号）に基づきＡ／Ｄ変換を行う。例えばアナログの検出信号（所望信号）をデジタル信号（デジタルデータ）に変換する。

そして制御部１４０が有するＤＳＰ部（デジタル信号処理部）１１０は、Ａ／Ｄ変換回路１００からのデジタル信号を受け、デジタル信号に対してデジタル信号処理を行う。このＤＳＰ（Digital Signal Processing）部１１０は、クロック信号生成回路からのクロック信号に基づきデジタル信号処理を実行する。

なお図１２では、振動子１０が音叉型である場合の例を示しているが、本実施形態の振動子１０はこのような構造に限定されない。例えばＴ字型やダブルＴ字型等であってもよい。また振動子１０の圧電材料は水晶以外であってもよい。

５．検出装置
図１３に本実施形態の検出装置２０の詳細な構成例を示す。検出装置２０は、振動子１０（物理量トランスデューサー）からのフィードバック信号ＤＩを受けて、振動子１０を駆動する駆動回路３０と、振動子１０からの検出信号ＩＱ１、ＩＱ２を受けて、所望信号を検出する検出回路６０を含む。また検出装置２０（集積回路装置）は、制御部１４０、クロック信号生成回路１５０を含む。更に、電源電圧ＶＤＤが入力される電源端子ＴＶＤＤと、レギュレーター回路２２と、バッファー回路２４を含むことができる。

電源端子ＴＶＤＤには、例えば外部電源電圧ＶＤＤが入力される。この電源電圧ＶＤＤはレギュレーター回路２２やバッファー回路２４に供給される。電源端子ＴＶＤＤは例えば集積回路装置（ＩＣチップ）におけるパッドである。

レギュレーター回路２２は、電源端子ＴＶＤＤから供給される電源電圧ＶＤＤを降圧する電圧調整を行う。そして電圧調整により得られたレギュレート電源電圧ＶＤＤＬを、動作電源電圧として駆動回路３０及び検出回路６０に供給する。またレギュレーター回路２２は、レギュレート電源電圧ＶＤＤＬを制御部１４０、クロック信号生成回路１５０に供給する。例えば外部からの電源電圧ＶＤＤとして２．７Ｖ〜３．３Ｖの電圧が供給された場合に、レギュレーター回路２２は、この電源電圧ＶＤＤを降圧する電圧調整を行って、例えば１．８Ｖの一定電圧のレギュレート電源電圧ＶＤＤＬを駆動回路３０、検出回路６０、制御部１４０、クロック信号生成回路１５０に供給する。

そして図１に示すようにクロック信号生成回路１５０の電圧生成回路１６０は、このレギュレート電源電圧ＶＤＤＬに基づいて電源電圧ＶＤＯＳを生成する。例えばレギュレート電源電圧ＶＤＤＬを更に降圧した電源電圧ＶＤＯＳを生成する。

バッファー回路２４には、電源電圧ＶＤＤが供給される。この電源電圧ＶＤＤはバッファー回路２４の高電位側電源電圧として用いられる。そしてバッファー回路２４は、駆動回路３０からの駆動信号ＤＱを受けて、駆動信号ＤＱの振幅を増加させた高振幅の駆動信号（増幅駆動信号）ＤＱＢを振動子１０（物理量トランスデューサー）に出力する。例えば駆動信号ＤＱの振幅を第１の振幅とした場合に、第１の振幅よりも大きい第２の振幅の駆動信号ＤＱＢを振動子１０に出力する。この場合に駆動信号ＤＱ、ＤＱＢは矩形波の信号であってもよいし、正弦波の信号であってもよい。

駆動回路３０は、振動子１０からのフィードバック信号ＤＩが入力される増幅回路３２と、自動ゲイン制御を行うゲイン制御回路４０と、駆動信号ＤＱを振動子１０に出力する駆動信号出力回路５０を含む。また同期信号ＳＹＣを検出回路６０に出力する同期信号出力回路５２を含む。なお、駆動回路３０の構成は図１３に限定されず、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

増幅回路３２（Ｉ／Ｖ変換回路）は、振動子１０からのフィードバック信号ＤＩを増幅する。例えば振動子１０からの電流の信号ＤＩを電圧の信号ＤＶに変換して出力する。この増幅回路３２は、キャパシター、抵抗素子、演算増幅器などにより実現できる。

駆動信号出力回路５０は、増幅回路３２による増幅後の信号ＤＶに基づいて、駆動信号ＤＱを出力する。例えば駆動信号出力回路５０が、矩形波（又は正弦波）の駆動信号を出力する場合には、駆動信号出力回路５０はコンパレーター等により実現できる。

ゲイン制御回路４０（ＡＧＣ）は、駆動信号出力回路５０に制御電圧ＤＳを出力して、駆動信号ＤＱの振幅を制御する。具体的には、ゲイン制御回路４０は、信号ＤＶを監視して、発振ループのゲインを制御する。例えば駆動回路３０では、ジャイロセンサーの感度を一定に保つために、振動子１０（駆動用振動子）に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのゲイン制御回路４０が設けられる。ゲイン制御回路４０は、振動子１０からのフィードバック信号ＤＩの振幅（振動子の振動速度ｖ）が一定になるように、ゲインを可変に自動調整する。

同期信号出力回路５２は、増幅回路３２による増幅後の信号ＤＶを受け、同期信号ＳＹＣ（参照信号）を検出回路６０に出力する。この同期信号出力回路５２は、正弦波（交流）の信号ＤＶの２値化処理を行って矩形波の同期信号ＳＹＣを生成するコンパレーターや、同期信号ＳＹＣの位相調整を行う位相調整回路（移相器）などにより実現できる。

検出回路６０は、増幅回路６１、同期検波回路８１、Ａ／Ｄ変換回路１００を含む。増幅回路６１は、振動子１０からの第１、第２の検出信号ＩＱ１、ＩＱ２を受けて、信号増幅や電荷−電圧変換を行う。同期検波回路８１は、駆動回路３０からの同期信号ＳＹＣに基づいて同期検波を行う。Ａ／Ｄ変換回路１００は、同期検波後の信号のＡ／Ｄ変換を行う。

制御部１４０は、検出装置２０の制御処理を行う。この制御部１４０は、ロジック回路（ゲートアレイ等）やプロセッサー等により実現できる。検出装置２０での各種のスイッチ制御やモード設定等はこの制御部１４０により行われる。

６．検出装置の動作
次に図１４を用いて起動時の検出装置２０の動作について説明する。

電源の投入後、電源電圧ＶＤＤが上昇すると、パワーオンリセット信号ＸＰＯＲがＬレベルからＨレベルに変化して、パワーオンリセット解除により電圧生成回路１６０、ＣＲ発振回路１７０が動作イネーブル状態になる。例えば図１のイネーブル信号ＥＮがＨレベルになって、ＣＲ発振回路１７０が発振動作が起動される。そしてＣＲ発振回路１７０によるＣＲ発振が発振状態になると、クロック信号生成回路１５０により生成されたクロック信号ＣＬＫが制御部１４０に供給され、制御部１４０の制御動作が開始する。

具体的には、まず、制御部１４０の制御により基準系回路が動作イネーブル状態に設定されて起動する。基準系回路は、例えば基準電流や基準電圧の生成回路等である。

基準系回路の起動後に、制御部１４０の制御により駆動回路３０が動作イネーブル状態に設定されて起動する。すると、駆動回路３０からの駆動信号ＤＱにより振動子１０が駆動され、振動子１０の発振ループが形成されて、振動子１０が発振状態になる。

次に、制御部１４０の制御により検出回路６０が動作イネーブル状態に設定されて起動する。そして検出回路６０により、所望信号の検出処理が行われて、角速度データが検出装置２０から出力されるようになる。

図１５は本実施形態の検出装置２０の動作モードの説明図である。検出装置２０の動作モードとしては、通常動作モード、スタンバイモード、スリープモードがある。

通常動作モードでは、レギュレーター回路２２、電圧生成回路１６０、ＣＲ発振回路１７０、駆動回路３０、検出回路６０、ＤＳＰ部１１０の全てが動作する。

スタンバイモードでは、レギュレーター回路２２、電圧生成回路１６０、ＣＲ発振回路１７０、駆動回路３０は動作するが、検出回路６０、ＤＳＰ部１１０は動作を停止する。このスタンバイモードは、発振の起動に時間を要する水晶の振動子１０を駆動させたままにするモードであり、スタンバイモードから通常動作モードに戻すことで、角速度の検出処理が再開する。即ち、スタンバイモードでは、検出回路６０の検出動作やＤＳＰ部１１０の信号処理は停止しているが、駆動回路３０による振動子１０の駆動は継続している。従って、角速度の検出処理はできないが、駆動回路３０による振動子１０の発振状態は維持されている。従って、スタンバイモードから通常動作モードに切り替えた場合に、振動子１０の発振の起動を再度やり直す必要がなく、角速度の検出処理を直ぐに再開できる。またスタンバイモードにおいて検出回路６０やＤＳＰ部１１０の動作を停止することで、低消費電力化を図れる。

スリープモードでは、レギュレーター回路２２は動作するが、それ以外の回路は動作を停止する。そして制御部１４０は外部からのコマンドの待ち受け状態になる。例えば、制御部１４０のうち、コマンドを受け付けるインターフェース部だけが動作を継続して、外部からのコマンドについては受け付け可能な状態になる。このスリープモードでは、レギュレーター回路２２以外の回路が動作を停止することで、スタンバイモードよりも更に低消費電力化を図れる。

例えば、従来のジャイロセンサーでは、振動子１０の発振周波数（駆動周波数）と同じ周波数のクロック信号を用いて、制御部１４０を動作させていた。具体的には、同期検波のための同期信号ＳＹＣをクロック信号として用いて制御部１４０を動作させていた。

しかしながら、振動子１０の発振周波数は例えば１００ＫＨｚというように、あまり高速ではない。このため、制御部１４０の高速動作を実現できなかった。また振動子１０の発振が安定するまでは、安定したクロック信号を得ることができないため、所望信号の検出開始までの起動時間が遅れてしまい、適正な角速度データが出力されるまでに長い時間を要してしまうという問題があった。

この点、本実施形態では、ＣＲ発振回路１７０によるＣＲ発振により、制御部１４０のクロック信号を生成している。具合的には、ＣＲ発振回路１７０が、負の温度特性の電源電圧が供給されて動作し、ＣＲ発振により得られたクロック信号が制御部１４０に供給される。そしてＣＲ発振は、振動子１０の発振にくらべて、発振定常状態になるまでの時間が短い。従って、図１４に示すように、制御部１４０による駆動回路３０、検出回路６０等の各回路の起動を高速化できる。またＣＲ発振によれば、例えば４ＭＨｚ等の高速なクロック信号を容易に生成できる。従って、制御部１４０、ＤＳＰ部１１０、Ａ／Ｄ変換回路１００等の処理の高速化も図れる。

特にＡ／Ｄ変換回路１００とＤＳＰ部１１０を検出装置２０に内蔵させたデジタルジャイロでは、デジタルフィルタ処理などの負荷の重い処理を実行する必要がある。この点、本実施形態によれば、振動子１０に比べて発振周波数を高くできるＣＲ発振回路１７０により高速のクロック信号を生成できるため、デジタル信号処理等の負荷の重い処理も高速に実行できるという利点がある。

一方、温度変動に伴うクロック信号の周波数変動が大きいと、検出装置２０の検出性能等が低下するおそれがある。例えばＡ／Ｄ変換回路１００のサンプリング周波数や、デジタル信号処理のクロック周波数等が、温度変動に伴い変動すると、ジャイロセンサーの性能が低下するおそれがある。水晶の振動子１０の発振を利用してクロック信号を生成する従来の手法によれば、温度変動に伴うクロック信号の周波数変動を低く抑えることができるが、ＣＲ発振の場合には周波数変動が大きくなってしまうという問題がある。

この点、本実施形態では、電源電圧が固定の場合に発振周波数が正の温度特性となるＣＲ発振回路１７０に対して、負の温度特性を有する電源電圧を供給して、クロック信号を生成している。このようにすれば、ＣＲ発振回路１７０の発振周波数の正の温度特性が、電源電圧の負の温度特性により打ち消されることで、温度変動に伴うクロック信号の周波数変動を最小限に抑えることができる。従って、ＣＲ発振により各回路の処理や起動の高速化を図りながら、検出装置２０の検出性能の低下等も最小限に抑えることが可能になる。

７．駆動回路の詳細
図１６は、駆動回路３０の詳細な構成例である。図１６において、増幅回路３２は、ローパスフィルター特性をもつ積分型の電流−電圧変換回路（Ｉ／Ｖ変換回路）であり、演算増幅器ＯＰＥ、キャパシターＣＥ、抵抗素子ＲＥを有する。演算増幅器ＯＰＥの非反転入力端子（第１の入力端子）は所定電位（例えばＡＧＮＤ）に設定され、反転入力端子（第２の入力端子）には振動子１０からの信号ＤＩが入力される。

ハイパスフィルター（ＨＰＦ）３４は、増幅回路３２と駆動信号出力回路５０との間に設けられ、ハイパスフィルター処理後の信号ＤＶを駆動信号出力回路５０に出力する。ハイパスフィルター３４は、キャパシターＣＨと抵抗素子ＲＨとを有する。

ゲイン制御回路４０（ＡＧＣ）は、発振定常状態において、ループゲインが１になるようにゲインを自動調整する回路であり、全波整流器４２、積分器４４を有する。

全波整流器４２は、増幅回路３２の出力信号ＤＶを全波整流し、全波整流後の信号ＤＲを積分器４４に出力する。全波整流器４２は、演算増幅器ＯＰＦ、抵抗素子ＲＦ１、ＲＦ２、コンパレーターＣＰ３、スイッチ素子ＳＦ１、ＳＦ２、インバーター回路ＩＮＶを有する。

スイッチ素子ＳＦ１は、演算増幅器ＯＰＦの出力ノードと積分器４４の入力ノードＮＧ１との間に設けられ、スイッチ素子ＳＦ２は、信号ＤＶのノードと積分器４４の入力ノードＮＧ１との間に設けられる。そしてスイッチ素子ＳＦ１、ＳＦ２は、信号ＤＶの電圧と所定電位の電圧とを比較するコンパレーターＣＰ３の出力信号に基づいて、排他的にオン・オフ制御される。これにより信号ＤＲは、信号ＤＶを全波整流した信号になる。

積分器４４は、駆動信号ＤＱの振幅の制御電圧ＤＳを駆動信号出力回路５０に出力する。具体的には積分器４４は、全波整流器４２により全波整流された信号ＤＲの積分処理を行って、積分処理により得られた制御電圧ＤＳを駆動信号出力回路５０に出力する。

積分器４４は、演算増幅器ＯＰＧ、抵抗素子ＲＧ、キャパシターＣＧを有する。演算増幅器ＯＰＧの非反転入力端子は所定電圧ＶＲ３に設定される。

駆動信号出力回路５０を構成するコンパレーターＣＰ１は、非反転入力端子が所定電位（例えばＡＧＮＤ）に設定され、反転入力端子に増幅回路３２での増幅後の信号ＤＶ（フィルター処理後の信号）が入力される。そしてコンパレーターＣＰ１は、信号ＤＶを２値化した矩形波の駆動信号ＤＱを出力する。このコンパレーターＣＰ１は、差動部と、差動部に接続された出力部を有する。そして、ゲイン制御回路４０（積分器）からの制御電圧ＤＳは、コンパレーターＣＰ１の出力部の電源電圧（高電位側電源電圧）として供給される。これにより、コンパレーターＣＰ１が出力する駆動信号ＤＱの振幅は、ゲイン制御回路４０の制御電圧ＤＳに応じて変化するようになり、発振定常状態においてループゲインを１にするゲイン制御が実現される。

なお駆動回路３０の構成は図１６の構成に限定されず、種々の変形実施が可能である。例えば図１６では、駆動信号出力回路５０が、矩形波の駆動信号ＤＱを出力するコンパレーターＣＰ１により構成されているが、駆動信号出力回路５０を、正弦波の駆動信号ＤＱを出力するゲインアンプ等により構成してもよい。この場合には、ゲイン制御回路４０からの制御電圧ＤＳに基づいて、ゲインアンプのゲインを制御することで、駆動信号ＤＱの振幅を制御すればよい。

図１６に示すように本実施形態では、増幅回路３２と駆動信号出力回路５０との間にハイパスフィルター３４が設けられる。そして振動子１０の発振の起動期間において、クロック信号生成回路１５０からのクロック信号（クロック信号そのもの或いは分周後のクロック信号）が、ハイパスフィルター３４を構成する抵抗素子ＲＨを介して駆動信号出力回路５０に入力される。

具体的には図１６では、種回路３５が設けられている。この種回路３５は、スイッチ素子ＳＩ１、ＳＩ２を有する。スイッチ素子ＳＩ１、ＳＩ２は、検出信号ＳＷＣによりオン・オフ制御される。この検出信号ＳＷＣは、発振状態を検出する発振検出器４６により生成される。発振検出器４６は、全波整流後の信号ＤＲをローパスフィルターにより平滑化した電圧である発振検出用電圧をモニターすることで、発振状態を検出し、検出信号ＳＷＣを出力する。

例えばハイパスフィルター３４は、増幅回路３２のＤＣオフセット電圧等の悪影響を抑制するために設けられているが、このハイパスフィルター３４を設けた場合には、発振の種を生成するための種回路３５が必要になる。

そして電源投入後の初期状態では、発振検出器４６からの検出信号ＳＷＣがＨレベルになっているため、種回路３５のスイッチ素子ＳＩ１がオンになり、スイッチ素子ＳＩ２がオフになる。従って、クロック信号生成回路１５０からのクロック信号がスイッチ素子ＳＩ１、抵抗素子ＲＨを介して、コンパレーターＣＰ１の非反転入力端子に入力される。これにより発振の種を形成して、発振を成長させることが可能になる。

一方、発振起動過程において振動子１０の発振が成長すると、全波整流後の信号ＤＲを平滑化した電圧である上述の発振検出用電圧が上昇する。そして発振検出器４６は、発振検出用電圧が基準電圧ＶＲＬを越えた場合に、発振起動期間が完了したと判断して、検出信号ＳＷＣをＨレベルからＬレベルに変化させる。検出信号ＳＷＣがＬレベルになると、種回路３５のスイッチ素子ＳＩ１がオフになり、スイッチ素子ＳＩ２がオンになる。これにより、クロック信号生成回路１５０からのクロック信号はコンパレーター５０の非反転入力端子に入力されないようになる。

即ち、図１６では、増幅回路３２のＤＣオフセット電圧が駆動信号出力回路５０に伝達されて、駆動信号ＤＱの生成に悪影響を与えるのを抑制するためにハイパスフィルター３４を設けている。ハイパスフィルター３４を設けることで、増幅回路３２からの信号ＤＶのＤＣ成分をカットできる。

しかしながら、このようなハイパスフィルター３４を設けると、このハイパスフィルター３４によるフィルター作用が要因となって、発振起動過程において発振の種の生成や成長が妨げられ、振動子１０の発振を起動できなかったり、発振の起動が遅れるなどの問題が生じるおそれがある。

そこで図１６では、種回路３５を設けている。そして、スイッチ素子ＳＩ１がオンになる振動子１０の発振の起動期間において、クロック信号生成回路１５０からのクロック信号を、ハイパスフィルター３４の抵抗素子ＲＨを介して駆動信号出力回路５０に入力している。

このようにすれば、クロック信号生成回路１５０からのクロック信号が発振の種になって、発振が成長するようになり、振動子１０の適正な発振起動や発振起動期間の短縮化等を実現できる。

特にクロック信号生成回路１５０はＣＲ発振回路１７０によりクロック信号を生成しているため、電源投入後、短時間でクロック信号を出力できる。従って、種の生成・成長も早期に行われることになり、発振起動期間を更に短縮化することが可能になる。

８．バッファー回路を用いた高振幅駆動
本実施形態では、図１３に示すように、外部電源電圧ＶＤＤを降圧する電圧調整を、レギュレーター回路２２により行い、電圧調整されたレギュレート電源電圧ＶＤＤＬを駆動回路３０や検出回路６０やクロック信号生成回路１５０に供給している。そして駆動回路３０や検出回路６０は、このレギュレート電源電圧ＶＤＤＬを動作電源電圧として動作する。またクロック信号生成回路１５０の電圧生成回路１６０は、このレギュレート電源電圧ＶＤＤＬに基づいて、ＣＲ発振回路１７０の電源電圧ＶＤＯＳを生成する。

このように、一定電圧になるように調整されたレギュレート電源電圧ＶＤＤＬを生成し、このレギュレート電源電圧ＶＤＤＬを用いて駆動回路３０、検出回路６０等を動作させれば、検出性能の向上等を実現できる。

また電圧生成回路１６０が、レギュレート電源電圧ＶＤＤＬに基づいて電源電圧ＶＤＯＳを生成すれば、電源電圧変動によるクロック信号の周波数変動を抑制できる。即ち、温度変動に対してのみならず電源電圧変動を要因とするクロック信号の周波数変動も抑制できるようになる。

例えば、従来のように外部からの電源電圧ＶＤＤにより駆動回路３０、検出回路６０等を動作させる構成では、電源電圧ＶＤＤに電圧変動があった場合に、この電圧変動が原因で、例えばジャイロの０点変動等が生じるおそれがある。

この点、本実施形態では、電源電圧ＶＤＤを動作電源電圧として、駆動回路３０、検出回路６０等を動作させるのではなく、レギュレーター回路２２により生成されたレギュレート電源電圧ＶＤＤＬを動作電源電圧として、駆動回路３０、検出回路６０等を動作させている。このようにすれば、電源電圧ＶＤＤに電圧変動があった場合にも、この電圧変動がレギュレーター回路２２により吸収されるため、駆動回路３０、検出回路６０、クロック信号生成回路１５０にＶＤＤの電圧変動が伝達されるのを抑制できる。

即ち、本実施形態のレギュレーター回路２２を用いれば、例えば電源電圧ＶＤＤが２．７Ｖ〜３．３Ｖの範囲内において変動した場合にも、レギュレート電源電圧ＶＤＤＬの電圧変動を例えば１ｍＶ以下（例えば０．３ｍＶ以下）に抑えることができる。また温度変化があった場合にも、レギュレート電源電圧ＶＤＤＬの変動を例えば±数十ｍＶ以下（例えば±３０ｍＶ以下）に抑えることができる。従って、電源電圧ＶＤＤの変動がある場合にも、レギュレート電源電圧ＶＤＤＬの変動については最小限に抑えることができるため、電源電圧ＶＤＤの変動が原因で０点（ジャイロの静止状態時の出力）が変動して、検出性能が悪化してしまう事態を抑制できる。

例えば図１７（Ａ）は、本実施形態のようにレギュレーター回路２２を用いた場合における、電源電圧ＶＤＤと０点変動量の関係（サンプル数４個）を示す図である。図１７（Ａ）に示すように本実施形態では、例えば電源電圧ＶＤＤが２．７Ｖ〜３．３Ｖの範囲内に変動した場合にも、０点変動量（dps：Degree per second）を最小限（例えば０．０１ｄｐｓ以下）に抑えること可能になる。

また本実施形態によれば、検出装置の回路の大部分を占める駆動回路３０、検出回路６０等を、低いレギュレート電源電圧ＶＤＤＬにより動作させることができる。従って、回路の大部分が低電源電圧で動作することになるため、消費電力についても効果的に削減できるという利点がある。

しかしながら、このように駆動回路３０等を、低電圧のレギュレート電源電圧ＶＤＤＬで動作させてしまうと、今度は、発振の起動時間が長くなってしまうという問題が生じる。例えば図１７（Ｂ）は、電源電圧と起動時間の関係を示す図である。図１７（Ｂ）に示すように電源電圧が低くなるほど、起動時間が長くなる。例えば図１７（Ｂ）に示すように、振動子１０の駆動電流が大きいほど、起動時間が長くなる。そして、駆動電流が大きい場合には、電源電圧が例えば２．７Ｖ程度以下の場合に、起動時間が指数関数的に長くなってしまい、許容範囲を超えてしまうおそれがある。即ち、駆動回路３０等の電源電圧として、レギュレート電源電圧ＶＤＤＬ（例えば１．８Ｖ）を使用すると、起動時間が非常に長くなってしまい、使用に耐え得ないレベルになるおそれがある。

そこで本実施形態では図１３に示すように、レギュレーター回路２２により生成されたレギュレート電源電圧ＶＤＤＬを駆動回路３０、検出回路６０等に供給して検出性能の向上や低消費電力化を図る一方で、駆動信号ＤＱをバッファリングするバッファー回路２４に対しては、レギュレート電源電圧ＶＤＤＬではなく電源電圧ＶＤＤを供給する。即ち、これまでは電源電圧ＶＤＤを検出装置の全ての回路に供給していたのに対して、本実施形態では、検出装置の回路（集積回路装置）を、レギュレート電源電圧ＶＤＤＬを供給する第１の回路部分と、電源電圧ＶＤＤを供給する第２の回路部分とに分ける。そして、検出性能の向上や低消費電力化が要求される駆動回路３０、検出回路６０、制御部１４０、クロック信号生成回路１５０は、レギュレート電源電圧ＶＤＤＬが供給される第１の回路部分とする一方で、バッファー回路２４については、電源電圧ＶＤＤが直接に供給される第２の回路部分とする。

そしてバッファー回路２４は、供給された電源電圧ＶＤＤを用いて、駆動回路３０からの駆動信号ＤＱの振幅を増加させる変換を行って、高振幅の駆動信号（増幅駆動信号）ＤＱＢを振動子１０に出力する。即ち、駆動信号ＤＱのピーク・ツー・ピーク電圧よりも高いピーク・ツー・ピーク電圧を有する駆動信号ＤＱＢを生成し、この駆動信号ＤＱＢにより振動子１０を駆動する。

このようにすれば図１７（Ｂ）から明らかなように、レギュレート電源電圧ＶＤＤＬを用いた駆動信号ＤＱにより振動子１０を駆動する場合に比べて、起動時間を短縮できる。即ち本実施形態では、検出性能の向上や低消費電力化と、起動時間の短縮化とを両立して実現することに成功している。

次にバッファー回路２４の具体的な構成例について説明する。図１８にバッファー回路２４の第１の構成例を示す。

図１８では、バッファー回路２４は、演算増幅器ＯＰＭ、第１、第２に抵抗素子ＲＭ１、ＲＭ２を有する。演算増幅器ＯＰＭは、非反転入力端子に駆動回路３０からの駆動信号ＤＱが入力される。演算増幅器ＯＰＭは電源端子ＴＶＤＤからの電源電圧ＶＤＤを動作電源電圧として動作する。第１、第２の抵抗素子ＲＭ１、ＲＭ２は、高振幅の駆動信号ＤＱＢの出力ノードＮＭ１と低電位側電源（ＧＮＤ）のノードとの間に直列に設けられる。そして第１、第２の抵抗素子ＲＭ１、ＲＭ２の接続ノードＮＭ２は、演算増幅器ＯＰＭの反転入力端子に接続される。なおレギュレーター回路２２も図１８のバッファー回路２４と同様の構成により実現できる。

図１８において抵抗素子ＲＭ１、ＲＭ２の抵抗をＲ１、Ｒ２とし、駆動信号ＤＱ、ＤＱＢの振幅をＡＰ、ＡＰＢとする。すると、ＡＰＢ＝｛（Ｒ１＋Ｒ２）／Ｒ２｝×ＡＰという関係式が成り立つ。例えばＲ１＝２００ＫΩ、Ｒ２＝４００ＫΩである場合には、ＡＰＢ＝｛（２００ＫΩ＋４００ＫΩ）／４００ＫΩ｝×ＡＰ＝１．５×ＡＰとなり、駆動信号ＤＱＢは駆動信号ＤＱの振幅（ピーク・ツー・ピーク電圧）を１．５倍にした信号になる。従って、振動子１０の高振幅駆動が可能になり、発振の起動時間の短縮化等を実現できる。

また本実施形態では、駆動回路３０及び検出回路６０等は、低耐圧トランジスター（第１の耐圧のトランジスター）により構成され、バッファー回路２４は、高耐圧トランジスター（第１の耐圧よりも高耐圧の第２の耐圧のトランジスター）により構成される。例えば、低耐圧トランジスターは、１．８Ｖよりも耐圧が高く、高耐圧トランジスターよりも耐圧が低いトランジスターであり、高耐圧トランジスターは３．３Ｖよりも耐圧が高いトランジスターである。高耐圧トランジスターは、例えば低耐圧トランジスターよりもゲート酸化膜の膜厚を厚くしたり、ゲート長を長くすることなどで実現できる。検出装置の大部分を占める駆動回路３０、検出回路６０や制御部１４０を低耐圧トランジスターにより構成することで、検出装置の低消費電力化や回路レイアウトの小面積化等を図れるようになる。バッファー回路２４を高耐圧トランジスターにより構成することで、高振幅駆動によりトランジスターの故障・破壊等の不具合が発生するのを効果的に防止できる。

図１９（Ａ）、図１９（Ｂ）にバッファー回路２４の第２の構成例を示す。この第２の構成例のバッファー回路２４を有する検出装置は、図１９（Ａ）の第１のモードでは、バッファー回路２４からの高振幅の駆動信号ＤＱＢを振動子１０（物理量トランスデューサー）に出力する。一方、図１９（Ｂ）の第２のモードでは、駆動回路３０からの駆動信号ＤＱを振動子１０に出力する。

具体的には第２の構成例では、バッファー回路２４の出力ノードＮＭ１と入力ノードとの間にスイッチ素子ＳＷＭが設けられている。そして図１９（Ａ）に示すように第１のモードではスイッチ素子ＳＷＭがオフになる。これにより、バッファー回路２４からの高振幅の駆動信号ＤＱＢが振動子１０に出力されるようになる。なおこの場合に、例えばイネーブル信号ＥＮＢにより演算増幅器ＯＰＭが動作イネーブル状態に設定される。

一方、第２のモードではスイッチ素子ＳＷＭがオンになる。これにより、駆動回路３０からの低振幅の駆動信号ＤＱがスイッチ素子ＳＷＭを介して振動子１０に出力されるようになる。なおこの場合に、例えばイネーブル信号ＥＮＢにより演算増幅器ＯＰＭが動作ディスエーブル状態に設定される。例えば演算増幅器ＯＰＭの出力がハイインピーダンス状態に設定される。

また第２の構成例では抵抗素子ＲＭ１、ＲＭ２に対応してスイッチ素子ＳＷＭ１、ＳＷＭ２が設けられている。そして図１９（Ａ）の第１のモードではスイッチ素子ＳＷＭ１、ＳＷＭ２がオンになる一方で、図１９（Ｂ）の第２のモードではスイッチ素子ＳＷＭ１、ＳＷＭ２がオフになる。これにより、第２のモードにおいて、バッファー回路２４の出力ノードＮＭ１からＶＳＳ（ＧＮＤ）に対して不要な電流が流れたり、演算増幅器ＯＰＭの反転入力端子に不要な電圧が印加されるのを防止できる。

例えば図１９（Ａ）に示すように、振動子１０の発振の起動期間では、検出装置が第１のモードに設定される。これにより、バッファー回路２４からの高振幅の駆動信号ＤＱＢが振動子１０に出力される。一方、図１９（Ｂ）に示すように、起動期間の完了後に、検出装置が第２のモードに設定される。例えば発振定常状態では第２のモードに設定される。これにより、駆動回路３０からの低振幅の駆動信号ＤＱが振動子１０に出力される。

例えば起動期間では、振動子１０の発振の起動時間の短縮化のために、高振幅駆動を行うことが望ましい。従って起動期間では図１９（Ａ）に示すようにスイッチ素子ＳＷＭをオフにして、バッファー回路２４からの高振幅の駆動信号ＤＱＢで振動子１０を駆動し、起動時間の短縮化を図る。

一方、起動期間が完了し、振動子１０が定常発振状態となった場合には、起動時間の短縮化という要請はなくなるため、図１９（Ｂ）に示すようにスイッチ素子ＳＷＭをオン（ＳＷＭ１、ＳＷＭ２をオフ）にして、駆動回路３０からの低振幅の駆動信号ＤＱにより振動子１０を駆動する。このように低振幅の駆動信号ＤＱで駆動することで、低消費電力化やノイズ低減等を期待できるようになる。但し、アプリケーションによっては、起動期間が完了して振動子１０が定常発振状態になった後も、例えば２．７Ｖ〜３．３Ｖの電源電圧ＶＤＤを用いた駆動信号ＤＱＢによる駆動が望ましい場合もある。従って、このような場合には起動期間が完了した後も、検出装置を第１のモードに設定する。

なお、第１、第２のモードの設定は例えば制御部１４０の制御処理により実現できる。例えば制御部１４０がスイッチ素子ＳＷＭ、ＳＷＭ１、ＳＷＭ２のオン・オフを制御することで実現できる。また検出装置に設けられたレジスター部のレジスター設定によって、図１９（Ａ）、図１９（Ｂ）の第１、第２のモードを設定することができる。例えば外部インターフェースを介してレジスター部にアクセスして、第１、第２のモードの設定を行うようにすることができる。

９．多軸ジャイロセンサー
図２０に本実施形態の検出装置の変形例を示す。図２０は、複数の軸回りでの回転角速度の検出を行う多軸ジャイロセンサーの検出装置の構成例である。この構成例の検出装置は、複数の振動子１０-1、１０-2、１０-3の駆動及び検出を行う。ここで、例えば、振動子１０-1は、第１の軸（例えばＸ軸）の回りでの回転角速度を検出するための振動子であり、振動子１０-2は、第２の軸（例えばＹ軸）の回りでの回転角速度を検出するための振動子である。また振動子１０-3は第３の軸（例えばＺ軸）の回りでの回転角速度を検出するための振動子である。

多軸ジャイロセンサーでは、いわゆる軸間干渉が問題になる。例えば本実施形態の比較例の手法として、検出装置の全ての回路を電源電圧ＶＤＤを動作電源電圧として動作させる手法が考えられる。しかしながら、この比較例の手法では、例えば第１の軸用の駆動回路、検出回路が動作することで生じる電源電圧ＶＤＤの微少な変動等が、第２の軸用、第３の軸用の駆動回路、検出回路に悪影響を及ぼす軸間干渉が生じ、検出性能の低下等の問題を招くおそれがある。例えば後述するように本実施形態では、軸間干渉の影響を低減するために振動子１０-1、１０-2、１０-3の駆動周波数を異ならせている。このように駆動周波数が異なると、例えば第１の軸用の駆動回路、検出回路が動作することで生じる電源電圧ＶＤＤの変動が、第２の軸用、第３の軸用の駆動回路、検出回路に及ぼす悪影響が大きくなる。このような問題を解決するために本実施形態では図２０に示す構成を採用している。

具体的には図２０では、振動子１０-1用のレギュレーター回路２２-1、バッファー回路２４-1、駆動回路３０-1、検出回路６０-1と、振動子１０-2用のレギュレーター回路２２-2、バッファー回路２４-2、駆動回路３０-2、検出回路６０-2とが設けられる。また振動子１０-3用のレギュレーター回路２２-3、バッファー回路２４-3、駆動回路３０-3、検出回路６０-3が設けられる。なお、図２０は、振動子が３つの場合の例であるが、振動子が２つの場合には、振動子１０-3用のレギュレーター回路２２-3、バッファー回路２４-3、駆動回路３０-3、検出回路６０-3の構成は不要となる。

振動子１０-1用のレギュレーター回路２２-1、バッファー回路２４-1、駆動回路３０-1、検出回路６０-1の構成及び動作は、図１３のレギュレーター回路２２、バッファー回路２４、駆動回路３０、検出回路６０と同様であるため、詳細な説明を省略する。

振動子１０-2用の駆動回路３０-2（第２の駆動回路）は、振動子１０-2（第２の物理量トランスデューサー）からのフィードバック信号ＤＩ２（第２のフィードバック信号）を受けて、振動子１０-2を駆動する。検出回路６０-2（第２の検出回路）は、振動子１０-2からの検出信号ＩＱ２１、ＩＱ２２を受けて、所望信号を検出する。

レギュレーター回路２２-2（第２のレギュレーター回路）は、電源端子ＴＶＤＤからの電源電圧ＶＤＤを降圧する電圧調整を行い、電圧調整により得られたレギュレート電源電圧ＶＤＤＬ２（第２のレギュレート電源電圧）を駆動回路３０-2及び検出回路６０-2に出力する。

そしてバッファー回路２４-2（第２のバッファー回路）は、電源電圧ＶＤＤが供給され、駆動回路３０-2からの駆動信号ＤＱ２（第２の駆動信号）を受けて、駆動信号ＤＱ２の振幅を増加させた高振幅の駆動信号ＤＱ２Ｂ（第２の増幅駆動信号）を振動子１０-2に出力する。

振動子１０-3用の駆動回路３０-3（第３の駆動回路）は、振動子１０-3（第３の物理量トランスデューサー）からのフィードバック信号ＤＩ３（第３のフィードバック信号）を受けて、振動子１０-3を駆動する。検出回路６０-3（第３の検出回路）は、振動子１０-3からの検出信号ＩＱ３１、ＩＱ３２を受けて、所望信号を検出する。

レギュレーター回路２２-3（第３のレギュレーター回路）は、電源端子ＴＶＤＤからの電源電圧ＶＤＤを降圧する電圧調整を行い、電圧調整により得られたレギュレート電源電圧ＶＤＤＬ３（第３のレギュレート電源電圧）を駆動回路３０-3及び検出回路６０-3に出力する。

そしてバッファー回路２４-3（第３のバッファー回路）は、電源電圧ＶＤＤが供給され、駆動回路３０-3からの駆動信号ＤＱ３（第３の駆動信号）を受けて、駆動信号ＤＱ３の振幅を増加させた高振幅の駆動信号ＤＱ３Ｂ（第３の増幅駆動信号）を振動子１０-3に出力する。

以上の図２０の構成によれば、電源電圧ＶＤＤをレギュレーター回路２２-1、２２-2、２２-3において降圧する電圧調整が行われる。そして得られたレギュレート電源電圧ＶＤＤＬ１、ＶＤＤＬ２、ＶＤＤＬ３が、各々、駆動回路３０-1及び検出回路６０-1、駆動回路３０-2及び検出回路６０-2、駆動回路３０-3及び検出回路６０-3に、動作電源電圧として供給される。従って、軸間干渉を最小限に抑えることができる。例えば第１の軸用の駆動回路３０-1、検出回路６０-1が動作したことによる電源電圧変動が、他の第２の軸用、第３の軸用の駆動回路３０-2、３０-3、検出回路６０-2、６０-3に伝達されてしまうのを、レギュレーター回路２２-1、２２-2、２２-3により、最小限に抑制できる。従って、多軸ジャイロセンサーの軸間干渉を低減して検出性能の向上を図れるようになる。

そして図２０では、バッファー回路２４-1、２４-2、２４-3については、レギュレート電源電圧ではなく端子ＴＶＤＤにより外部から入力される電源電圧ＶＤＤで動作させて、高振幅の駆動信号ＤＱ１Ｂ、ＤＱ２Ｂ、ＤＱＢ３を生成している。従って、高振幅の駆動による起動時間の短縮と、軸間干渉の低減による検出性能の向上とを両立して実現できる。

また図２０では、図１９（Ａ）で説明した第１のモードにおいて、検出装置は、バッファー回路２４-1からの高振幅の駆動信号ＤＱ１Ｂを、振動子１０-1に出力する。同様に検出装置は、第１のモードでは、バッファー回路２４-2、２４-3からの高振幅の駆動信号ＤＱ２Ｂ、ＤＱ３Ｂを、振動子１０-2、１０-3に出力する。

一方、図１９（Ｂ）で説明した第２のモードでは、検出装置は、駆動回路３０-1からの低振幅の駆動信号ＤＱ１を振動子１０-1に出力する。同様に検出装置は、第２のモードでは、駆動回路３０-2、３０-3からの低振幅の駆動信号ＤＱ２、ＤＱ３を振動子１０-2、１０-3に出力する。

例えば発振の起動期間においては、所望信号の検出は行われないため、前述の軸間干渉は大きな問題とならない。従って、起動期間においては検出装置を第１のモードに設定して、高振幅の駆動信号ＤＱ１Ｂ〜ＤＱ３Ｂで振動子１０-1〜１０-3を駆動するようにする。一方、発振の起動期間が完了した後は、軸間干渉等による検出性能の低下を抑制するために、低振幅の駆動信号ＤＱ１〜ＤＱ３で振動子１０-1、１０-2、１０-3を駆動するようにする。こうすることで、多軸ジャイロセンサー等において発振の起動時間の短縮と検出性能の向上とを両立して実現できるようになる。

また図２０では、Ａ／Ｄ変換回路１００-1（第１のＡ／Ｄ変換回路）、Ａ／Ｄ変換回路１００-2（第２のＡ／Ｄ変換回路）は、クロック信号生成回路１５０からのクロック信号（分周後のクロック信号）に基づきＡ／Ｄ変換を行う。Ａ／Ｄ変換回路１００-3（第３のＡ／Ｄ変換回路）も、クロック信号生成回路１５０からのクロック信号に基づきＡ／Ｄ変換を行う。Ａ／Ｄ変換回路１００-1、１００-2、１００-3は、クロック信号を例えばサンプリングクロック信号や動作クロック信号として、Ａ／Ｄ変換を行う。

またＤＳＰ部１１０は、Ａ／Ｄ変換回路１００-1、１００-2、１００-3からのデジタル信号を受け、当該デジタル信号に対してデジタル信号処理を行う。そしてＤＳＰ部１１０は、クロック信号生成回路１５０からのクロック信号に基づいてデジタル信号処理を行う。こうすることで、デジタルフィルター処理などのデジタル信号処理を高速に実行できる。

例えば従来のジャイロセンサーでは、振動子の発振に基づき生成されたクロック信号を用いて、Ａ／Ｄ変換回路やＤＳＰ部を動作させる手法を採用していた。

しかしながら、図２０の多軸ジャイロセンサーでは、前述した軸間干渉を抑制するために、振動子１０-1、１０-2、１０-3の駆動周波数（振動周波数、発振周波数）は異なっている。

即ち、軸間干渉は、振動子１０-1、１０-2、１０-3の互いの駆動周波数が近いほど、その影響が現れる。例えば振動子１０-1と振動子１０-2の駆動周波数の差が、振動子１０-1又は振動子１０-2の検出離調周波数と近い場合に、軸間干渉の影響が大きく現れる。このような軸間干渉の悪影響を避けるために、本実施形態では、互いに離れた周波数の振動子１０-1、１０-2、１０-3を用いる。具体的には、振動子１０-1は例えば１１０ＫＨｚ（広義には第１の周波数）で振動し、振動子１０-2は、例えば１２０ＫＨｚ（広義には第１の周波数とは異なる第２の周波数）で振動する。また振動子１０-3は、例えば１３０ＫＨｚ（広義には第１、第2の周波数とは異なる第３の周波数）で振動する。

従って、振動子の発振に基づくクロック信号でＡ／Ｄ変換回路等を動作させる手法を採用すると、Ａ／Ｄ変換回路１００-1、１００-2、１００-3を、互いに異なる周波数の動作クロック信号で動作させなければならなくなる。このため、Ａ／Ｄ変換回路１００-1、１００-2、１００-3とＤＳＰ部１１０との間でのデジタル信号の受け渡しのインターフェースが複雑になる。またＤＳＰ部１１０を、いずれの周波数のクロック信号で動作させるのかを決定するのも困難となる。この結果、システム設計が複雑化する。

この点、本実施形態では、振動子１０-1、１０-2、１０-3の発振に基づくクロック信号ではなく、クロック信号生成回路１５０のＣＲ発振回路１７０により生成されたクロック信号により、Ａ／Ｄ変換回路１００-1、１００-2、１００-3やＤＳＰ部１１０を動作させている。従って、Ａ／Ｄ変換回路１００-1、１００-2、１００-3とＤＳＰ部１１０との間でのデジタル信号の受け渡しのインターフェースを簡素化できる。この結果、軸間干渉を最小限に抑えながら、システム設計の簡素化等を図れるようになる。

１０．検出回路
図２１に検出回路６０の詳細な構成例を示す。図２１は全差動スイッチングミキサー方式の検出回路６０の例である。

検出回路６０は、第１、第２のＱ／Ｖ変換回路６２、６４、第１、第２のゲイン調整アンプ７２、７４、スイッチングミキサー８０、第１、第２のフィルター９２、９４、Ａ／Ｄ変換回路１００を含む。なお、検出回路６０の構成は図２１に限定されず、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

Ｑ／Ｖ変換回路６２、６４（電荷−電圧変換回路）には振動子１０からの差動の第１、第２の検出信号ＩＱ１、ＩＱ２が入力される。そしてＱ／Ｖ変換回路６２、６４は振動子１０で発生した電荷（電流）を電圧に変換する。これらのＱ／Ｖ変換回路６２、６４は帰還抵抗を有する連続型の電荷−電圧変換回路である。

ゲイン調整アンプ７２、７４は、Ｑ／Ｖ変換回路６２、６４の出力信号ＱＡ１、ＱＡ２をゲイン調整して増幅する。ゲイン調整アンプ７２、７４は、いわゆるプログラマブルゲインアンプであり、設定されたゲインで信号ＱＡ１、ＱＡ２を増幅する。例えばＡ／Ｄ変換回路１００の電圧変換範囲に適合する振幅の信号に増幅する。

スイッチングミキサー８０は、駆動回路３０からの同期信号ＳＹＣに基づいて差動の同期検波を行うミキサーである。具体的にはスイッチングミキサー８０では、ゲイン調整アンプ７２の出力信号ＱＢ１が第１の入力ノードＮＩ１に入力され、ゲイン調整アンプ７４の出力信号ＱＢ２が第２の入力ノードＮＩ２に入力される。そして駆動回路３０からの同期信号ＳＹＣにより差動の同期検波を行って、差動の第１、第２の出力信号ＱＣ１、ＱＣ２を第１、第２の出力ノードＮＱ１、ＮＱ２に出力する。このスイッチングミキサー８０により、前段の回路（Ｑ／Ｖ変換回路、ゲイン調整アンプ）が発生したノイズ（１／ｆノイズ）などの不要信号が高周波帯域に周波数変換される。また、コリオリ力に応じた信号である所望信号が直流信号に落とし込まれる。

フィルター９２には、スイッチングミキサー８０の第１の出力ノードＮＱ１からの第１の出力信号ＱＣ１が入力される。フィルター９４には、スイッチングミキサー８０の第２の出力ノードＮＱ２からの第２の出力信号ＱＣ２が入力される。これらのフィルター９２、９４は、例えば不要信号を除去（減衰）して所望信号を通過させる周波数特性を有するローパスフィルターである。例えばスイッチングミキサー８０により高周波帯域に周波数変換された１／ｆノイズ等の不要信号は、フィルター９２、９４により除去される。またフィルター９２、９４は、例えばパッシブ素子で構成されるパッシブフィルターである。即ち、フィルター９２、９４としては、演算増幅器を用いずに、抵抗素子やキャパシターなどのパッシブ素子で構成されるパッシブフィルターを採用できる。

Ａ／Ｄ変換回路１００は、フィルター９２からの出力信号ＱＤ１とフィルター９４からの出力信号ＱＤ２を受けて、差動のＡ／Ｄ変換を行う。具体的には、Ａ／Ｄ変換回路１００は、フィルター９２、９４をアンチエイリアシング用のフィルター（前置きフィルター）として、出力信号ＱＤ１、ＱＤ２のサンプリングを行ってＡ／Ｄ変換を行う。そして本実施形態では、フィルター９２からの出力信号ＱＤ１及びフィルター９４からの出力信号ＱＤ２は、アクティブ素子を介さずにＡ／Ｄ変換回路１００に入力される。

Ａ／Ｄ変換回路１００としては、例えばデルタシグマ型や逐次比較型などの種々の方式のＡ／Ｄ変換回路を採用できる。デルタシグマ型を採用する場合には、例えば１／ｆノイズ低減のためのＣＤＳ（Correlated double sampling）やチョッパーの機能などを有し、例えば２次のデルタシグマ変調器などにより構成されるＡ／Ｄ変換回路を用いることができる。また逐次比較型を採用する場合には、例えばＤＡＣの素子バラツキよるＳ／Ｎ比の劣化を抑制するＤＥＭ（Dynamic Element Matching）の機能などを有し、容量ＤＡＣ及び逐次比較制御ロジックにより構成されるＡ／Ｄ変換回路を用いることができる。

ＤＳＰ部１１０は、各種のデジタル信号処理を行う。例えばＤＳＰ部１１０は、所望信号のアプリケーションに応じた帯域制限のデジタルフィルター処理や、Ａ／Ｄ変換回路１００等により発生したノイズを除去するデジタルフィルター処理を行う。また、ゲイン補正（感度調整）、オフセット補正などのデジタル補正処理を行う。

図２１の検出装置２０では、全差動スイッチングミキサー方式を採用している。この全差動スイッチングミキサー方式によれば、Ｑ／Ｖ変換回路６２、６４やゲイン調整アンプ７２、７４で発生した１／ｆノイズ等は、スイッチングミキサー８０での周波数変換とフィルター９２、９４によるローパスフィルター特性により除去される。そしてゲイン調整アンプ７２、７４とＡＤ変換回路１００の間には、ゲインは稼げないが１／ｆノイズが発生しないスイッチングミキサー８０や、低ノイズのパッシブ素子により構成されるフィルター９２、９４が設けられる構成となっている。従って、Ｑ／Ｖ変換回路６２、６４やゲイン調整アンプ７２、７４で発生したノイズが除去されると共に、スイッチングミキサー８０やフィルター９２、９４が発生するノイズも最小限に抑えられるため、低ノイズの状態の信号ＱＤ１、ＱＤ２をＡ／Ｄ変換回路１００に入力して、Ａ／Ｄ変換できるようになる。しかも、信号ＱＤ１、ＱＤ２を差動信号としてＡ／Ｄ変換できるため、シングルエンドの信号でＡ／Ｄ変換する場合に比べて、Ｓ／Ｎ比を更に向上できるようになる。

なお本実施形態の検出装置２０は図２１に示すような全差動スイッチングミキサー方式の構成には限定されない。例えば離散型Ｑ／Ｖ変換回路と当該離散型Ｑ／Ｖ変換回路にダイレクトに接続されるＡ／Ｄ変換回路からなるダイレクトサンプリング方式の構成など、種々の構成を採用できる。

図２２に本実施形態の検出装置２０を含む移動体の例を示す。本実施形態の検出装置２０は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図２２は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、振動子１０と検出装置２０を有するジャイロセンサー５１０（センサー）が組み込まれている。ジャイロセンサー５１０は車体２０７の姿勢を検出することができる。ジャイロセンサー５１０の検出信号は車体姿勢制御装置２０８に供給されることができる。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたってジャイロセンサー５１０は組み込まれることができる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（センサー、物理量トランスデューサー等）と共に記載された用語（ジャイロセンサー、振動子等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、クロック信号生成回路や検出装置やセンサーや電子機器や移動体の構成、振動子の構造等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

Ｒ 抵抗、Ｃ キャパシター、ＮＡ ＮＡＮＤ回路、ＣＬＫ クロック信号、
ＩＶ１、ＩＶ２、ＩＶ３ インバーター回路、ＴＡ１〜ＴＡ７ トランジスター、
ＲＡ１、ＲＡ２、Ｒ１〜Ｒ６ 抵抗素子、Ｒ７ 基準抵抗素子、
ＳＷ１〜ＳＷ６ スイッチ素子、ＦＵ１〜ＦＵ６ ヒューズ素子、
ＯＰＡ、ＯＰＥ、ＯＰＦ、ＯＰＧ 演算増幅器、
ＣＰ１、ＣＰ３ コンパレーター、ＣＥ、ＣＧ、ＣＨ キャパシター、
ＲＥ、ＲＦ１、ＲＦ２、ＲＧ、ＲＨ、ＲＭ１、ＲＭ２ 抵抗素子、
ＳＦ１、ＳＦ２、ＳＩ１、ＳＩ２、ＳＷＭ、ＳＷＭ１、ＳＷＭ２ スイッチ素子、
１０ 振動子、２０ 検出装置、２２、２２-1〜２２-3 レギュレーター回路、
２４、２４-1〜２４-3 バッファー回路、
３０、３０-1〜３０-3、駆動回路、３２ 増幅回路（Ｉ／Ｖ変換回路）、
３４ ハイパスフィルター、３５ 種回路、４０ ゲイン制御回路、
４２ 全波整流器、４４ 積分器、５０ 駆動信号出力回路、５２ 同期信号出力回路、
６０、６０-1〜６０-3 検出回路、６１ 増幅回路、６２、６４ Ｑ／Ｖ変換回路、
７２、７４ ゲイン調整アンプ、８０ スイッチングミキサー、８１ 同期検波回路、
９２、９４ フィルター、１００、１００-1〜１００-3 Ａ／Ｄ変換回路、
１１０ ＤＳＰ部、１４０ 制御部、１６０ 電圧生成回路、１６２ 差動部、
１６４ 出力部、１７０ ＣＲ発振回路、１８０ 増幅回路、
２０６ 移動体（自動車）、２０７ 車体、２０８ 車体姿勢制御装置、２０９ 車輪、
５００ 電子機器、５１０ ジャイロセンサー、５２０ 処理部、５３０ メモリー、
５４０ 操作部、５５０ 表示部

Claims (16)

1. 物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、
   前記物理量トランスデューサーからの検出信号を受けて、所望信号を検出する検出回路と、
   クロック信号を生成するクロック信号生成回路と、
   前記クロック信号生成回路からの前記クロック信号を受けて、前記駆動回路及び前記検出回路を制御する制御部と、
   を含み、
   前記クロック信号生成回路は、
   キャパシター、抵抗、及び増幅回路を有するＣＲ発振回路と、
   電源電圧を生成し、前記電源電圧を前記ＣＲ発振回路に供給する電圧生成回路と、
   を含み、
   前記電源電圧が固定電圧の場合の前記ＣＲ発振回路の発振周波数は、正の温度特性を有し、
   前記電圧生成回路は、
   トランジスターの仕事関数差に基づいて、負の温度特性を有する前記電源電圧を生成して、前記ＣＲ発振回路の前記増幅回路の電源として供給することを特徴とする検出装置。
2. 請求項１に記載の検出装置において、
   前記クロック信号生成回路が生成するクロック信号の周波数は、
   前記電圧生成回路が生成する前記電源電圧の前記負の温度特性と、前記ＣＲ発振回路の発振周波数特性の前記正の温度特性とが相殺することで所定の周波数範囲であることを特徴とする検出装置。
3. 請求項１又は２に記載の検出装置において、
   前記抵抗は、
   直列接続される複数の抵抗素子及び基準抵抗素子と、
   前記複数の抵抗素子の各抵抗素子に対して各ヒューズ素子が並列に設けられる複数のヒューズ素子と、
   前記基準抵抗素子に対して並列に設けられ、ヒューズカット前の発振周波数の第１の測定モードにおいてオフになり、前記ヒューズカット前の発振周波数の第２の測定モードにおいてオンになるトリミング用補助スイッチと、
   を含むことを特徴とする検出装置。
4. 請求項１乃至３のいずれか一項に記載の検出装置において、
   前記クロック信号生成回路は、
   パワーオンリセット解除によって動作イネーブル状態に設定されて、前記制御部に対して前記クロック信号を供給し、
   前記クロック信号の供給によって動作を開始した前記制御部が、前記駆動回路及び前記検出回路を起動することを特徴とする検出装置。
5. ＣＲ発振回路によりクロック信号を生成するクロック信号生成回路と、
   物理量トランスデューサーからのフィードバック信号を受けて、前記物理量トランスデューサーを駆動する駆動回路と、
   前記物理量トランスデューサーからの検出信号を受けて、所望信号を検出する検出回路と、
   前記クロック信号生成回路からの前記クロック信号を受けて、前記駆動回路及び前記検出回路を制御する制御部と、
   を含み、
   前記ＣＲ発振回路は、負の温度特性の電源電圧が供給されて動作し、
   前記クロック信号生成回路は、
   パワーオンリセット解除によって動作イネーブル状態に設定されて、前記制御部に対して前記クロック信号を供給し、
   前記クロック信号の供給によって動作を開始した前記制御部が、前記駆動回路及び前記検出回路を起動することを特徴とする検出装置。
6. 請求項１乃至５のいずれか一項に記載の検出装置において、
   前記物理量トランスデューサーは振動子であり、
   前記駆動回路は、
   前記フィードバック信号を増幅する増幅回路と、
   前記振動子の駆動信号を出力する駆動信号出力回路と、
   前記駆動信号の振幅を制御するゲイン制御回路と、
   前記増幅回路と前記駆動信号出力回路との間に設けられるハイパスフィルターと、
   を含み、
   前記振動子の発振の起動期間において、前記クロック信号生成回路からの前記クロック信号が、前記ハイパスフィルターを構成する抵抗素子を介して前記駆動信号出力回路に入力されることを特徴とする検出装置。
7. 請求項１乃至６のいずれか一項に記載の検出装置において、
   第２の物理量トランスデューサーからの第２のフィードバック信号を受けて、前記第２の物理量トランスデューサーを駆動する第２の駆動回路と、
   前記第２の物理量トランスデューサーからの第２の検出信号を受けて、所望信号を検出する第２の検出回路と、
   を含み、
   前記検出回路は、第１のＡ／Ｄ変換回路を有し、
   前記第２の検出回路は、第２のＡ／Ｄ変換回路を有し、
   前記第１のＡ／Ｄ変換回路及び前記第２のＡ／Ｄ変換回路は、前記クロック信号生成回路からの前記クロック信号に基づきアナログ信号をデジタル信号に変換することを特徴と
   する検出装置。
8. 請求項７に記載の検出装置において、
   前記制御部は、
   前記第１のＡ／Ｄ変換回路及び前記第２のＡ／Ｄ変換回路からのデジタル信号を受け、前記デジタル信号に対してデジタル信号処理を行うデジタル信号処理部を含み、
   前記デジタル信号処理部は、
   前記クロック信号生成回路からの前記クロック信号に基づいて前記デジタル信号処理を行うことを特徴とする検出装置。
9. 請求項７又は８に記載の検出装置において、
   前記物理量トランスデューサーは、第１の軸回りでの回転角速度を検出するための振動子あり、
   前記第２の物理量トランスデューサーは、第２の軸回りでの回転角速度を検出するための第２の振動子であり、
   前記振動子は第１の周波数で振動し、前記第２の振動子は、前記第１の周波数とは異なる第２の周波数で振動することを特徴とする検出装置。
10. 請求項１乃至９のいずれか一項に記載の検出装置において、
    外部電源電圧が入力される電源端子と、
    前記電源端子からの前記外部電源電圧を降圧する電圧調整を行い、前記電圧調整により得られたレギュレート電源電圧を、動作電源電圧として前記駆動回路及び前記検出回路に供給するレギュレーター回路と、
    を含み、
    前記電圧生成回路は、
    前記レギュレート電源電圧に基づいて前記電源電圧を生成することを特徴とする検出装置。
11. 請求項１０に記載の検出装置において、
    前記外部電源電圧が供給され、前記駆動回路からの駆動信号を受けて、前記駆動信号の振幅を増加させた増幅駆動信号を前記物理量トランスデューサーに出力するバッファー回路を含むことを特徴とする検出装置。
12. 請求項１１に記載の検出装置において、
    第１のモードでは、前記バッファー回路からの前記増幅駆動信号を前記物理量トランスデューサーに出力し、
    第２のモードでは、前記駆動回路からの前記駆動信号を前記物理量トランスデューサーに出力することを特徴とする検出装置。
13. 請求項１２に記載の検出装置において、
    前記物理量トランスデューサーは振動子であり、
    前記振動子の発振の起動期間では、前記第１のモードに設定されて、前記バッファー回路からの前記増幅駆動信号を前記振動子に出力することを特徴とする検出装置。
14. 請求項１乃至１３のいずれか一項に記載の検出装置と、
    前記物理量トランスデューサーと、
    を含むことを特徴とするセンサー。
15. 請求項１乃至１３のいずれか一項に記載の検出装置を含むことを特徴とする電子機器。
16. 請求項１乃至１３のいずれか一項に記載の検出装置を含むことを特徴とする移動体。