JP6175931B2 - 導電構造及びその製造方法、電子装置及びその製造方法 - Google Patents

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Description

本発明は、導電構造及びその製造方法、電子装置及びその製造方法に関する。
従来より、トランジスタ等の機能素子と配線とを電気的に接続するコンタクト部、機能素子の上方で配線間を電気的に接続するビア部、更には、３次元積層された半導体チップ間を電気的に接続するＴＳＶ等には、ＷやＣｕ等の金属材料が主に用いられている。近時では、上記の金属材料に代わる材料として、カーボンナノチューブ（ＣＮＴ）のようなカーボン系材料が注目されている。ＣＮＴは、低抵抗率且つ高電流密度耐性、高熱伝導性を有する材料として有望視されている。
特開２００７−２６８３９号公報
ＣＮＴを絶縁膜の開口内に形成して導電構造を得る手法としては、コンタクト孔又はビア孔等の開口の底面から垂直にＣＮＴを成長させる方法がある（特許文献１を参照）。
しかしながらＣＮＴは、その成長条件が下地基板材料や下地触媒材料に強く依存し、また、高品質なＣＮＴを得るためには、高い成長温度が必要となっている。そのため、トランジスタ等の電子素子が施された基板において、高品質なＣＮＴを基板上に形成された絶縁膜の開口内に直接的に成長することは難しい。
本発明は、上記の課題に鑑みてなされたものであり、下地基板材料や下地触媒材料に依存することなく被形成対象の開口内に高品質なＣＮＴを形成し、信頼性の高い所期の導電構造を得ることを可能とする導電構造及びその製造方法、電子装置及びその製造方法を提供することを目的とする。
本発明の導電構造の製造方法は、被形成対象に開口を形成し、支持基板上に、起立して並列するカーボンナノチューブを形成し、前記支持基板から支持膜に前記カーボンナノチューブを転写し、又は前記支持基板上に前記カーボンナノチューブが形成された状態で、前記カーボンナノチューブの先端部分を前記開口内に挿入し、前記開口内に挿入された前記先端部分を残して、前記カーボンナノチューブを除去する。
本発明の導電構造は、テーパ状に開口径が拡張された上方部分を有する開口が形成された被形成対象と、前記開口内を充填するカーボンナノチューブとを含む。
本発明の電子装置の製造方法は、基板上に機能素子を形成する工程と、前記機能素子と電気的に接続される導電構造を形成する工程とを含み、前記導電構造を形成する工程は、前記基板上に形成された絶縁膜に開口を形成し、支持基板上に、起立して並列するカーボンナノチューブを形成し、前記支持基板から支持膜に前記カーボンナノチューブを転写し、又は前記支持基板上に前記カーボンナノチューブが形成された状態で、前記カーボンナノチューブの先端部分を前記開口内に挿入し、前記開口内に挿入された前記先端部分を残して、前記カーボンナノチューブを除去する。
本発明の電子装置は、基板上に形成された機能素子と、前記機能素子と電気的に接続された導電構造とを含み、前記導電構造は、テーパ状に開口径が拡張された上方部分を有する開口が形成された被形成対象と、前記開口内を充填するカーボンナノチューブとを備える。
本発明によれば、基板材料や下地材料に依存することなく被形成対象の開口内に高品質なＣＮＴを形成し、信頼性の高い所期の導電構造を実現することができる。
第１の実施形態による導電構造の製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態による導電構造の製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態による導電構造の製造方法を工程順に示す概略断面図である。 第２の実施形態による導電構造の製造方法を工程順に示す概略断面図である。 図４に引き続き、第２の実施形態による導電構造の製造方法を工程順に示す概略断面図である。 図５に引き続き、第２の実施形態による導電構造の製造方法を工程順に示す概略断面図である。 図６に引き続き、第２の実施形態による導電構造の製造方法を工程順に示す概略断面図である。 第２の実施形態による導電構造の製造方法の他の例を示す概略断面図である。 第２の実施形態による導電構造の製造方法の図（ｂ）の具体例を示す概略断面図である。 第２の実施形態の変形例による導電構造の製造方法の主要工程を示す概略断面図である。 第３の実施形態によるＭＯＳトランジスタの主要構成を示す概略断面図である。 図１１に引き続き、第３の実施形態によるＭＯＳトランジスタの主要構成を示す概略断面図である。 図１２に引き続き、第３の実施形態によるＭＯＳトランジスタの主要構成を示す概略断面図である。 第４の実施形態によるＭＯＳトランジスタ等のビア部を備えた配線構造の主要構成を示す概略断面図である。 第５の実施形態によるＴＳＶを備えた半導体装置の主要構成を示す概略断面図である。
（第１の実施形態）
以下、第１の実施形態による導電構造及びその製造方法について、図面を参照しながら詳細に説明する。
図１〜図３は、第１の実施形態による導電構造の製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、基板１１上に酸化膜１２を形成する。
基板１１として、例えばＳｉ基板を用意する。Ｓｉ基板の代わりにＳｉＣ基板や諸々の絶縁基板等を用いても良い。
基板１１上に、ＣＶＤ法等により例えばシリコン酸化膜を堆積する。これにより、酸化膜１２が形成される。
続いて、図１（ｂ）に示すように、酸化膜１２上にＣＮＴ１４を成長する。
詳細には、先ず、真空蒸着法等により、酸化膜１２上に触媒材料を例えば数ｎｍ程度の厚みに堆積する。触媒材料としては、Ｃｏ，Ｎｉ，Ｆｅ，Ａｌ等から選ばれた１種又は２種以上の材料、又は、これら１種又は２種以上と、Ｔｉ，ＴｉＮ，ＴｉＯ2，Ｖ等から選ばれた１種又は２種以上との混合材料を用いる。例えばＣｏ／Ｔｉ又はＣｏ／Ｖが選ばれる。これにより、酸化膜１２上に触媒材料１３が形成される。
次に、例えば熱ＣＶＤ法により、成長温度を基板材料や触媒材料の昇華温度以下、ここでは、例えば８００℃程度に設定し、カーボンナノチューブ（ＣＮＴ）の成長処理を実行する。これにより、酸化膜１２上に存する触媒材料１３から起立するように複数本のＣＮＴ１４が並列して形成される。
続いて、図１（ｃ）に示すように、ＣＮＴ１４の上端を平坦化する。
詳細には、ＣＮＴ１４の上端に予め平坦化された支持基板等を押し付けることにより、当該上端を平坦化する。
続いて、図１（ｄ）に示すように、平坦化されたＣＮＴ１４の上端上に転写支持膜１５を形成する。
詳細には、例えばスパッタ法により、金属膜や絶縁膜等、ここではＡｕを、平坦化されたＣＮＴ１４の上端上に堆積する。これにより、転写支持膜１５が形成される。
続いて、図２（ａ）に示すように、酸化膜１２と共に基板１１を除去する。
詳細には、バッファードフッ酸（ＢＨＦ）等を用いて、酸化膜１２をＣＮＴ１４が形成された触媒材料１３から離間させる。これにより、酸化膜１２と共に基板１１が除去される。
続いて、図２（ｂ）に示すように、触媒材料１３を除去する。
詳細には、ＦｅＣｌ3水溶液、ＨＣｌ等の薬液を用いて触媒材料１３を処理するこれにより、ＣＮＴ１４から触媒材料１３が除去される。なお、触媒材料１３を除去後、ＣＮＴ１４の先端に接合材料として金属等を蒸着しても良い。また、触媒材料１３を除去しないで接合しても良い。
続いて、図２（ｃ）に示すように、基板１６と転写支持膜１５とを対向させる。
詳細には、先ず、半導体基板等の基板１６を用意し、基板１６上（或いは上方）に絶縁膜１７を形成する。絶縁膜１７は、例えばシリコン酸化膜であり、ＣＶＤ法等により成膜される。
次に、絶縁膜１７の所定部位に開口１７ａを形成する。開口１７ａは、絶縁膜１７をリソグラフィー及びドライエッチングにより加工することで形成される。
次に、対向させた両者間に揮発性溶媒を付与する。揮発性溶媒としては、アセトン、エタノール等が用いられる。或いは、金属ナノ粒子分散液を用いても良い。
続いて、付与した揮発性溶媒を乾燥させる。乾燥後、プレス機等により圧着を加えても良い。図２（ｄ）に示すように、塗布された揮発性溶媒が乾燥すると転写支持膜１５が基板１６に密着し、絶縁膜１７とＣＮＴ１４とが密着する。ＣＮＴ１４の先端部分が開口１７ａ内に挿入され、開口１７ａの底面に接続される。
続いて、図３（ａ）に示したように、ＳＯＧ１８を塗布し、化学機械研磨（Chemical-Mechanical Polishing：ＣＭＰ）を施す。詳細には、開口１７ａ内に存するＣＮＴ１４の先端部分を残して、ＳＯＧ１８、転写支持膜１５、不要なＣＮＴ１４を研磨する。ＳＯＧ１８の代わりに金属ナノ粒子ペースト等を用いても良い。
或いは、図３（ａ）の工程の代わりの方法として、図３（ｂ）に示すように、転写支持膜１５を除去し、引き続き不要なＣＮＴ１４を除去するようにしても良い。
詳細には、転写支持膜１５にイオンミリング等を施し、転写支持膜１５をＣＮＴ１４から離間させる。これにより、転写支持膜１５が除去される。続いて、開口１７ａ内に存するＣＮＴ１４の先端部分を残して、絶縁膜１７の表面から突出したＣＮＴ１４にイオンミリング等を施す。これにより、ＣＮＴ１４の絶縁膜１７の表面から突出した部分（不要な部分）が除去される。
以上により、図３（ｃ）に示すように、絶縁膜１７の開口１７ａ内をＣＮＴ１４で充填してなる導電構造１０が形成される。
以上説明したように、本実施形態によれば、下地触媒材料に依存することなく絶縁膜１７の開口１７ａ内に高品質なＣＮＴ１４を形成し、信頼性の高い所期の導電構造１０を実現することができる。
（第２の実施形態）
以下、第２の実施形態による導電構造及びその製造方法について、図面を参照しながら詳細に説明する。
図４〜図７は、第２の実施形態による導電構造の製造方法を工程順に示す概略断面図である。
先ず、図４（ａ）に示すように、支持基板２１上にＣＮＴ２３を成長する。
詳細には、先ず、支持基板２１として、例えばＳｉ基板を用意する。Ｓｉ基板の代わりにＳｉＣ基板や諸々の絶縁基板等を用いても良い。
次に、真空蒸着法等により、支持基板２１上に触媒材料を例えば数ｎｍ程度の厚みに堆積する。触媒材料としては、Ｃｏ，Ｎｉ，Ｆｅ，Ａｌ等から選ばれた１種又は２種以上の材料、又は、これら１種又は２種以上と、Ｔｉ，ＴｉＮ，ＴｉＯ2，Ｖ等から選ばれた１種又は２種以上との混合材料を用いる。例えばＣｏ／Ｔｉ又はＣｏ／Ｖが選ばれる。これにより、支持基板２１上に触媒材料２２が形成される。
次に、例えば熱ＣＶＤ法により、成長温度を基板材料や触媒材料の昇華温度以下、ここでは、例えば８００℃程度に設定し、カーボンナノチューブ（ＣＮＴ）の成長処理を実行する。これにより、支持基板２１上に存する触媒材料２２から起立するように複数本のＣＮＴ２３が並列して形成される。ＣＮＴ２３は、例えば１×１０12（本／ｃｍ2）程度の密度に形成される。
続いて、図４（ｂ）に示すように、ＣＮＴ２３にレジスト２４を形成する。
詳細には、ＣＮＴ２３の全てを覆うように（ＣＮＴ２３を埋め込むように）、レジストを塗布する。これにより、レジスト２４が形成される。
続いて、図４（ｃ）に示すように、レジストマスク２４ａを形成する。
詳細には、レジスト２４をアセトン、エタノール、ＩＰＡ，ＮＭＰ等の薬液を用いて所定の時間ウェット処理を施し、表面のレジストを除去する。スピンコーター等を用いてウェット処理とその後の乾燥を連続的に行うこともできる。この処理により、レジスト２４が選択的にエッチングされ、ＣＮＴ２３の下端から所定高さまでレジストで覆うレジストマスク２４ａが形成される。
続いて、図４（ｄ）に示すように、ＣＮＴ２３の長さを短く調節する。
詳細には、ＣＮＴ２３のレジストマスク２４ａから露出する部分に、イオンミリング又はアッシングを施す。これにより、ＣＮＴ２３の当該部分が除去され、ＣＮＴ２３はレジストマスク２４ａの高さで規定された所期の長さに調節される。
続いて、図４（ｅ）に示すように、レジストマスク２４ａを除去する。
詳細には、レジストマスク２４ａをアセトン等の薬液を用いてウェット処理する。この処理により、レジストマスク２４ａが選択的にエッチングされ、ＣＮＴ２３から除去される。
本実施形態では、成長したＣＮＴ２３の長さを所期の長さに短く調節する。これにより、後述するようにＣＮＴ２３を絶縁膜の開口に挿入する際に、ＣＮＴ２３が倒れたり曲折したりすることなく、ＣＮＴ２３をほぼ直立した状態で開口へ挿入することができる。
なお、図４（ｃ），（ｄ）の工程の代わりに、図８の工程を実行するようにしても良い。
詳細には、ＣＮＴ２３の全てを覆うレジスト２４が形成された状態で、ＣＮＴ２３の上部にレジスト２４の上部と共にアッシングを施す。アッシングの時間等を制御することにより、ＣＮＴ２３の上部にレジスト２４の上部と共にアッシングされ、所期の高さのＣＮＴ２３及びレジスト２４が残る。しかる後、図４（ｅ）と同様の工程でレジスト２４を除去する。
図４（ｂ）〜（ｅ）の各工程、又は、図４（ｂ）、図８、及び図４（ｅ）の各工程を、第１の実施形態における図１（ｂ）におけるＣＮＴ１４に適用し、成長したＣＮＴ１４の長さを所期の長さに短く調節しても良い。
続いて、図５（ａ）に示すように、基板２５上の絶縁膜２６に開口２６ａを形成する。
詳細には、先ず、Ｓｉ基板等の基板２５を用意し、基板２５上（或いは上方）に絶縁膜２６を形成する。絶縁膜２６は、例えばシリコン酸化膜であり、ＣＶＤ法等により成膜される。
次に、絶縁膜２６の所定部位に開口２６ａを形成する。開口２６ａは、絶縁膜２６をリソグラフィー及びドライエッチングにより加工することで形成される。
続いて、図５（ｂ）に示すように、開口２６ａの上方部分をテーパ状に加工して、開口径を拡張する。
詳細には、絶縁膜２６の開口２６ａに斜め方向からイオンミリングを施す。これにより、開口２６ａの上方部分２６ａ１がテーパ状となり、上方部分２６ａ１の開口径が下方部分（開口２６ａの垂直壁部分）２６ａ２の開口径よりも拡張される。
続いて、図５（ｃ）に示すように、下地金属膜２７を形成する。
詳細には、開口２６ａの内壁面を覆うように、スパッタ法等により、絶縁膜２６上に金属、例えばＴｉ，ＴｉＮ，Ｔａ，ＴａＮ等のバリアメタルや、ＣＮＴと電気的に接続するためにＡｕ，Ｐｄ,Ｉｎ等のコンタクトメタルを成膜する。これにより、下地金属膜２７が形成される。
続いて、図６（ａ）に示すように、基板２５と支持基板２１とを対向させる。
詳細には、ＣＮＴ２３の先端と、絶縁膜２６の表面とが突き合わされるように、基板２５と支持基板２１とを対向させる。
続いて、図６（ｂ）に示すように、ＣＮＴ２３の先端部分を開口２６ａ内に挿入して圧着する。
詳細には、ＣＮＴ２３の先端部分を絶縁膜２６の開口２６ａ内に底面に到達するまで挿入し、圧着する。この状態でコンタクト抵抗を低減するために４００℃程度でアニール処理しても良い。これにより、ＣＮＴ２３の先端が開口２６ａの底面に圧着接続される。図６（ａ）のときにＣＮＴ２３の先端にＡｕ等の金属を付与しておき、当該金属により、ＣＮＴ２３の先端の開口２６ａの底面との接続性を高めるようにしても良い。
この圧着接続時には、開口２６ａの上方部分２６ａ１の存在により、ＣＮＴ２３の先端部分について、下方部分２６ａ２に対応する部分のみならず、当該部分に隣接する部分も共に開口２６ａ内に押し込まれる。これにより、開口２６ａ内のＣＮＴ２３の密度は、図６（ａ）の状態におけるＣＮＴ２３の密度よりも高くなる。
図６（ｂ）の具体例を図９に示す。図９において、（ａ）は絶縁膜２６に開口２６ａが１対１の割合で密集して形成されている場合を、（ｂ）は絶縁膜２６に開口２６ａが孤立して形成されている場合をそれぞれ示している。
（ａ）の場合には、開口２６ａの下方部分２６ａ２内のＣＮＴ２３の密度は、図６（ａ）の状態におけるＣＮＴ２３の密度の少なくとも４倍程度、即ち４×１０12（本／ｃｍ2）程度に高められ、電気抵抗や熱抵抗を１／４程度に低減することが可能となる。
（ｂ）の場合には、開口２６ａの上方部分２６ａ１の開口径Ａと下方部分２６ａ２の開口径Ｂとの割合に応じて、開口２６ａ内のＣＮＴ２３の密度を変えることができる。例えば、開口径Ａ：開口径Ｂ＝３：１の場合、開口２６ａの下方部分２６ａ２内のＣＮＴ２３の密度は、図６（ａ）の状態におけるＣＮＴ２３の密度の９倍程度、即ち９×１０12（本／ｃｍ2）程度に高められ、電気抵抗や熱抵抗を１／９程度に低減することが可能となる。
続いて、図６（ｃ）に示すように、基板２５と支持基板２１との間を固定する。
詳細には、基板２５と支持基板２１との間に例えばＳＯＧ２８を付与し、ＳＯＧ２８で基板２５と支持基板２１との間の隙間を埋め込む。これにより、ＳＯＧ２８で両者間が固定される。なお、ＳＯＧ２８の代わりに、他の絶縁物やＡｕ、Ｃｕ等の導電性に優れた金属材料で基板２５と支持基板２１との間の隙間を金属ナノ粒子や、メッキ法等により埋め込むようにしても良い。
続いて、図７（ａ）に示すように、支持基板２１を除去する。
詳細には、スライサーやグラインダー等を用いて、支持基板２１を除去する。
続いて、図７（ｂ）に示すように、表面平坦化する。
詳細には、例えば化学機械研磨（Chemical-Mechanical Polishing：ＣＭＰ）法により、触媒材料２２、ＣＮＴ２３、ＳＯＧ２８、下地金属膜２７、及び絶縁膜２６を、開口２６ａの下方部分２６ａ２が残るように研磨して平坦化する。
以上により、絶縁膜２６の開口２６ａの下方部分２６ａ２内をＣＮＴ２３で充填してなる導電構造２０が形成される。
以上説明したように、本実施形態によれば、下地材料に依存することなく絶縁膜２６の開口２６ａの下方部分２６ａ２内に高品質なＣＮＴ２３を形成し、信頼性の高い所期の導電構造２０を実現することができる。
導電構造２０では、支持基板２１上に形成されたＣＮＴ２３よりも高い密度にＣＮＴ２３が形成されており、より優れた低抵抗率且つ高電流密度耐性、高熱伝導性を有する導電構造が実現する。
（変形例）
ここで、第２の実施形態の変形例について説明する。本例では、第２の実施形態と同様に導電構造及びその製造方法を開示するが、導電構造の形態が異なる点で第２の実施形態と相違する。
図１０は、第２の実施形態の変形例による導電構造の製造方法の主要工程を示す概略断面図である。なお、第２の実施形態に対応する構成部材については、同符号を付して詳しい説明を省略する。
本例では先ず、第２の実施形態と同様に、図４（ａ）〜図７（ａ）（図８を含む）の各工程を実行する。図７（ａ）に相当する状態を図１０（ａ）に示す。
続いて、図１０（ｂ）に示すように、表面平坦化する。
詳細には、例えばＣＭＰ法により、触媒材料２２、ＣＮＴ２３、ＳＯＧ２８、下地金属膜２７、及び絶縁膜２６を、開口２６ａの下方部分２６ａ２及び上方部分２６ａ２の一部が残るように研磨して平坦化する。なお、隣接する導電構造間の短絡を防止するため、下地金属膜２７を導電構造ごとに分断することを要する。
以上により、絶縁膜２６の開口２６ａの下方部分２６ａ２及び上方部分２６ａ２（の一部）内をＣＮＴ２３で充填してなる導電構造２０ａが形成される。
本例によれば、下地材料に依存することなく絶縁膜２６の開口２６ａの下方部分２６ａ２内に高品質なＣＮＴ２３を形成し、信頼性の高い所期の導電構造２０ａを実現することができる。
導電構造２０ａでは、支持基板２１上に形成されたＣＮＴ２３よりも高い密度にＣＮＴ２３が形成されており、より優れた低抵抗率且つ高電流密度耐性、高熱伝導性を有する導電構造が実現する。更に導電構造２０ａは、下方部分２６ａ２よりも上方部分２６ａ２の方が大径に形成されている。この構成により、導電構造２０ａ上に下方部分２６ａ２の開口径よりも幅広の配線を形成することができ、また配線の導電構造２０ａとの接続をより確実に得ることができる。導電構造２０ａでは、下方部分２６ａ２内におけるＣＮＴ２３の密度が上方部分２６ａ２内におけるＣＮＴ２３の密度よりも高い。
（第３の実施形態）
本実施形態では、第１の実施形態、第２の実施形態及びその変形例のいずれかで開示した導電構造を、ＭＯＳトランジスタのコンタクト部に適用する場合を開示する。ここでは、第２の実施形態の変形例で開示した導電構造を、ＭＯＳトランジスタのコンタクト部に適用する場合を例示する。なお、第２の実施形態の変形例の構成部材等と同一のものについては、同符号を付す。
図１１〜図１３は、第３の実施形態によるＭＯＳトランジスタの主要構成を示す概略断面図である。
先ず、図１１に示すように、トランジスタ素子と接続されるコンタクト部３６を形成する。
シリコン基板１上に機能素子としてトランジスタ素子を形成する。
詳細には、第２の実施形態の変形例における基板２５に対応するものとして、例えばＳｉ基板３１の表層に、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造３２を形成し、素子活性領域を確定する。
次に、素子活性領域に熱酸化等により例えばシリコン酸化膜をＣＶＤ法により堆積し、シリコン酸化膜上にＣＶＤ法により例えば多結晶シリコン膜を堆積する。多結晶シリコン膜及びシリコン酸化膜をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工する。以上により、ゲート絶縁膜３３上にゲート電極３４が形成される。
次に、素子活性領域におけるゲート電極３４の両側に、所定導電型（ｐ型又はｎ型）の不純物をイオン注入する。これにより、素子活性領域におけるゲート電極３４の両側に、ソース／ドレイン領域３５がそれぞれ形成される。
以上により、トランジスタ素子が形成される。
次に、第２の実施形態の変形例による導電構造２０ａに対応するものとして、コンタクト部３６を形成する。
詳細には、第２の実施形態の変形例の図４（ａ）〜図６（ｃ）及び図１０（ａ），（ｂ）の各工程を順次行う。以上により、絶縁膜２６の開口２６ａの下方部分２６ａ２及び上方部分２６ａ２（の一部）内をＣＮＴ２３で充填してなるコンタクト部３６が形成される。コンタクト部３６は、トランジスタ素子のゲート電極３４、ソース／ドレイン領域３５とコンタクト部３６上の不図示の配線とを電気的に接続する導電構造である。
本実施形態では、開口２６ａ内のＣＮＴ２３を所期の状態・密度に制御すべく、コンタクト部３６と共に、例えば素子分離構造３２上に、電気的に接続されていないダミーコンタクト部３７を形成する場合を示す。
続いて、図１２に示すように、コンタクトメタル３８を介して多層グラフェン３９を形成する。
詳細には、先ず、コンタクト部３６上及びダミーコンタクト部３７上の全面に、スパッタ法等によりＴｉ又はＴｉＮ等を成膜し、コンタクトメタル３８を形成する。
次に、例えばＳｉ基板上に、ＣＶＤ法等により、グラフェンが多層に積層されてなる多層グラフェンを形成し、この多層グラフェンをコンタクトメタル３８上に転写する。
次に、転写された多層グラフェンに揮発性溶媒を付与する。揮発性溶媒としては、アセトン、エタノール等が用いられる。付与した揮発性溶媒を乾燥させ、多層グラフェンをコンタクトメタル３８と密着させる。
以上により、コンタクトメタル３８上に多層グラフェン３９が形成される。
続いて、図１３に示すように、コンタクト部３６と電気的に接続される下層配線４０を形成する。
詳細には、コンタクトメタル３８及び多層グラフェン３９をリソグラフィー及びドライエッチング等により配線形状に加工する。以上により、コンタクト部３６と電気的に接続されてなる下層配線４０が形成される。下層配線４０は、ダミーコンタクト部３７上にも形成される。
本実施形態によれば、下地材料に依存することなく絶縁膜２６の開口２６ａの下方部分２６ａ２内に高品質なＣＮＴ２３を形成し、信頼性の高い所期のコンタクト部３６を備えたＭＯＳトランジスタを実現することができる。
（第４の実施形態）
本実施形態では、第１の実施形態、第２の実施形態及びその変形例のいずれかで開示した導電構造を、ＭＯＳトランジスタ等のビア部に適用する場合を開示する。ここでは、第２の実施形態の変形例で開示した導電構造を、ＭＯＳトランジスタ等のビア部に適用する場合を例示する。なお、第２の実施形態の変形例の構成部材等と同一のものについては、同符号を付す。
図１４は、第４の実施形態によるＭＯＳトランジスタ等のビア部を備えた配線構造の主要構成を示す概略断面図である。
先ず、第３の実施形態と同様に、例えばＭＯＳトランジスタのトランジスタ素子を形成する。図１４では、トランジスタ素子の図示を省略する。
続いて、第３の実施形態で示したコンタクト部３６と電気的に接続される、又はダミーコンタクト部３７と接続される下層配線４２を形成する。
下層配線４２は、例えばダマシン法により形成される。詳細には、層間絶縁膜４１を形成し、層間絶縁膜４１に配線溝４１ａを形成し、配線溝４１ａを銅又は銅合金等の金属材料で埋め込むように例えばメッキ法で成膜した後、ＣＭＰで金属材料を研磨平坦化する。以上により、層間絶縁膜４１に埋め込まれた下層配線４２が形成される。
続いて、第２の実施形態の変形例による導電構造２０ａに対応するものとして、ビア部４３Ａ及びダミービア部４３Ｂを形成する。
詳細には、第２の実施形態の変形例の図４（ａ）〜図６（ｃ）及び図１０（ａ），（ｂ）の各工程を順次行う。以上により、絶縁膜２６の開口２６ａの下方部分２６ａ２及び上方部分２６ａ２（の一部）内をＣＮＴ２３で充填してなるビア部４３Ａ及びダミービア部４３Ｂが形成される。
続いて、ビア部４３Ａと電気的に接続される上層配線４５を形成する。
上層配線４５は、例えばダマシン法により形成される。詳細には、絶縁膜２６上に層間絶縁膜４４を形成し、層間絶縁膜４４のビア部４３上に相当する部位に配線溝４４ａを形成し、配線溝４４ａを銅又は銅合金等の金属材料で埋め込むように例えばメッキ法で成膜した後、ＣＭＰで金属材料を研磨平坦化する。以上により、層間絶縁膜４４に埋め込まれた下層配線４５が形成される。ビア部４３Ａは、下層配線４２と上層配線４５とを電気的に接続する導電構造とされている。一方、ダミービア部４３Ｂは、その上に配線が形成されておらず、電気的な接続は有していない。
以上のように、下層配線４２、ビア部４３Ａ（及びダミービア部４３Ｂ）、及び上層配線４５を備えた配線構造が形成される。なお、下層配線４２及び上層配線４５の代わりに、ビア部４３と接続される下層配線及び上層配線を、例えば多層グラフェンを材料として形成しても良い。
本実施形態によれば、下地材料に依存することなく絶縁膜２６の開口２６ａの下方部分２６ａ２内に高品質なＣＮＴ２３を形成し、信頼性の高い所期のビア部４３を備えた配線構造を実現することができる。
（第５の実施形態）
本実施形態では、第１の実施形態、第２の実施形態及びその変形例のいずれかで開示した導電構造を、Ｓｉ貫通電極（Through-Silicon Via：ＴＳＶ）に適用する場合を開示する。ここでは、第２の実施形態の変形例で開示した導電構造を、ＴＳＶに適用する場合を例示する。なお、第２の実施形態の変形例の構成部材等と同一のものについては、同符号を付す。
図１５は、第５の実施形態によるＴＳＶを備えた半導体装置の主要構成を示す概略断面図である。
本実施形態による半導体装置は、複数（ここでは３層）の半導体チップ５１が積層されており、各半導体チップ５１は、それぞれＳｉ基板５２にＴＳＶ５３が形成され、ＴＳＶ５３を介して電気的に接続されている。
先ず、第２の実施形態の変形例による導電構造２０ａに対応するものとして、ＴＳＶ５３を形成する。
ここでは、第２の実施形態の変形例における絶縁膜２６にＳｉ基板５２が、開口２６ａに貫通口５２ａが、下方部分２６ａ２に下方部分５２ａ１が、上方部分２６ａ２に上方部分５２ａ２が、それぞれ対応する。
詳細には、第２の実施形態の変形例の図４（ａ）〜図６（ｃ）及び図１０（ａ），（ｂ）の各工程を順次行う。以上により、Ｓｉ基板５２の貫通口５２ａの下方部分５２ａ２及び上方部分５２ａ２（の一部）内をＣＮＴ２３で充填してなるＴＳＶ５３が形成される。
続いて、ＴＳＶ５３と電気的に接続される配線５５を形成する。
配線５４は、例えばダマシン法により形成される。詳細には、Ｓｉ基板５２上に絶縁膜５４を形成し、絶縁膜５４のＴＳＶ５３上に相当する部位に配線溝５４ａを形成し、配線溝５４ａを銅又は銅合金等の金属材料で埋め込むように例えばメッキ法で成膜した後、ＣＭＰで金属材料を研磨平坦化する。以上により、絶縁膜５４に埋め込まれた配線５５が形成される。
同様に、ＴＳＶ５３の形成工程及び配線５５の形成工程を複数回、本実施形態では２回実行する。
以上により、各半導体チップ５１が積層されて、配線５５を介して各半導体チップ５１のＴＳＶ５３が電気的に接続されてなる半導体装置が形成される。なお、配線５５の代わりに、ＴＳＶ５３と電気的に接続される配線を、例えばグラフェンを材料として形成しても良い。
本実施形態によれば、下地材料に依存することなくＳｉ５２の開口５２ａの下方部分５２ａ２内に高品質なＣＮＴ２３を形成し、信頼性の高い所期のＴＳＶ５３を備えた半導体装置を実現することができる。
以下、導電構造及びその製造方法、電子装置及びその製造方法の諸態様を付記としてまとめて記載する。
（付記１）被形成対象に開口を形成し、
起立して並列するカーボンナノチューブを形成し、
前記カーボンナノチューブの先端部分を前記開口内に挿入し、
前記開口内に挿入された前記先端部分を残して、前記カーボンナノチューブを除去することを特徴とする導電構造の製造方法。
（付記２）前記開口の上方部分をテーパ状に加工して、開口径を拡張し、
前記カーボンナノチューブは、前記開口内に挿入された前記先端部分の密度が、その他の部分の密度よりも高いことを特徴とする付記１に記載の導電構造の製造方法。
（付記３）前記先端部分を残して前記カーボンナノチューブを除去した際に、前記上方部分を有する前記開口内に前記先端部分が充填されることを特徴とする付記２に記載の導電構造の製造方法。
（付記４）前記先端部分を残して前記カーボンナノチューブを除去した後に、前記被形成対象の前記上方部分に相当する表層を平坦化除去することを特徴とする付記２に記載の導電構造の製造方法。
（付記５）前記カーボンナノチューブを形成する際には、支持基板の表面から前記カーボンナノチューブを成長し、前記カーボンナノチューブを覆うマスクを形成し、前記カーボンナノチューブを所定高さまで除去することを特徴とする付記１〜３のいずれか１項に記載の導電構造の製造方法。
（付記６）前記カーボンナノチューブの下端から所定高さまで覆うように前記マスクを形成し、前記カーボンナノチューブの前記マスクから露出する部分を除去することを特徴とする付記５に記載の導電構造の製造方法。
（付記７）前記カーボンナノチューブを全て覆うように前記マスクを形成し、前記カーボンナノチューブを前記マスクと共に所定高さまで除去することを特徴とする付記５に記載の導電構造の製造方法。
（付記８）テーパ状に開口径が拡張された上方部分を有する開口が形成された被形成対象と、
前記開口内を充填するカーボンナノチューブと
を含むことを特徴とする導電構造。
（付記９）前記カーボンナノチューブは、前記開口内において、前記上方部分以外における密度が前記上方部分における密度よりも高いことを特徴とする付記８に記載の導電構造。
（付記１０）基板上に機能素子を形成する工程と、
前記機能素子と電気的に接続される導電構造を形成する工程と
を含み、
前記導電構造を形成する工程は、
被形成対象に開口を形成し、
起立して並列するカーボンナノチューブを形成し、
前記カーボンナノチューブの先端部分を前記開口内に挿入し、
前記開口内に挿入された前記先端部分を残して、前記カーボンナノチューブを除去することを特徴とする電子装置の製造方法。
（付記１１）前記開口の上方部分をテーパ状に加工して、開口径を拡張し、
前記カーボンナノチューブは、前記開口内に挿入された前記先端部分の密度が、その他の部分の密度よりも高いことを特徴とする付記１０に記載の電子装置の製造方法。
（付記１２）前記先端部分を残して前記カーボンナノチューブを除去した際に、前記上方部分を有する前記開口内に前記先端部分が充填されることを特徴とする付記１１に記載の電子装置の製造方法。
（付記１３）前記先端部分を残して前記カーボンナノチューブを除去した後に、前記被形成対象の前記上方部分に相当する表層を平坦化除去することを特徴とする付記１１に記載の電子装置の製造方法。
（付記１４）前記カーボンナノチューブを形成する際には、支持基板の表面から前記カーボンナノチューブを成長し、前記カーボンナノチューブを覆うマスクを形成し、前記カーボンナノチューブを所定高さまで除去することを特徴とする付記１０〜１３のいずれか１項に記載の電子装置の製造方法。
（付記１５）前記カーボンナノチューブの下端から所定高さまで覆うように前記マスクを形成し、前記カーボンナノチューブの前記マスクから露出する部分を除去することを特徴とする付記１４に記載の電子装置の製造方法。
（付記１６）前記カーボンナノチューブを全て覆うように前記マスクを形成し、前記カーボンナノチューブを前記マスクと共に所定高さまで除去することを特徴とする付記１４に記載の電子装置の製造方法。
（付記１７）前記導電構造は、前記機能素子と配線とを接続するコンタクト部であることを特徴とする付記１０〜１６のいずれか１項に記載の電子装置の製造方法。
（付記１８）前記導電構造は、前記機能素子の上方で下層配線と上層配線とを電気的に接続するビア部であることを特徴とする付記１０〜１６のいずれか１項に記載の電子装置の製造方法。
（付記１９）基板上に形成された機能素子と、
前記機能素子と電気的に接続された導電構造と
を含み、
前記導電構造は、
テーパ状に開口径が拡張された上方部分を有する開口が形成された被形成対象と、
前記開口内を充填するカーボンナノチューブと
を備えたことを特徴とする電子装置。
（付記２０）前記カーボンナノチューブは、前記開口内において、前記上方部分以外における密度が前記上方部分における密度よりも高いことを特徴とする付記１９に記載の電子装置。
（付記２１）前記導電構造は、前記機能素子と配線とを接続するコンタクト部であることを特徴とする付記１９又は２０に記載の電子装置。
（付記２２）前記導電構造は、前記機能素子の上方で下層配線と上層配線とを電気的に接続するビア部であることを特徴とする付記１９又は２０に記載の電子装置。
１０，２０，２０ａ 導電構造
１１，１６，２５ 基板
１２ 酸化膜
１３，２２ 触媒材料
１４，２３ ＣＮＴ
１５ 転写支持膜
１７，２６，５４ 絶縁膜
１７ａ，２６ａ 開口
１８ ＳＯＧ
２１ 支持基板
２４ レジスト
２４ａ レジストマスク
２６ａ１ 上方部分
２６ａ２ 下方部分
２７ 下地金属膜
２８ ＳＯＧ
３１ Ｓｉ基板
３２ 素子分離構造
３３ ゲート絶縁膜
３４ ゲート電極
３５ ソース／ドレイン領域
３６ コンタクト部
３７ ダミーコンタクト部
３８ コンタクトメタル
３９ 多層グラフェン
４０ 下層配線
４１，４４ 層間絶縁膜
４１ａ，４４ａ 配線溝
４２ 下層配線
４３Ａ ビア部
４３Ｂ ダミービア部
４５ 上層配線
５１ 半導体チップ
５２ Ｓｉ基板
５２ａ 貫通口
５３ ＴＳＶ
５５ 配線

Claims (22)

  1. 被形成対象に開口を形成し、
    支持基板上に、起立して並列するカーボンナノチューブを形成し、
    前記支持基板から支持膜に前記カーボンナノチューブを転写し、又は前記支持基板上に前記カーボンナノチューブが形成された状態で、前記カーボンナノチューブの先端部分を前記開口内に挿入し、
    前記開口内に挿入された前記先端部分を残して、前記カーボンナノチューブを除去することを特徴とする導電構造の製造方法。
  2. 前記開口の上方部分をテーパ状に加工して、開口径を拡張し、
    前記カーボンナノチューブは、前記開口内に挿入された前記先端部分の密度が、その他の部分の密度よりも高いことを特徴とする請求項１に記載の導電構造の製造方法。
  3. 前記先端部分を残して前記カーボンナノチューブを除去した際に、前記上方部分を有する前記開口内に前記先端部分が充填されることを特徴とする請求項２に記載の導電構造の製造方法。
  4. 前記先端部分を残して前記カーボンナノチューブを除去した後に、前記被形成対象の前記上方部分に相当する表層を平坦化除去することを特徴とする請求項２に記載の導電構造の製造方法。
  5. 前記カーボンナノチューブを形成する際には、前記支持基板の表面から前記カーボンナノチューブを成長し、前記カーボンナノチューブを覆うマスクを形成し、前記カーボンナノチューブを所定高さまで除去することを特徴とする請求項１〜３のいずれか１項に記載の導電構造の製造方法。
  6. 前記カーボンナノチューブの下端から所定高さまで覆うように前記マスクを形成し、前記カーボンナノチューブの前記マスクから露出する部分を除去することを特徴とする請求項５に記載の導電構造の製造方法。
  7. 前記カーボンナノチューブを全て覆うように前記マスクを形成し、前記カーボンナノチューブを前記マスクと共に所定高さまで除去することを特徴とする請求項５に記載の導電構造の製造方法。
  8. テーパ状に開口径が拡張された上方部分を有する開口が形成された被形成対象と、
    前記開口内を充填するカーボンナノチューブと
    を含むことを特徴とする導電構造。
  9. 前記カーボンナノチューブは、前記開口内において、前記上方部分以外における密度が前記上方部分における密度よりも高いことを特徴とする請求項８に記載の導電構造。
  10. 基板上に機能素子を形成する工程と、
    前記機能素子と電気的に接続される導電構造を形成する工程と
    を含み、
    前記導電構造を形成する工程は、
    前記基板上に形成された絶縁膜に開口を形成し、
    支持基板上に、起立して並列するカーボンナノチューブを形成し、
    前記支持基板から支持膜に前記カーボンナノチューブを転写し、又は前記支持基板上に前記カーボンナノチューブが形成された状態で、前記カーボンナノチューブの先端部分を前記開口内に挿入し、
    前記開口内に挿入された前記先端部分を残して、前記カーボンナノチューブを除去することを特徴とする電子装置の製造方法。
  11. 前記開口の上方部分をテーパ状に加工して、開口径を拡張し、
    前記カーボンナノチューブは、前記開口内に挿入された前記先端部分の密度が、その他の部分の密度よりも高いことを特徴とする請求項１０に記載の電子装置の製造方法。
  12. 前記先端部分を残して前記カーボンナノチューブを除去した際に、前記上方部分を有する前記開口内に前記先端部分が充填されることを特徴とする請求項１１に記載の電子装置の製造方法。
  13. 前記先端部分を残して前記カーボンナノチューブを除去した後に、前記被形成対象の前記上方部分に相当する表層を平坦化除去することを特徴とする請求項１１に記載の電子装置の製造方法。
  14. 前記カーボンナノチューブを形成する際には、前記支持基板の表面から前記カーボンナノチューブを成長し、前記カーボンナノチューブを覆うマスクを形成し、前記カーボンナノチューブを所定高さまで除去することを特徴とする請求項１０〜１３のいずれか１項に記載の電子装置の製造方法。
  15. 前記カーボンナノチューブの下端から所定高さまで覆うように前記マスクを形成し、前記カーボンナノチューブの前記マスクから露出する部分を除去することを特徴とする請求項１４に記載の電子装置の製造方法。
  16. 前記カーボンナノチューブを全て覆うように前記マスクを形成し、前記カーボンナノチューブを前記マスクと共に所定高さまで除去することを特徴とする請求項１４に記載の電子装置の製造方法。
  17. 前記導電構造は、前記機能素子と配線とを接続するコンタクト部であることを特徴とする請求項１０〜１６のいずれか１項に記載の電子装置の製造方法。
  18. 前記導電構造は、前記機能素子の上方で下層配線と上層配線とを電気的に接続するビア部であることを特徴とする請求項１０〜１６のいずれか１項に記載の電子装置の製造方法。
  19. 基板上に形成された機能素子と、
    前記機能素子と電気的に接続された導電構造と
    を含み、
    前記導電構造は、
    テーパ状に開口径が拡張された上方部分を有する開口が形成された被形成対象と、
    前記開口内を充填するカーボンナノチューブと
    を備えたことを特徴とする電子装置。
  20. 前記カーボンナノチューブは、前記開口内において、前記上方部分以外における密度が前記上方部分における密度よりも高いことを特徴とする請求項１９に記載の電子装置。
  21. 前記導電構造は、前記機能素子と配線とを接続するコンタクト部であることを特徴とする請求項１９又は２０に記載の電子装置。
  22. 前記導電構造は、前記機能素子の上方で下層配線と上層配線とを電気的に接続するビア部であることを特徴とする請求項１９又は２０に記載の電子装置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10170426B2 (en) * 2015-03-18 2019-01-01 Fujitsu Limited Manufacturing method of wiring structure and wiring structure
JP6077076B1 (ja) * 2015-09-11 2017-02-08 株式会社東芝 グラフェン配線構造及びグラフェン配線構造の作製方法
KR102508471B1 (ko) * 2018-04-22 2023-03-10 에피노바테크 에이비 강화 박막 필름 장치
JP7085417B2 (ja) * 2018-06-25 2022-06-16 ルネサスエレクトロニクス株式会社 半導体装置
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EP3866189B1 (en) 2020-02-14 2022-09-28 Epinovatech AB A mmic front-end module
EP3879706A1 (en) 2020-03-13 2021-09-15 Epinovatech AB Field-programmable gate array device
JP7387003B2 (ja) 2021-03-10 2023-11-27 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体構造及び半導体構造の作製方法
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Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03227590A (ja) * 1990-02-01 1991-10-08 Fujitsu Ltd ビアの形成方法
JP4339657B2 (ja) 2003-09-30 2009-10-07 富士通株式会社 半導体装置及びその製造方法
JP5115681B2 (ja) 2005-07-15 2013-01-09 住友金属鉱山株式会社 燃料電池用電解質膜及び燃料電池用電解質膜の製造方法
WO2007110899A1 (ja) * 2006-03-24 2007-10-04 Fujitsu Limited 炭素系繊維のデバイス構造およびその製造方法
JP4869362B2 (ja) * 2009-01-29 2012-02-08 株式会社東芝 カーボンナノチューブの製造方法
JP5238775B2 (ja) * 2010-08-25 2013-07-17 株式会社東芝 カーボンナノチューブ配線の製造方法

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