JP7085417B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7085417B2
JP7085417B2 JP2018119615A JP2018119615A JP7085417B2 JP 7085417 B2 JP7085417 B2 JP 7085417B2 JP 2018119615 A JP2018119615 A JP 2018119615A JP 2018119615 A JP2018119615 A JP 2018119615A JP 7085417 B2 JP7085417 B2 JP 7085417B2
Authority
JP
Japan
Prior art keywords
wiring
dummy
semiconductor device
corner
view
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018119615A
Other languages
English (en)
Other versions
JP2020004756A (ja
Inventor
克己 永久
文人 太田
隆志 一法師
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2018119615A priority Critical patent/JP7085417B2/ja
Priority to US16/444,823 priority patent/US10923422B2/en
Publication of JP2020004756A publication Critical patent/JP2020004756A/ja
Application granted granted Critical
Publication of JP7085417B2 publication Critical patent/JP7085417B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置に関し、例えば、大電流を流すための配線を有する半導体装置に好適に利用できる技術に関するものである。
従来、半導体装置において、配線と層間絶縁膜との間の剥離や層間絶縁膜間の剥離を防止することが望まれる。
例えば、特許文献１には、層間絶縁膜上の金属を研磨する際に、層間絶縁膜に応力がかかり、層間絶縁膜剥れを防止することを目的として、層間絶縁膜ごとにダミー配線を形成し、上層および下層の各層間絶縁膜に形成されたダミー配線同士がビアプラグで接続された半導体装置が記載されている。この技術によれば、ダミー配線とビアプラグとの積層構造が層間絶縁膜の繋ぎ目となり、応力による層間絶縁膜剥れが防止できる。
特開２００５－１４２３５１号公報
本願発明者は、半導体装置において、大電流を流すために配線の膜厚を厚くすることを検討している。
前記半導体装置の構造を工夫することにより、半導体装置の信頼性の向上が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、第１配線と、前記第１配線の一つ上の配線層に形成された第２配線とを有している。半導体装置は、前記第１配線層と同一の配線層に形成された第１導体パターンと、前記第１配線と前記第２配線とに接触して、前記第１配線と前記第２配線とを電気的に接続する第１ビアと、前記第１導体パターンと前記第２配線とに接触する複数の第２ビアと、を有している。前記第１配線および前記第２配線は、平面視において、それぞれ長方形状に形成され、前記第２配線は、前記第１配線よりも厚い。平面視において、前記複数の第２ビアのうちの、前記第２配線の第１角部に最も近い第２ビアと、前記第１角部との間の第１距離は、前記第１ビアと前記第１角部との間の第２距離よりも短い。そして、平面視において、前記複数の第２ビアのうち、互いに隣り合う第２ビア間の第３距離は、前記複数の第２ビアのうちの前記第１ビアに最も近い第２ビアと前記第１ビアとの間の第４距離よりも短い。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置を示す拡大平面図である。 一実施の形態の半導体装置において、（ａ）は図１のＡ－Ａ線に沿って切断した構造を示す要部断面図、（ｂ）は図１のＢ－Ｂ線に沿って切断した構造を示す要部断面図である。 一実施の形態の半導体装置の製造工程中の要部断面図において、（ａ）は図１のＡ－Ａ線に相当する線に沿って切断した構造を示す要部断面図、（ｂ）は図１のＢ－Ｂ線に相当する線に沿って切断した構造を示す要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図において、（ａ）は図１のＡ－Ａ線に相当する線に沿って切断した構造を示す要部断面図、（ｂ）は図１のＢ－Ｂ線に相当する線に沿って切断した構造を示す要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図において、（ａ）は図１のＡ－Ａ線に相当する線に沿って切断した構造を示す要部断面図、（ｂ）は図１のＢ－Ｂ線に相当する線に沿って切断した構造を示す要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図において、（ａ）は図１のＡ－Ａ線に相当する線に沿って切断した構造を示す要部断面図、（ｂ）は図１のＢ－Ｂ線に相当する線に沿って切断した構造を示す要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図において、（ａ）は図１のＡ－Ａ線に相当する線に沿って切断した構造を示す要部断面図、（ｂ）は図１のＢ－Ｂ線に相当する線に沿って切断した構造を示す要部断面図である。 検討例の半導体装置を示す拡大平面図である。 検討例の半導体装置の製造工程中の要部断面図において、図８のＡ－Ａ線に相当する線に沿って切断した構造を示す要部断面図である。 図９に続く検討例の半導体装置の製造工程中の要部断面図において、図８のＡ－Ａ線に相当する線に沿って切断した構造を示す要部断面図である。 一実施の形態の半導体装置において、図１のＢ－Ｂ線に沿って切断した構造における第１ビアと第２ビアとの位置関係を示す要部断面図である。 一実施の形態の半導体装置において、図１のＢ－Ｂ線に沿って切断した構造を示す要部断面図である。 一実施の形態の半導体装置において、平面視における第１ビアと第２ビアとの位置関係を示す拡大平面図である。 一実施の形態の半導体装置において、平面視における第２ビアの位置と第２ビアの底部にかかる応力との関係を示すグラフである。 一実施の形態の半導体装置において、平面視における第２ビアの位置と角部にかかる応力との関係を示すグラフである。 第１の変形例の半導体装置を示す拡大平面図である。 第２の変形例の半導体装置を示す拡大平面図である。 第２の実施の形態の半導体装置を示す拡大平面図である。 第２の実施の形態の半導体装置において、図１８のＢ－Ｂ線に沿って切断した構造を示す要部断面図である。 第３の変形例の半導体装置を示す拡大平面図である。 第４の変形例の半導体装置を示す拡大平面図である。 第３の実施の形態の半導体装置を示す拡大平面図である。 第５の変形例の半導体装置を示す拡大平面図である。 第６の変形例の半導体装置を示す拡大平面図である。
（本願における記載形式・基本的用語・用法の説明）
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜半導体装置の構造について＞
一実施の形態による半導体装置の構成を、図１～図２を用いて説明する。図１は、実施の形態１の半導体装置ＳＤ１ａの拡大平面図である。図２は、実施の形態１の半導体装置ＳＤ１ａにおいて、（ａ）は図１のＡ－Ａ線に沿って切断した構造を示す要部断面図、（ｂ）は図１のＢ－Ｂ線に沿って切断した構造を示す要部断面図である。
図２（ａ）および図２（ｂ）に示すように、実施の形態１の半導体装置ＳＤ１ａは、基板（半導体基板）ＳＢを有している。基板ＳＢは、例えばシリコン（Ｓｉ）からなる。基板ＳＢの主面上には、素子分離膜ＥＩが形成されている。素子分離膜ＥＩは、例えば酸化シリコンからなる。
図２（ａ）に示すように、基板ＳＢの素子分離膜ＥＩが形成されていない領域（活性領域、ＭＯＳ形成領域）には、半導体素子として、ＭＯＳＦＥＴが形成されている。半導体装置ＳＤ１ａに形成されたＭＯＳＦＥＴは、基板ＳＢ内に形成されたソース領域ＳＲおよびドレイン領域ＤＲと、ソース領域ＳＲおよびドレイン領域ＤＲ間に形成されたチャネル領域ＣＨと、チャネル領域ＣＨ上に形成されたゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に形成されたゲート電極ＧＥとを有している。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなり、ゲート電極ＧＥは、例えばポリシリコン膜からなる。
また、実施の形態１の半導体装置ＳＤ１ａは、素子分離膜ＥＩおよび前記半導体素子（ＭＯＳＦＥＴ）を覆うように、基板ＳＢ上に形成された絶縁層ＩＬ１と、絶縁層ＩＬ１上に形成された配線Ｍ２と、配線Ｍ２を覆うように絶縁層ＩＬ１上に形成された絶縁層ＩＬ２と、絶縁層ＩＬ２上に形成された配線Ｍ３と、配線Ｍ３を覆うように絶縁層ＩＬ２上に形成された保護膜ＰＡとを有している。配線Ｍ３の厚さは、配線Ｍ２の厚さよりも厚い。
絶縁層ＩＬ１，ＩＬ２は、例えば、酸化シリコン膜からなる。配線Ｍ２，Ｍ３は、アルミニウム（Ａｌ）を主成分とする材料からなり、例えばアルミニウム（Ａｌ）膜からなる。保護膜ＰＡは、例えば酸化シリコン膜からなる。なお、図示しないが、配線Ｍ２，Ｍ３は、例えば、アルミニウム膜の下層にチタン膜および窒化チタン膜の積層膜等を配置した積層構造としてもよく、さらには、上層にもチタン膜および窒化チタン膜の積層膜を配置した積層構造としてもよい。
また、図２（ｂ）に示すように、実施の形態１の半導体装置ＳＤ１ａは、基板ＳＢの素子分離膜ＥＩが形成されている領域において、絶縁層ＩＬ１上にダミー配線（第１導体パターン）ＤＭが形成されている。配線Ｍ２およびダミー配線ＤＭは、同層（同一の配線層）に形成されている。
図２（ａ）に示すように、絶縁層ＩＬ１には、スルーホール（貫通孔）が形成され、前記スルーホール内に導電性のビア（プラグ）Ｖ１が埋め込まれている。ビアＶ１は、配線Ｍ２とＭＯＳＦＥＴのソース領域ＳＲとの間、および、配線Ｍ２とＭＯＳＦＥＴのドレイン領域ＤＲとの間に配置されて、配線Ｍ２とソース領域ＳＲとを、および、配線Ｍ２とドレイン領域ＤＲとをそれぞれ電気的に接続している。
また、図２（ａ）および図２（ｂ）に示すように、絶縁層ＩＬ２には、スルーホールが形成され、前記スルーホール内に導電性のビア（プラグ）Ｖ２およびダミービア（ダミープラグ）ＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４が埋め込まれている。ビアＶ２は、配線Ｍ３と配線Ｍ２との間に配置され、配線Ｍ３の下面（底面）と配線Ｍ２の上面とにそれぞれ接触することにより、配線Ｍ３と配線Ｍ２とを電気的に接続している。また、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４は、配線Ｍ３とダミー配線ＤＭとの間に配置され、配線Ｍ３の下面（底面）とダミー配線ＤＭ２とにそれぞれ接触している。ビアＶ１，Ｖ２およびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４は、例えば、タングステン（Ｗ）膜からなる。また、絶縁層ＩＬ２には段部ＳＴａ，ＳＴｂが形成されている。図１に示すように、平面視において、段部ＳＴａは、配線Ｍ３の長さ方向端部に位置し、段部ＳＴｂは、配線Ｍ３の幅方向端部に位置している。平面視において、段部ＳＴａを通る直線と段部ＳＴｂを通る直線とが交わる点は、配線Ｍ３の角部（第１角部、第２角部）ＣＩと一致する。
図１には、実施の形態１の半導体装置ＳＤ１ａにおける、配線Ｍ２，Ｍ３、ダミー配線ＤＭ、ビアＶ２およびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４の平面配置を表すために、それ以外の部材を省略した拡大平面図を示している。
図１に示すように、平面視において、配線Ｍ２および配線Ｍ３は、それぞれ長方形状に形成されている。配線Ｍ３の幅は、配線Ｍ２の幅よりも大きい。配線Ｍ２の長さ方向と、配線Ｍ３の長さ方向とは一致している。平面視において、配線Ｍ３の幅方向中央に、配線Ｍ２が配置されている。特に、平面視において、配線Ｍ２の幅方向中央と、配線Ｍ３の幅方向中央とは一致している。また、ビアＶ２は、配線Ｍ２の長さ方向一端部に配置されている。
実施の形態１の半導体装置ＳＤ１ａでは、平面視において、配線Ｍ３の長さ方向に沿って、配線Ｍ３の幅方向両端部にダミー配線ＤＭがそれぞれ形成されている。そして、前述したように、配線Ｍ３の下面（底面）とダミー配線ＤＭの上面とにそれぞれ接触するように、１組のダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４が配置されている。ダミー配線ＤＭおよびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４は、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置されているため、以下では、一方のダミー配線ＤＭおよびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４を例に説明する。
平面視において、ダミー配線ＤＭは、長方形状に形成されている。ダミー配線ＤＭの長さ方向と、配線Ｍ２，Ｍ３の長さ方向とは一致している。ダミー配線ＤＭの幅は、配線Ｍ３の幅よりも小さく、かつ、配線Ｍ２の幅と同じか、それよりも大きい。
ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４は、ダミー配線ＤＭの長さ方向に沿って配置されている。すなわち、ダミービアＤＶ１の中心ＤＶＯ１と、ダミービアＤＶ２の中心ＤＶＯ２と、ダミービアＤＶ３の中心ＤＶＯ３と、ダミービアＤＶ４の中心ＤＶＯ４とは、一直線上（Ｂ－Ｂ線上）に並んでいる。
また、平面視において、ビアＶ２は、角部ＣＩとダミービアＤＶ１の中心ＤＶＯ１とを通る直線ＣＬ上にはない。すなわち、配線Ｍ２の幅方向中央を通る直線（Ａ－Ａ線）と直線ＣＬとが交わる点をＶＯとすると、ビアＶ２の中心は、点ＶＯと一致していない。
また、ダミービアＤＶ１は、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４の中で、角部ＣＩに最も近い。ダミービアＤＶ４は、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４の中で、角部ＣＩから最も遠い。
ここで、平面視における、ダミービアＤＶ１とダミービアＤＶ２との間の距離（第３距離、第８距離）をＤａ１、ダミービアＤＶ２とダミービアＤＶ３との間の距離（第３距離、第８距離）をＤａ２、ダミービアＤＶ３とダミービアＤＶ４との間の距離（第３距離、第８距離）をＤａ３とする。そして、平面視における、ダミービアＤＶ１とビアＶ２との間の距離をＤｂ１、ダミービアＤＶ１とビアＶ２との間の距離をＤｂ１、ダミービアＤＶ１とビアＶ２との間の距離をＤｂ１、ダミービアＤＶ２とビアＶ２との間の距離をＤｂ２、ダミービアＤＶ３とビアＶ２との間の距離をＤｂ３、ダミービアＤＶ４とビアＶ２との間の距離をＤｂ４とする。このとき、隣り合うダミービア間の距離Ｄａｉ（距離Ｄａ１，Ｄａ２，Ｄａ３）は、ビアＶ２に最も近いダミービアとの間の距離（第４距離、第９距離）Ｄｂ３よりも短い。すなわち、隣り合うダミービア間の距離Ｄａｉ（距離Ｄａ１，Ｄａ２，Ｄａ３）は、ビアＶ２とダミービアとの間の距離Ｄｂｉ（距離Ｄｂ１，Ｄｂ２，Ｄｂ３，Ｄｂ４）のいずれよりも短い。また、平面視において、ダミービアＤＶ１と角部ＣＩとの間の距離（第１距離、第６距離）は、ビアＶ２と角部ＣＩとの間の距離（第２距離、第７距離）よりも短い。また、ダミービアＤＶ４と角部ＣＩとの間の距離（第５距離）は、ビアＶ２と角部ＣＩとの間の距離よりも長い。
配線Ｍ２の幅は、例えば０．６μｍであり、配線Ｍ３の幅は、例えば４μｍである。配線Ｍ２の膜厚は、例えば０．２～０．５μｍ、配線Ｍ３の膜厚は、例えば２～４μｍである。絶縁層ＩＬ１，ＩＬ２の厚さは、例えば０．６～１．３μｍである。
なお、ダミー配線ＤＭは、配線Ｍ２と異なる導体パターンであることを便宜上示すために、ダミー配線ＤＭと称しているが、配線ＤＭとして用いる導体パターンであってもよい。また、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４は、ビアＶ２と異なるビアであることを便宜上示すために、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４と称している。ただし、ダミー配線ＤＭは、実際の配線として用いられるものであってもよいし、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４も、実際のビアとして用いられるものであってもよい。すなわち、ダミー配線ＤＭが配線ＤＭとして用いられる場合には、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４を、配線ＤＭと配線Ｍ３とを電気的に接続するビアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４として用いてもよい。また、ダミー配線ＤＭは、配線Ｍ２以外のその他の配線と電気的に接続されていてもよい。
特に図示しないが、配線Ｍ２よりも下層に、または、配線Ｍ３よりも上層に、他の配線層を形成してもよい。また、配線Ｍ３と同層、または、配線Ｍ３よりも上層においてパッド電極を形成してもよい。
＜半導体装置の製造方法＞
実施の形態１の半導体装置ＳＤ１ａの製造方法について、図３～図７を用いて工程順に説明する。図３（ａ）～図７（ａ）は、実施の形態１の半導体装置ＳＤ１ａの製造工程中の要部断面図において、図１のＡ－Ａ線に相当する線に沿って切断した構造を示す要部断面図である。図３（ｂ）～図７（ｂ）は、実施の形態１の半導体装置ＳＤ１ａの製造工程中の要部断面図において、図１のＢ－Ｂ線に相当する線に沿って切断した構造を示す要部断面図である。
図３（ａ）および図３（ｂ）に示すように、基板ＳＢを用意する。基板ＳＢには、例えばシリコンウェハを用いる。まず、基板ＳＢの主面に、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法などにより、絶縁膜としての素子分離膜ＥＩを形成する。次に、基板ＳＢの素子分離膜ＥＩが形成されていない領域（活性領域、ＭＯＳ形成領域）を熱酸化して酸化シリコン膜を形成した後に、前記活性領域上に例えばポリシリコン膜を形成する。そして、フォトリソグラフィ技術およびドライエッチング技術などにより、前記ポリシリコン膜および前記酸化シリコン膜をパターニングして、ＭＯＳＦＥＴのゲート電極ＧＥおよびゲート絶縁膜ＧＩを形成する。さらに、ゲート電極ＧＥおよび素子分離膜ＥＩをマスクとするセルフアラインにより、基板ＳＢにｐ型（またはｎ型）不純物（ドーパント）をイオン注入する。その後、熱処理により不純物を拡散させ、基板ＳＢ内にＭＯＳＦＥＴのソース領域ＳＲおよびドレイン領域ＤＲを形成する。
次に、基板ＳＢ上に、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、例えば酸化シリコン膜からなる絶縁層ＩＬ１を形成する。次に、フォトリソグラフィ技術およびエッチング技術を用いて絶縁層ＩＬ１にスルーホールを形成する。スルーホールは、ソース領域ＳＲの一部およびドレイン領域ＤＲの一部を露出するように形成される。続いて、絶縁層ＩＬ１のスルーホール内に例えばタングステン膜を埋め込むことにより、ビアＶ１を形成する。
次に、絶縁層ＩＬ１上に、スパッタリング法などにより、例えばアルミニウムからなる導体膜ＣＤ２を堆積する。続いて、フォトレジストパターンＰＲ２を導体膜ＣＤ２上に形成する。
次に、図３（ａ）に示すように、フォトレジストパターンＰＲ２をマスクとして、ドライエッチングなどにより導体膜ＣＤ２をエッチングして、図４（ａ）に示すように、配線Ｍ２を形成する。また、同時に、図３（ｂ）に示すように、フォトレジストパターンＰＲ２をマスクとして、導体膜ＣＤ２をエッチングして、図４（ｂ）に示すように、ダミー配線ＤＭ２を形成する。その後、フォトレジストパターンＰＲ２をアッシングなどにより除去する。
続いて、図４（ａ）および図４（ｂ）に示すように、絶縁層ＩＬ１上に配線Ｍ２およびダミー配線ＤＭ２を覆うように、例えば酸化シリコン膜からなる絶縁層ＩＬ２を形成する。
続いて、図５（ａ）および図５（ｂ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いて絶縁層ＩＬ２にスルーホールを形成する。スルーホールは、配線Ｍ２の一部およびダミー配線ＤＭ２の一部を露出するように形成される。続いて、絶縁層ＩＬ２のスルーホール内に例えばタングステン膜を埋め込むことにより、ビアＶ２およびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４を形成する。
続いて、図６（ａ）および図６（ｂ）に示すように、絶縁層ＩＬ２上に、スパッタリング法などにより、例えばアルミニウムからなる導体膜ＣＤ３を堆積する。続いて、フォトレジストパターンＰＲ３を導体膜ＣＤ３上に形成する。
次に、フォトレジストパターンＰＲ３をマスクとして、ドライエッチングなどにより導体膜ＣＤ３をエッチングして、図７（ａ）および図７（ｂ）に示すように、配線Ｍ３を形成する。
なお、この際、導体膜ＣＤ３のエッチング残渣が残らないように、導体膜ＣＤ３に対してオーバーエッチングを行う。これにより、エッチングにより除去される導体膜ＣＤ３の下部に存在する絶縁層ＩＬ２には、導体膜ＣＤ３のオーバーエッチングにより削られる部分（以下、オーバーエッチング部ＯＥ２と称する）が存在する。そのため、エッチングにより除去される導体膜ＣＤ３の下部に存在する絶縁層ＩＬ２の厚さが、残存する導体膜ＣＤ３（すなわち配線Ｍ３）の下部に存在する絶縁層ＩＬ２の厚さよりも薄い。いいかえれば、エッチングにより除去される導体膜ＣＤ３の下部に存在する絶縁層ＩＬ２の絶縁層ＩＬ１を基準とした高さが、残存する導体膜ＣＤ３（すなわち配線Ｍ３）の下部に存在する絶縁層ＩＬ２の絶縁層ＩＬ１を基準とした高さよりも低い。以下では、絶縁層ＩＬ２の厚さ（高さ）が変化する位置を段部ＳＴａ，ＳＴｂとする。図１に示すように、段部ＳＴａは、配線Ｍ３の幅方向に沿って形成された段部であり、段部ＳＴｂは、配線Ｍ３の長さ方向に沿って形成された段部である。また、段部ＳＴａと段部ＳＴｂとの交点は、配線Ｍ３の角部ＣＩと一致する。そして、平面視において、絶縁層ＩＬ２の段部ＳＴａは、配線Ｍ３の長さ方向端部に一致し、絶縁層ＩＬ２の段部ＳＴｂは、配線Ｍ３の幅方向端部に一致する。
その後、フォトレジストパターンＰＲ３をアッシングなどにより除去する。
次に、図２（ａ）および図２（ｂ）に示すように、絶縁層ＩＬ２上に配線Ｍ３を覆うように、例えば酸化シリコン膜からなる保護膜ＰＡを形成する。
＜検討の経緯について＞
以下、本発明者が検討した検討例の半導体装置の構成について説明する。図８は、検討例の半導体装置ＳＤ１０１の拡大平面図である。
図８に示すように、検討例の半導体装置ＳＤ１０１は、ダミー配線ＤＭおよびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４が形成されておらず、この点が検討例の半導体装置ＳＤ１０１と実施の形態１のＳＤ１ａとの相違点である。検討例の半導体装置ＳＤ１０１のそれ以外の構成は、実施の形態１の半導体装置ＳＤ１ａの構成と同一であるため、半導体装置ＳＤ１０１の製造工程も含め、繰り返しの説明を省略する。
ここで、検討例について本発明者が見出した課題について説明する。図９および図１０は、検討例の半導体装置ＳＤ１０１の製造工程中の要部断面図において、図８のＡ－Ａ線に相当する線に沿って切断した構造を示す要部断面図である。図９は、図６（ａ）の後であって、図７（ａ）の前の製造工程中の要部断面図に相当する。図１０は、図２（ａ）の要部断面図に相当する。
本発明者の検討によれば、配線Ｍ３の形成に起因して、クラック（亀裂、ひび割れ）が生じることがわかった。具体的には、配線Ｍ３を構成する導体膜ＣＤ３の熱収縮および導体膜ＣＤ３のエッチングが原因である。以下、その理由について詳細に説明する。
まず、導体膜ＣＤ３の熱収縮について説明する。図６（ａ）および図６（ｂ）に示す導体膜ＣＤ３を形成する際の温度は４００℃程度に達する。そのため、導体膜ＣＤ３が常温（２５℃程度）まで冷却されると、大きな熱収縮が生じる。実際には、導体膜ＣＤ３と絶縁層ＩＬ２との摩擦などによって、導体膜ＣＤ３の変形が阻止されて、導体膜ＣＤ３（配線Ｍ３）内に熱応力が残留する。そのため、何らかの原因で導体膜ＣＤ３に残留した応力が解放されると、層間絶縁膜や配線を構成する導体膜と絶縁膜との界面等にクラックが生じる。特に、このクラックによってビアが破壊されると、配線間の導通不良（オープン不良）が発生してしまう。
なお、導体膜ＣＤ３と同様に、図３（ａ）および図３（ｂ）に示す導体膜ＣＤ２を形成する際にも、熱応力が残留する。ただし、導体膜の厚さが厚ければ厚いほど、そして、導体膜の面積が大きければ大きいほど、熱収縮に伴って導体膜に残留する応力は大きくなる。そのため、クラックの発生原因としては、導体膜ＣＤ２（配線Ｍ２）に残留する熱応力よりも、導体膜ＣＤ３（配線Ｍ３）に残留する熱応力によるものが大きい。
次に、導体膜ＣＤ３のエッチングについて説明する。図９に示すように、フォトレジストパターンＰＲ３をマスクとして、導体膜ＣＤ３（図６（ａ）参照）をエッチングして、配線Ｍ３を形成する際に、エッチング時間が短いと、導体膜ＣＤ３の残渣が生じる可能性がある。そのため、配線Ｍ３を形成する際に、導体膜ＣＤ３の残渣が生じないように、導体膜ＣＤ３に対してオーバーエッチングを行うことが不可欠になる。導体膜ＣＤ３に対してオーバーエッチングを行うことにより、導体膜ＣＤ３の残渣が生じなくなるが、その代償として、エッチングにより除去される導体膜ＣＤ３の下部に存在する絶縁層ＩＬ２には、導体膜ＣＤ３のオーバーエッチングにより削られるオーバーエッチング部ＯＥ２が生じる。オーバーエッチング部ＯＥ２の深さは、例えば５０～１００ｎｍであり、好ましくは７０～８０ｎｍである。このオーバーエッチング部ＯＥ２により、絶縁層ＩＬ２に段部ＳＴａ，ＳＴｂが形成される。
なお、配線の厚さが厚ければ厚いほど、十分なオーバーエッチングが必要となる。そのため、配線Ｍ２の形成時にもオーバーエッチング部（図示せず）は形成されるが、配線Ｍ２よりも薄い配線Ｍ２のオーバーエッチング部の深さは、配線Ｍ３の形成時のオーバーエッチング部ＯＥ２の深さに比べて浅い。
本発明者の検討によれば、以上で説明した配線Ｍ３を構成する導体膜ＣＤ３の熱収縮および導体膜ＣＤ３のエッチングが原因となり、配線Ｍ３に残留する応力によって、絶縁層ＩＬ２の段部ＳＴａ，ＳＴｂには応力ひずみが発生することがわかった。特に、段部ＳＴａと段部ＳＴｂとの交点、すなわち角部ＣＩに最大の応力ひずみが発生していることがわかった。そのため、配線Ｍ３の形成を起因とするクラックは、角部ＣＩを起点とするものが最も多く発生していることを突き止めた。
また、図８～図１０に示すように、配線Ｍ３に残留する応力は、配線Ｍ３が熱収縮により矢印ＣＥの方向に縮もうとする力である。ここで、配線Ｍ２に残留する応力も考慮に入れると、また、配線Ｍ２に残留する応力は、配線Ｍ２が熱収縮により矢印ＣＥの方向と逆方向に縮もうとする力である。そのため、ビアＶ２自体や、ビアＶ２と配線Ｍ２との界面、ビアＶ２と配線Ｍ３との界面に縁層ＩＬ２との界面に、最も負荷がかかりやすい。すなわち、角部ＣＩを起点としたクラックは、ビアＶ２自体や、ビアＶ２と配線Ｍ２との界面、ビアＶ２と配線Ｍ３との界面に縁層ＩＬ２との界面に向かって伸長することがわかった。
ここで、クラックの発生および伸長を具体的に説明する。図９に示すように、オーバーエッチング部ＯＥ２が形成された際に、配線Ｍ３の応力が解放されたとすると、角部ＣＩを起点としてクラックが発生する。そして、このクラックは、例えばビアＶ２と配線Ｍ２との界面に向かってクラックが伸長する。その結果、ビアＶ２自体が壊れるか、ビアＶ２が配線Ｍ２から剥がれることによって、配線Ｍ２と配線Ｍ３とが電気的に接続されなくなる。図９には、このようなクラックの伸長経路を矢印ＣＥで表している。検討例では、矢印ＣＥは角部ＣＩとビアＶ２の中心ＶＯとを通る直線ＣＬに沿っている。
なお、配線Ｍ３の形成を起因とするクラックは、配線に電流が流れるなどの半導体装置の動作や、この動作による配線や層間絶縁膜の温度変化など、様々な要因で発生する。そのため、図１０に示すように、このようなクラックが、絶縁層ＩＬ２上および配線Ｍ３上に保護膜ＰＡを形成した際や、製品として半導体装置を使用している際にも発生する可能性がある。
以上より、配線形成時の熱応力およびオーバーエッチングに起因するクラックによってビアがオープン不良となることがわかった。そのため、このようなビアのオープン不良を防止して、半導体装置の信頼性を向上することが望まれる。
＜実施の形態１の主要な特徴について＞
以下、実施の形態１の主要な特徴について説明する。図１１は、実施の形態１の半導体装置ＳＤ１ａにおいて、図１のＢ－Ｂ線に沿って切断した構造における第１ビアと第２ビアとの位置関係を示す要部断面図である。図１２は、実施の形態１の半導体装置ＳＤ１ａにおいて、図１のＢ－Ｂ線に沿って切断した構造を示す要部断面図である。
図１、図１１および図１２に示すように、実施の形態１の半導体装置ＳＤ１ａの主要な特徴の一つは、配線Ｍ２と配線Ｍ３とに接触するビア（第１ビア）Ｖ２の他に、配線Ｍ２と同一の配線層に形成されたダミー配線（第１導体パターン）ＤＭと配線Ｍ３とに接触する複数のダミービア（第２ビア）ＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４を有していることである。
また、ダミー配線ＤＭおよびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４は、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置されている。すなわち、平面視において、ダミー配線（第２導体パターン）ＤＭおよびダミービア（第３ビア）ＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４は、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、ダミー配線（第１導体パターン）ＤＭおよびダミービア（第２ビア）ＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４とそれぞれ対称的に配置されている。
そして、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４のうちの隣り合うダミービア間の距離Ｄａｉ（距離Ｄａ１，Ｄａ２，Ｄａ３）は、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４のうちのいずれかとビアＶ２との間の距離Ｄｂｉ（距離Ｄｂ１，Ｄｂ２，Ｄｂ３，Ｄｂ４）のいずれよりも短い。また、平面視において、ダミービアＤＶ１と角部ＣＩとの間の距離は、ビアＶ２と角部ＣＩとの間の距離よりも短い。また、ダミービアＤＶ４と角部ＣＩとの間の距離は、ビアＶ２と角部ＣＩとの間の距離よりも長い。
実施の形態１では、このような構成を採用したことにより、半導体装置の信頼性を向上させることができる。以下、その理由について具体的に説明する。
前述したように、配線Ｍ２よりも厚い配線Ｍ３の形成を起因とするクラックは、角部ＣＩを起点とするものが最も多く発生する。そのため、実施の形態１では、ビアＶ２の他に、ダミービアＤＶ１を設け、平面視において、角部ＣＩとダミービアＤＶ１との間の距離が、角部ＣＩとビアＶ２との間の距離よりも短くなるようにしている。こうすることで、図１１に示すように、角部ＣＩを起点としたクラックは、矢印ＣＥで示すように、ビアＶ２よりも角部ＣＩに近いダミービアＤＶ１に向けて伸長する。すなわち、ビアＶ２が壊れる代わりにダミービアＤＶ１が壊れ、ビアＶ２が壊れずに済む。
ただし、角部ＣＩからダミービアＤＶ１に伸長したクラックが、さらに別のビアに向かって伸長する可能性がある。そのため、単にダミービアＤＶ１をビアＶ２よりも角部ＣＩに近い位置に配置しただけでは、ビアＶ２にクラックが伸長する可能性を低減することはできない。そこで、実施の形態１では、ダミービアＤＶ２をさらに設け、ダミービアＤＶ１と、ダミービアＤＶ１に隣り合うダミービアＤＶ２との間の距離を、ダミービアＤＶ１とビアＶ２との間の距離よりも短くしている。こうすることで、図１２に示すように、角部ＣＩからダミービアＤＶ１に伸長したクラックは、ビアＶ２よりもダミービアＤＶ１に近いダミービアＤＶ２に向けて伸長する。すなわち、ビアＶ２が壊れる代わりにダミービアＤＶ２が壊れ、ビアＶ２が壊れずに済む。
続いて、ダミービアＤＶ２と、ダミービアＤＶ２に隣り合うダミービアＤＶ３との間の距離は、ダミービアＤＶ２とビアＶ２との間の距離よりも短い。こうすることで、図１２に示すように、ダミービアＤＶ１からダミービアＤＶ２に伸長したクラックは、ビアＶ２よりもダミービアＤＶ２に近いダミービアＤＶ３に向けて伸長する。すなわち、ビアＶ２が壊れる代わりにダミービアＤＶ３が壊れ、ビアＶ２が壊れずに済む。
続いて、ダミービアＤＶ３と、ダミービアＤＶ３に隣り合うダミービアＤＶ４との間の距離は、ダミービアＤＶ３とビアＶ２との間の距離よりも短い。こうすることで、図１２に示すように、ダミービアＤＶ２からダミービアＤＶ３に伸長したクラックは、ビアＶ２よりもダミービアＤＶ３に近いダミービアＤＶ４に向けて伸長する。すなわち、ビアＶ２が壊れる代わりにダミービアＤＶ４が壊れ、ビアＶ２が壊れずに済む。
そして、ダミービアＤＶ４と角部ＣＩとの間の距離は、ビアＶ２と角部ＣＩとの間の距離よりも長い。そのため、角部ＣＩからダミービアＤＶ１，ＤＶ２，ＤＶ３を経由してダミービアＤＶ４へと伸長したクラックは、伸長方向が大きく異なるビアＶ２に伸長する可能性が低い。その結果、ビアＶ２が壊れずに済む。
以上より、実施の形態１では、平面視において、ダミービアＤＶ１と角部ＣＩとの間の距離は、ビアＶ２と角部ＣＩとの間の距離よりも短くして、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４のうちの隣り合うダミービア間の距離Ｄａｉを、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４のうちのいずれかとビアＶ２との間の距離Ｄｂｉのいずれよりも短くしている。そして、ダミービアＤＶ４と角部ＣＩとの間の距離を、ビアＶ２と角部ＣＩとの間の距離よりも長くしている。こうすることで、配線形成時の熱応力およびオーバーエッチングに起因するクラックが角部ＣＩに発生した際に、このクラックをビアＶ２よりもクラックが伸長しやすいダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４に誘導して、ビアＶ２がオープン不良となる事態を防止することができる。
また、本発明者の検討により、クラックは、導体膜と絶縁層との間を剥離するように伸長しやすいことがわかっている。ここで、実施の形態１では、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４は、いずれもダミーメタルＤＭに接触している。そのため、角部ＣＩからダミービアＤＶ１に伸長したクラックは、絶縁層ＩＬ２とダミーメタルＤＭとの間を剥離するようにダミービアＤＶ２へと伸長しやすい。同様に、ダミービアＤＶ２に伸長したクラックは、絶縁層ＩＬ２とダミーメタルＤＭとの間を剥離するようにダミービアＤＶ３へと伸長しやすい。同様に、ダミービアＤＶ３に伸長したクラックは、絶縁層ＩＬ２とダミーメタルＤＭとの間を剥離するようにダミービアＤＶ４へと伸長しやすい。このように、実施の形態１では、角部ＣＩからダミービアＤＶ１に伸長したクラックをダミービアＤＶ２，ＤＶ３，ＤＶ４へと確実に誘導することができる。その結果、角部ＣＩから発生したクラックがビアＶ２に伸長することを防止して、配線Ｍ２と配線Ｍ３とが電気的に接続されなくなる事態を防止することができる。
以上より、実施の形態１では、配線形成時のオーバーエッチングに起因するクラックをダミービアに誘導することによって、ビアがオープン不良となることを防止し、半導体装置の信頼性を向上することができる。
また、図１に示すように、実施の形態１では、平面視において、絶縁層ＩＬ２の段部ＳＴａと段部ＳＴｂとの交点、すなわち角部ＣＩは、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで２箇所存在するが、どちらの角部ＣＩもその形状や配置が等しい。そのため、どちらの角部ＣＩにも等しく応力ひずみが発生する。そのため、配線Ｍ３の形成を起因とするクラックが角部ＣＩを起点として発生する確率は、２箇所の角部ＣＩで等しい。そこで、実施の形態１では、ダミー配線ＤＭおよびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４を、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置することで、２箇所の角部ＣＩのいずれを起点としてクラックが発生したとしても、それぞれに最も近いダミービアＤＶ１にクラックを誘導することができる。そして、ダミービアＤＶ１に伸長したクラックを、そのダミービアＤＶ１に近いダミービアＤＶ２，ＤＶ３，ＤＶ４へと誘導することができる。
また、実施の形態１の半導体装置ＳＤ１ａの主要な特徴の他の一つは、ビアＶ２が、角部ＣＩとダミービアＤＶ１の中心ＤＶＯ１とを通る直線ＣＬ上にないことである。
前述したように、図１に示すように、角部ＣＩを起点としたクラックは、矢印ＣＥで示すように、ビアＶ２よりも角部ＣＩに近いダミービアＤＶ１に向けて伸長する。ここで、角部ＣＩからダミービアＤＶ１に伸長したクラックが、角部ＣＩとダミービアＤＶ１の中心ＤＶＯ１とを通る直線ＣＬに沿って伸長する可能性がある。そのため、もしビアＶ２が直線ＣＬ上の点ＶＯの位置にあったとすると、ダミービアＤＶ１に最も近いダミービアＤＶ２に向かって伸長せず、点ＶＯの位置にあるビアＶ２に向かって伸長するおそれがある。
そこで、実施の形態１では、ビアＶ２を直線ＣＬ上に形成しないことで、角部ＣＩからダミービアＤＶ１に伸長したクラックが、ビアＶ２に向かって伸長する可能性を低減することができる。
そして、実施の形態１では、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４は、ダミー配線ＤＭの長さ方向に沿って、一直線上（Ｂ－Ｂ線上）に並んでいる。そのため、ダミービアＤＶ１に伸長したクラックを、そのダミービアＤＶ１に近いダミービアＤＶ２に誘導することができれば、ダミービアＤＶ２に伸長したクラックがそのダミービアＤＶ２と同一直線上にあるダミービアＤＶ３，ＤＶ４に伸長しやすくなる。その結果、クラックがビアＶ２に向かって伸長する可能性をより低減することができる。
実施の形態１では、（１）ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４のうちの隣り合うダミービア間の距離Ｄａｉは、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４のうちのいずれかとビアＶ２との間の距離Ｄｂｉのいずれよりも短い、という構成と、（２）ビアＶ２が角部ＣＩとダミービアＤＶ１の中心ＤＶＯ１とを通る直線ＣＬ上にない、という構成との両方を備えている場合を例に説明した。ただし、前記（１）の構成を有していれば、角部ＣＩからダミービアＤＶ１に伸長したクラックをダミービアＤＶ２，ＤＶ３，ＤＶ４へと誘導することができため、前記（２）は必須の構成ではない。
しかし、ビアＶ２を直線ＣＬ上に形成しないことで、角部ＣＩからダミービアＤＶ１に伸長したクラックが、ビアＶ２に向かって伸長する可能性を低減することができるという点で、前記（１）の構成と、前記（２）の構成との両方を備えていることが好ましい。
また、実施の形態１では、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４と４つのダミービアを有している場合を例に説明したが、これに限定されず、隣り合うダミービア間の距離Ｄａｉが、ダミービアのいずれかとビアとの間の距離Ｄｂｉのいずれよりも短いという条件を満たせば、ダミービアの数はいくつでもよい。クラックがビアに向かって伸長する可能性を低減するためには、ダミービアの数は多い方が好ましい。一方、設計コストや製造コストを低減するためには、ダミービアの数は少ない方が好ましい。
また、前述したように、ダミー配線ＤＭは、実際の配線として用いられるものであってもよいし、ダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４も、実際のビアとして用いられるものであってもよい。そのため、ダミー配線ＤＭは、配線Ｍ２と直接接触していてもよいし、配線Ｍ２と一体に形成されていてもよい。ただし、前述したように、クラックは、導体膜と絶縁層との間を剥離するように伸長しやすい。そのため、ビアＶ２にクラックが伸長するのを確実に防止するためには、ダミー配線ＤＭは配線Ｍ２と別体に形成され、ダミー配線ＤＭと配線Ｍ２とは、互いに接触していないことが好ましい。
＜ダミービアの配置について＞
ここで、ダミービアＤＶ１の配置の最適化について検討する。図１３は、実施の形態１の半導体装置ＳＤ１ａにおいて、平面視におけるビアＶ２とダミービアＤＶ１との位置関係を示す拡大平面図である。図１４は、実施の形態１の半導体装置ＳＤ１ａにおいて、平面視におけるダミービアＤＶ１の位置とダミービアＤＶ１の底部にかかる応力との関係を示すグラフである。図１５は、実施の形態１の半導体装置ＳＤ１ａにおいて、平面視におけるダミービアＤＶ１の位置と角部ＣＩにかかる応力との関係を示すグラフである。
まず、図１３に示すように、平面視において、配線Ｍ３の長さ方向に沿った軸をｙ軸とし、配線Ｍ３の幅方向に沿った軸をｚ軸とする。そして、角部ＣＩのうちの１つの座標を（ｙ，ｚ）＝（０．０，０．０）とする。ここでは角部ＣＩのうちのもう１つの座標を（ｙ，ｚ）＝（０．０，４．０）とし、ビアＶ２の座標を（ｙ，ｚ）＝（２．０，２．０）とする。以上を前提として、ダミービアＤＶ１の座標（ｙ，ｚ）を変化させたときのダミービアＤＶ１の底部にかかる応力と、角部ＣＩにかかる応力とをシミュレーションにより調べた。
図１４は、ダミービアＤＶ１の座標（ｙ，ｚ）を変化させたときのダミービアＤＶ１の底部にかかるミーゼス応力を示している。ミーゼス応力とは、物体内部に生じる応力状態を単一の値で示すために用いられる相当応力の一つである。図１４に示すように、ダミービアＤＶ１の座標を変化させたとき、ダミービアＤＶ１の位置が（ｙ，ｚ）＝（０．２５，０．２５）および（ｙ，ｚ）＝（０．２５，３．７５）のときに、ダミービアＤＶ１の底部の応力が最大となる。すなわち、ダミービアＤＶ１を角部ＣＩに最も接近させた際に、ダミービアＤＶ１の底部に最大の応力が生じる。そして、ダミービアＤＶ１を段部ＳＴａ（角部ＣＩ）から遠ざければ遠ざけるほど、ダミービアＤＶ１の底部にかかるミーゼス応力は小さくなっていく。
また、図１５は、ダミービアＤＶ１の座標（ｙ，ｚ）を変化させたときの角部ＣＩにかかるミーゼス応力を示している。図１５に示すように、ダミービアＤＶ１の座標を変化させたとき、角部ＣＩにかかる応力は、ダミービアＤＶ１の位置にかかわらず、ほぼ一定である。
以上より、平面視において、ダミービアＤＶ１と角部ＣＩとの間の距離を、ビアＶ２と角部ＣＩとの間の距離よりも短くすることで、ダミービアＤＶ１の底部に生じる応力をビアＶ２の底部に生じる応力よりも大きくすることができる。こうすることで、図１に示すように、角部ＣＩを起点としたクラックは、矢印ＣＥで示すように、ビアＶ２よりも角部ＣＩに近いダミービアＤＶ１に向けて伸長する。すなわち、ビアＶ２が壊れる代わりにダミービアＤＶ１が壊れ、ビアＶ２が壊れずに済む。なお、図１４および図１５に示す結果からわかるように、角部ＣＩからダミービアＤＶ１にクラックを確実に誘導するためには、ダミービアＤＶ１は、平面視において、角部ＣＩにできるだけ近づけて配置することが好ましい。
（変形例１）
上記実施の形態１の第１の変形例（以下、変形例１）の半導体装置について説明する。図１６は、変形例１の半導体装置ＳＤ１ｂを示す拡大平面図である。
図１６に示すように、変形例１では、平面視において、配線Ｍ３の２箇所の角部のうちの一方において、角部ＣＩａが鋭角に形成されており、その結果、絶縁層ＩＬ２においても、角部は鋭角に形成されている。なお、配線Ｍ３のもう１つの角部ＣＩｂは、鋭角には形成されておらず、その結果、絶縁層ＩＬ２においても、角部は鋭角に形成されていない。
また、平面視において、配線Ｍ２およびビアＶ２は、配線Ｍ３の幅方向端部を通る直線Ｃｅａ，Ｃｅｂと平行な直線Ｃｖに沿って形成されている。鋭角に形成された角部ＣＩａ側の直線Ｃｅａと直線Ｃｖとの距離は、鋭角に形成されていない角部ＣＩｂ側の直線Ｃｅｂと直線Ｃｖとの距離よりも長い。すなわち、鋭角に形成された角部ＣＩａ側の直線Ｃｅａと直線Ｃｖとの距離は、鋭角に形成された角部ＣＩａ側の直線Ｃｅａと配線Ｍ３の幅方向中央を通る直線Ｃｏとの距離よりも長い。
以上の点が、変形例１の半導体装置ＳＤ１ｂと上記実施の形態１の半導体装置ＳＤ１ａとの相違点である。変形例１の半導体装置ＳＤ１ｂのそれ以外の構成は、上記実施の形態１の半導体装置ＳＤ１ａの構成と同一であるため、繰り返しの説明を省略する。
前述したように、図１に示す実施の形態１では、平面視において、２箇所の角部ＣＩは、どちらもその形状や配置が等しい。従って、どちらの角部ＣＩにも等しく応力ひずみが発生し、その結果、配線Ｍ３の形成を起因とするクラックが角部ＣＩを起点として発生する確率は、２箇所の角部ＣＩで等しい。そのため、ダミー配線ＤＭおよびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４を、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置していた。
一方、図１６に示す変形例１では、平面視において、一方の角部ＣＩａは鋭角に形成されているため、もう一方の角部ＣＩｂよりも角部ＣＩａの方が発生する応力ひずみの大きさが大きい。そのため、配線Ｍ３の形成を起因とするクラックが角部ＣＩａを起点として発生する確率は、角部ＣＩｂを起点として発生する確率よりも高い。
従って、変形例１では、角部ＣＩａ付近にダミー配線ＤＭおよびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４を配置している。こうすることで、角部ＣＩａを起点として発生したクラックを、角部ＣＩａに最も近いダミービアＤＶ１に確実に誘導することができる。そして、実施の形態１と同様に、ダミービアＤＶ１からダミービアＤＶ２へ、ダミービアＤＶ２からダミービアＤＶ３へ、ダミービアＤＶ３からダミービアＤＶ４へとクラックを誘導して、ビアＶ２にクラックが伸長することを防止することができる。
また、変形例１では、角部ＣＩａを鋭角に形成することで、角部ＣＩｂを起点としたクラックが相対的に発生しにくくなるため、角部ＣＩｂ付近にダミー配線ＤＭおよびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４を配置する必要がなくなる。
そして、変形例１では、配線Ｍ２およびビアＶ２は、鋭角に形成された角部ＣＩａ側の直線Ｃｅａに対する距離が、配線Ｍ３の幅方向中央を通る直線Ｃｏよりも長い直線Ｃｖ上に形成されている。前述したように、配線Ｍ３の形成を起因とするクラックが鋭角に形成された角部ＣＩａを起点として発生する確率は、角部ＣＩｂを起点として発生する確率よりも高い。そのため、ビアＶ２をあらかじめ角部ＣＩａから遠ざけておくことで、角部ＣＩａを起点として発生したクラックが、ビアＶ２に伸長するのを防止することができる。
以上より、変形例１では、上記実施の形態１と同様に、配線Ｍ３の形成を起因とするクラックが、ビアＶ２に伸長してビアＶ２が壊れオープン不良となる事態を防止することができる。なお、変形例１は、角部ＣＩｂ付近にダミー配線ＤＭおよびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４を配置する必要がなくなり、製造コストを低減することができるという点で、上記実施の形態１よりも有利である。一方、上記実施の形態１は、２箇所の角部ＣＩのいずれを起点としてクラックが発生したとしても、それぞれに最も近いダミービアＤＶ１にクラックを誘導して、ビアＶ２の破壊を防止できる点で、変形例１よりも有利である。
（変形例２）
上記実施の形態１の第２の変形例（以下、変形例２）の半導体装置について説明する。図１７は、変形例２の半導体装置ＳＤ１ｃを示す拡大平面図である。
図１７に示すように、変形例２では、平面視において、配線Ｍ３の２箇所の角部のうちの一方において、角部ＣＩｄが鈍角に形成されており（すなわち、角部ＣＩｄが面取りされており）、その結果、絶縁層ＩＬ２においても、角部が鈍角に形成されている。特に、変形例２では、平面視において、角部ＣＩｄは矩形の角を内側に後退させた構造になっている。なお、配線Ｍ３のもう１つの角部ＣＩｃは、鈍角には形成されておらず、その結果、絶縁層ＩＬ２においても、角部は鈍角に形成されていない。
また、平面視において、配線Ｍ２およびビアＶ２は、配線Ｍ３の幅方向端部を通る直線Ｃｅｃ，Ｃｅｄと平行な直線Ｃｖに沿って形成されている。鈍角に形成されていない角部ＣＩｃ側の直線Ｃｅｃと直線Ｃｖとの距離は、鈍角に形成された角部ＣＩｄ側の直線Ｃｅｄと直線Ｃｖとの距離よりも長い。すなわち、鈍角に形成された角部ＣＩｄ側の直線Ｃｅｄと直線Ｃｖとの距離は、鈍角に形成された角部ＣＩｄ側の直線Ｃｅｄと配線Ｍ３の幅方向中央を通る直線Ｃｏとの距離よりも短い。
以上の点が、変形例２の半導体装置ＳＤ１ｃと上記実施の形態１の半導体装置ＳＤ１ａとの相違点である。変形例２の半導体装置ＳＤ１ｃのそれ以外の構成は、上記実施の形態１の半導体装置ＳＤ１ａの構成と同一であるため、繰り返しの説明を省略する。
前述したように、図１に示す実施の形態１では、平面視において、２箇所の角部ＣＩは、どちらもその形状や配置が等しい。従って、どちらの角部ＣＩにも等しく応力ひずみが発生し、その結果、配線Ｍ３の形成を起因とするクラックが角部ＣＩを起点として発生する確率は、２箇所の角部ＣＩで等しい。そのため、ダミー配線ＤＭおよびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４を、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置していた。
一方、図１７に示す変形例２では、平面視において、一方の角部ＣＩｄは鈍角に形成されているため、もう一方の角部ＣＩｃよりも角部ＣＩｄの方が発生する応力ひずみの大きさが小さい。そのため、配線Ｍ３の形成を起因とするクラックが角部ＣＩｄを起点として発生する確率は、角部ＣＩｃを起点として発生する確率よりも低い。
従って、変形例２では、角部ＣＩｃ付近にダミー配線ＤＭおよびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４を配置している。こうすることで、角部ＣＩｃを起点として発生したクラックを、角部ＣＩｃに最も近いダミービアＤＶ１に確実に誘導することができる。そして、実施の形態１と同様に、ダミービアＤＶ１からダミービアＤＶ２へ、ダミービアＤＶ２からダミービアＤＶ３へ、ダミービアＤＶ３からダミービアＤＶ４へとクラックを誘導して、ビアＶ２にクラックが伸長することを防止することができる。
また、変形例２では、角部ＣＩｄを鈍角に形成することで、角部ＣＩｄを起点としたクラックが相対的に発生しにくくなるため、角部ＣＩｄ付近にダミー配線ＤＭおよびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４を配置する必要がなくなる。
そして、変形例２では、配線Ｍ２およびビアＶ２は、鈍角に形成された角部ＣＩｄ側の直線Ｃｅｄに対する距離が、配線Ｍ３の幅方向中央を通る直線Ｃｏよりも短い直線Ｃｖ上に形成されている。前述したように、配線Ｍ３の形成を起因とするクラックが鈍角に形成された角部ＣＩｄを起点として発生する確率は、角部ＣＩｃを起点として発生する確率よりも低い。そのため、ビアＶ２をあらかじめ角部ＣＩｄに近づけることによって、ビアＶ２を相対的に角部ＣＩｃから遠ざけ、角部ＣＩｃを起点として発生したクラックが、ビアＶ２に伸長するのを防止することができる。
以上より、変形例２では、上記実施の形態１と同様に、配線Ｍ３の形成を起因とするクラックが、ビアＶ２に伸長してビアＶ２が壊れオープン不良となる事態を防止することができる。なお、変形例２は、角部ＣＩｄ付近にダミー配線ＤＭおよびダミービアＤＶ１，ＤＶ２，ＤＶ３，ＤＶ４を配置する必要がなくなり、製造コストを低減することができるという点で、上記実施の形態１よりも有利である。一方、上記実施の形態１は、２箇所の角部ＣＩのいずれを起点としてクラックが発生したとしても、それぞれに最も近いダミービアＤＶ１にクラックを誘導して、ビアＶ２の破壊を防止できる点で、変形例２よりも有利である。
（実施の形態２）
実施の形態２の半導体装置について説明する。図１８は、実施の形態２の半導体装置ＳＤ２ａを示す拡大平面図である。図１９は、実施の形態２の半導体装置ＳＤ２ａにおいて、図１８のＢ－Ｂ線に沿って切断した構造を示す要部断面図である。
図１８には、実施の形態２の半導体装置ＳＤ２ａにおける、配線Ｍ２，Ｍ３、ダミー配線ＤＭ２、ビアＶ２およびダミービアＤＶ１ａ，ＤＶ１ｂ，ＤＶ２ａ，ＤＶ２ｂの平面配置を表すために、それ以外の部材を省略した拡大平面図を示している。
図１８に示すように、実施の形態２の半導体装置ＳＤ２ａでは、平面視において、配線Ｍ３の長さ方向に沿って、配線Ｍ３の幅方向両端部にダミー配線（第１導体パターン）ＤＭ２がそれぞれ形成されている。そして、配線Ｍ３の下面（底面）とダミー配線ＤＭ２の上面とにそれぞれ接触するように、ダミービアＤＶ１ａ，ＤＶ１ｂ，ＤＶ２ａ，ＤＶ２ｂが配置されている。ダミービアＤＶ１ａ，ＤＶ１ｂ，ＤＶ２ａ，ＤＶ２ｂは、例えば、タングステン（Ｗ）膜からなる。
ダミービアＤＶ１ａと、ダミービアＤＶ１ｂとは、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置されている。ダミービアＤＶ１ａが接するダミー配線ＤＭ２と、ダミービアＤＶ１ｂが接するダミー配線ＤＭ２とは、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置されている。ダミービアＤＶ２ａと、ダミービアＤＶ２ｂとは、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置されている。ダミービアＤＶ２ａが接するダミー配線ＤＭ２と、ダミービアＤＶ２ｂが接するダミー配線ＤＭ２とは、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置されている。
平面視において、ダミー配線ＤＭ２は、正方形状に形成されている。ダミー配線ＤＭ２の１辺の長さは、配線Ｍ３の幅よりも小さく、かつ、配線Ｍ２の幅と同じか、それよりも大きい。
ダミービアＤＶ１ａは、ダミービアＤＶ１ａ，ＤＶ２ａの中で、角部ＣＩに最も近い。ビアＤＶ２と角部ＣＩとの間の距離は、ダミービアＤＶ２ａと角部ＣＩとの間の距離よりも長い。また、ダミービアＤＶ１ｂは、ダミービアＤＶ１ｂ，ＤＶ２ｂの中で、角部ＣＩに最も近い。ビアＤＶ２と角部ＣＩとの間の距離は、ダミービアＤＶ２ｂと角部ＣＩとの間の距離よりも長い。
平面視において、ダミービア（第４ビア）ＤＶ２ａの中心ＤＶＯ２ａは、角部（第１角部）ＣＩとダミービア（第２ビア）ＤＶ１ａの中心ＤＶＯ１ａとを通る直線ＣＬａ上にある。ダミービア（第５ビア）ＤＶ２ｂの中心ＤＶＯ２ｂは、角部（第２角部）ＣＩとダミービア（第３ビア）ＤＶ１ｂの中心ＤＶＯ１ｂとを通る直線ＣＬｂ上にある。一方、平面視において、ビアＶ２は、直線ＣＬａ上および直線ＣＬｂ上にはない。
以下、実施の形態２の半導体装置ＳＤ２ａの断面構造について、図１８のＢ－Ｂ線に沿った要部断面図に基づいて説明する。
図１９に示すように、実施の形態２の半導体装置ＳＤ２ａは、基板ＳＢの素子分離膜ＥＩが形成されている領域において、絶縁層ＩＬ１上にダミー配線ＤＭ２が形成されている。配線Ｍ２およびダミー配線ＤＭ２は、同層（同一の配線層）に形成されている。
また、図１９に示すように、絶縁層ＩＬ２には、スルーホールが形成され、前記スルーホール内に導電性のダミービア（ダミープラグ）ＤＶ１ａ，ＤＶ２ｂが埋め込まれている。ダミービアＤＶ１ａ，ＤＶ２ｂは、配線Ｍ３とダミー配線ＤＭ２との間にそれぞれ配置され、配線Ｍ３の下面（底面）とダミー配線ＤＭ２とにそれぞれ接触している。
以上の点が、実施の形態２の半導体装置ＳＤ２ａと上記実施の形態１の半導体装置ＳＤ１ａとの相違点である。実施の形態２の半導体装置ＳＤ２ａのそれ以外の構成は、上記実施の形態１の半導体装置ＳＤ１ａの構成と同一であるため、繰り返しの説明を省略する。
まず、角部ＣＩから、角部ＣＩに最も近いダミービアＤＶ１ａにクラックが伸長するのは、上記実施の形態１と同様である。ここで、前述したように、角部ＣＩからダミービアＤＶ１ａに伸長したクラックが、角部ＣＩとダミービアＤＶ１ａの中心ＤＶＯ１ａとを通る直線ＣＬａに沿って伸長する可能性がある。そこで、この性質を利用して、ダミービアＤＶ２ａの中心ＤＶＯ２ａを直線ＣＬａ上に配置する。そして、ビアＶ２は、直線ＣＬａ上に配置しない。こうすることで、ダミービアＤＶ１ａに伸長したクラックをダミービアＤＶ２ａに誘導することができ、ビアＶ２にクラックが伸長することを防止することができる。
同様に、角部ＣＩから、角部ＣＩに最も近いダミービアＤＶ１ｂにクラックが伸長する。ここで、ダミービアＤＶ２ｂの中心ＤＶＯ２ｂを直線ＣＬｂ上に配置する。そして、ビアＶ２は、直線ＣＬｂ上に配置しない。こうすることで、ダミービアＤＶ１ｂに伸長したクラックをダミービアＤＶ２ｂに誘導することができ、ビアＶ２にクラックが伸長することを防止することができる。
そして、ビアＶ２と角部ＣＩとの間の距離は、ダミービアＤＶ２ａ，ＤＶ２ｂと角部ＣＩとの間の距離よりも長い。すなわち、ビアＶ２とダミービアＤＶ１ａとの間の距離は、ダミービアＤＶ２ａ，ＤＶ２ｂとダミービアＤＶ１ａとの間の距離よりも長い。そのため、ダミービアＤＶ１ａに伸長したクラックがダミービアＤＶ２ａに伸長しなかったとしても、このクラックはダミービアＤＶ１ａに最も近いダミービアＤＶ２ｂに伸長することになる。その結果、ビアＶ２が壊れずに済む。
以上より、実施の形態２では、角部ＣＩとダミービアＤＶ１ａ，ＤＶ２ａとを一直線上に配置することで、角部ＣＩからダミービアＤＶ１ａに伸長したクラックが、ビアＶ２に向かって伸長する可能性を低減することができる。そして、角部ＣＩとダミービアＤＶ１ｂ，ＤＶ２ｂとを一直線上に配置することで、角部ＣＩからダミービアＤＶ１ｂに伸長したクラックが、ビアＶ２に向かって伸長する可能性を低減することができる。
実施の形態２は、角部ＣＩとダミービアＤＶ１ａ，ＤＶ２ａとを一直線上に配置するという条件、および、角部ＣＩとダミービアＤＶ１ｂ，ＤＶ２ｂとを一直線上に配置するという条件をそれぞれ満たせば、ある程度自由にレイアウト変更が可能である点で、上記実施の形態１よりも有利である。一方、上記実施の形態１は、ダミービア同士の距離が短いため、ダミービアからダミービアへとクラックを誘導しやすく、ビアにクラックが伸長する可能性を低減しやすいという点で、実施の形態２よりも有利である。
（変形例３）
上記実施の形態２の第１の変形例（以下、変形例３）の半導体装置について説明する。図２０は、変形例３の半導体装置ＳＤ２ｂを示す拡大平面図である。
図２０に示すように、変形例３では、平面視において、配線Ｍ３の２箇所の角部ＣＩのうちの一方において、角部ＣＩａが鋭角に形成されており、その結果、絶縁層ＩＬ２においても、角部は鋭角に形成されている。なお、配線Ｍ３のもう１つの角部ＣＩｂは、鋭角には形成されておらず、その結果、絶縁層ＩＬ２においても、角部は鋭角に形成されていない。
そして、角部ＣＩａ付近にダミービアＤＶ１およびダミービアＤＶ１が接するダミー配線ＤＭ２が配置されている。そして、角部ＣＩａとダミービアＤＶ１の中心ＤＶＯ１とを通る直線ＣＬ上に、ダミービアＤＶ２の中心ＤＶＯ２がのるように、ダミービアＤＶ２が配置されている。
以上の点が、変形例３の半導体装置ＳＤ２ｂと上記実施の形態２の半導体装置ＳＤ２ａとの相違点である。変形例３の半導体装置ＳＤ２ｂのそれ以外の構成は、上記実施の形態２の半導体装置ＳＤ２ａの構成と同一であるため、繰り返しの説明を省略する。
前述したように、図１８に示す実施の形態２では、平面視において、２箇所の角部ＣＩは、どちらもその形状や配置が等しい。従って、どちらの角部ＣＩにも等しく応力ひずみが発生し、その結果、配線Ｍ３の形成を起因とするクラックが角部ＣＩを起点として発生する確率は、２箇所の角部ＣＩで等しい。そのため、ダミービアＤＶ１ａおよびダミービアＤＶ１ａが接するダミー配線ＤＭ２と、ダミービアＤＶ１ｂおよびダミービアＤＶ１ｂが接するダミー配線ＤＭ２とを、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置していた。そして、ダミービアＤＶ２ａおよびダミービアＤＶ２ａが接するダミー配線ＤＭ２と、ダミービアＤＶ２ｂおよびダミービアＤＶ２ｂが接するダミー配線ＤＭ２とを、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置していた。
一方、図２０に示す変形例３では、平面視において、一方の角部ＣＩａは鋭角に形成されているため、もう一方の角部ＣＩｂよりも角部ＣＩａの方が発生する応力ひずみの大きさが大きい。そのため、配線Ｍ３の形成を起因とするクラックが角部ＣＩａを起点として発生する確率は、角部ＣＩｂを起点として発生する確率よりも高い。
従って、変形例３では、角部ＣＩａ付近にダミービアＤＶ１およびダミービアＤＶ１が接するダミー配線ＤＭ２を配置している。そして、角部ＣＩａとダミービアＤＶ１の中心ＤＶＯ１とを通る直線ＣＬ上に、ダミービアＤＶ２を配置している。こうすることで、角部ＣＩａを起点として発生したクラックを、角部ＣＩａに最も近いダミービアＤＶ１に確実に誘導することができる。そして、実施の形態２と同様に、ダミービアＤＶ１からダミービアＤＶ２へとクラックを誘導して、ビアＶ２にクラックが伸長することを防止することができる。
また、変形例３では、角部ＣＩａを鋭角に形成することで、角部ＣＩｂを起点としたクラックが相対的に発生しにくくなるため、角部ＣＩｂ付近にダミー配線ＤＭ２およびダミービアＤＶ１を配置する必要がなくなる。そして、角部ＣＩｂとダミービアＤＶ１とを通る直線上に、ダミービアＤＶ２を配置する必要もなくなる。
以上より、変形例３では、上記実施の形態２と同様に、配線Ｍ３の形成を起因とするクラックが、ビアＶ２に伸長してビアＶ２が壊れオープン不良となる事態を防止することができる。なお、変形例３は、角部ＣＩｂ付近にダミー配線ＤＭ２およびダミービアＤＶ１を配置する必要がなくなり、角部ＣＩｂとダミービアＤＶ１とを通る直線上に、ダミービアＤＶ２を配置する必要もなくなるため、製造コストを低減することができ、上記実施の形態２よりも有利である。一方、上記実施の形態２は、２箇所の角部ＣＩのいずれを起点としてクラックが発生したとしても、それぞれに最も近いダミービアＤＶ１にクラックを誘導して、ビアＶ２の破壊を防止できる点で、変形例３よりも有利である。
（変形例４）
上記実施の形態２の第２の変形例（以下、変形例４）の半導体装置について説明する。図２１は、変形例４の半導体装置ＳＤ２ｃを示す拡大平面図である。
図２１に示すように、変形例４では、平面視において、配線Ｍ３の２箇所の角部のうちの一方において、角部ＣＩｄが鈍角に形成されており（すなわち、角部ＣＩｄが面取りされており）、その結果、絶縁層ＩＬ２においても、角部が鈍角に形成されている。特に、変形例４では、平面視において、角部ＣＩｄは矩形の角を内側に後退させた構造になっている。なお、配線Ｍ３のもう１つの角部ＣＩｃは、鈍角には形成されておらず、その結果、絶縁層ＩＬ２においても、角部は鈍角に形成されていない。
そして、角部ＣＩｃ付近にダミービアＤＶ１およびダミービアＤＶ１が接するダミー配線ＤＭ２が配置されている。そして、角部ＣＩｃとダミービアＤＶ１の中心ＤＶＯ１とを通る直線ＣＬ上に、ダミービアＤＶ２の中心ＤＶＯ２がのるように、ダミービアＤＶ２が配置されている。
以上の点が、変形例４の半導体装置ＳＤ２ｃと上記実施の形態２の半導体装置ＳＤ２ａとの相違点である。変形例４の半導体装置ＳＤ２ｃのそれ以外の構成は、上記実施の形態２の半導体装置ＳＤ２ａの構成と同一であるため、繰り返しの説明を省略する。
前述したように、図１８に示す実施の形態２では、平面視において、２箇所の角部ＣＩは、どちらもその形状や配置が等しい。従って、どちらの角部ＣＩにも等しく応力ひずみが発生し、その結果、配線Ｍ３の形成を起因とするクラックが角部ＣＩを起点として発生する確率は、２箇所の角部ＣＩで等しい。そのため、ダミービアＤＶ１ａおよびダミービアＤＶ１ａが接するダミー配線ＤＭ２と、ダミービアＤＶ１ｂおよびダミービアＤＶ１ｂが接するダミー配線ＤＭ２とを、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置していた。そして、ダミービアＤＶ２ａおよびダミービアＤＶ２ａが接するダミー配線ＤＭ２と、ダミービアＤＶ２ｂおよびダミービアＤＶ２ｂが接するダミー配線ＤＭ２とを、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置していた。
一方、図２１に示す変形例４では、平面視において、一方の角部ＣＩｄは鈍角に形成されているため、もう一方の角部ＣＩｃよりも角部ＣＩｄの方が発生する応力ひずみの大きさが小さい。そのため、配線Ｍ３の形成を起因とするクラックが角部ＣＩｄを起点として発生する確率は、角部ＣＩｃを起点として発生する確率よりも低い。
従って、変形例４では、角部ＣＩｃ付近にダミービアＤＶ１およびダミービアＤＶ１が接するダミー配線ＤＭ２を配置している。そして、角部ＣＩｃとダミービアＤＶ１の中心ＤＶＯ１とを通る直線ＣＬ上に、ダミービアＤＶ２を配置している。こうすることで、角部ＣＩｃを起点として発生したクラックを、角部ＣＩｃに最も近いダミービアＤＶ１に確実に誘導することができる。そして、実施の形態２と同様に、ダミービアＤＶ１からダミービアＤＶ２へとクラックを誘導して、ビアＶ２にクラックが伸長することを防止することができる。
また、変形例４では、角部ＣＩｄを鈍角に形成することで、角部ＣＩｄを起点としたクラックが相対的に発生しにくくなるため、角部ＣＩｄ付近にダミー配線ＤＭ２およびダミービアＤＶ１を配置する必要がなくなる。そして、角部ＣＩｄとダミービアＤＶ１とを通る直線上に、ダミービアＤＶ２を配置する必要もなくなる。
以上より、変形例４では、上記実施の形態２と同様に、配線Ｍ３の形成を起因とするクラックが、ビアＶ２に伸長してビアＶ２が壊れオープン不良となる事態を防止することができる。なお、変形例４は、角部ＣＩｄ付近にダミー配線ＤＭ２およびダミービアＤＶ１を配置する必要がなくなり、角部ＣＩｄとダミービアＤＶ１とを通る直線上に、ダミービアＤＶ２を配置する必要もなくなるため、製造コストを低減することができ、上記実施の形態２よりも有利である。一方、上記実施の形態２は、２箇所の角部ＣＩのいずれを起点としてクラックが発生したとしても、それぞれに最も近いダミービアＤＶ１にクラックを誘導して、ビアＶ２の破壊を防止できる点で、変形例４よりも有利である。
（実施の形態３）
実施の形態３の半導体装置について説明する。図２２は、実施の形態３の半導体装置ＳＤ３ａを示す拡大平面図である。
図２２には、実施の形態３の半導体装置ＳＤ３ａにおける、配線Ｍ２，Ｍ２ａ，Ｍ３、ダミー配線ＤＭ２、ビアＶ２ａ，Ｖ２ｂおよびダミービアＤＶ１ａ，ＤＶ１ｂの平面配置を表すために、それ以外の部材を省略した拡大平面図を示している。
図２２に示すように、実施の形態３の半導体装置ＳＤ３ａでは、配線Ｍ２の長さ方向一端部に配線Ｍ２よりも幅の大きい配線Ｍ２ａが形成されている。配線Ｍ２と配線Ｍ２ａとは一体に形成されている。ビアＶ２ａ，Ｖ２ｂは、配線Ｍ３と配線Ｍ２ａとに接触するように配置されている。
また、図２２に示すように、平面視において、配線Ｍ３の長さ方向に沿って、配線Ｍ３の幅方向両端部にダミー配線（第１導体パターン）ＤＭ２がそれぞれ形成されている。そして、配線Ｍ３の下面（底面）とダミー配線ＤＭ２の上面とにそれぞれ接触するように、ダミービアＤＶ１ａ，ＤＶ１ｂが配置されている。
ダミービアＤＶ１ａおよびダミービアＤＶ１ａが接するダミー配線ＤＭ２と、ダミービアＤＶ１ｂおよびダミービアＤＶ１ｂが接するダミー配線ＤＭ２とは、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置されている。
ビア（第１ビア）Ｖ２ａと角部ＣＩとの間の距離は、ダミービアＤＶ１ａと角部ＣＩとの間の距離よりも長い。また、ビア（第６ビア）Ｖ２ｂと角部ＣＩとの間の距離は、ダミービアＤＶ１ｂと角部ＣＩとの間の距離よりも長い。
平面視において、ビアＶ２ａ，Ｖ２ｂは、角部（第１角部）ＣＩとダミービア（第２ビア）ＤＶ１ａの中心ＤＶＯ１ａとを結ぶ直線ＣＬａ上、および、角部（第２角部）ＣＩとダミービア（第３ビア）ＤＶ１ｂの中心ＤＶＯ１ｂとを結ぶ直線ＣＬｂ上にはない。
以上の点が、実施の形態３の半導体装置ＳＤ３ａと上記実施の形態１の半導体装置ＳＤ１ａとの相違点である。実施の形態３の半導体装置ＳＤ３ａのそれ以外の構成は、上記実施の形態１の半導体装置ＳＤ１ａの構成と同一であるため、繰り返しの説明を省略する。
まず、角部ＣＩから、角部ＣＩに最も近いダミービアＤＶ１ａにクラックが伸長するのは、上記実施の形態１および実施の形態２と同様である。ここで、前述したように、角部ＣＩからダミービアＤＶ１ａに伸長したクラックが、角部ＣＩとダミービアＤＶ１ａの中心ＤＶＯ１ａとを通る直線ＣＬａに沿って伸長する可能性がある。また、同様に、角部ＣＩからダミービアＤＶ１ｂに伸長したクラックが、角部ＣＩとダミービアＤＶ１ｂの中心ＤＶＯ１ｂとを通る直線ＣＬｂに沿って伸長する可能性がある。
そこで、上記実施の形態２と同様に、この性質を利用して、ビアＶ２ａ，Ｖ２ｂは、直線ＣＬａ上に配置しない。こうすることで、ダミービアＤＶ１ａに伸長したクラックが、ビアＶ２ａ，Ｖ２ｂにクラックが伸長することを防止することができる。同様に、ビアＶ２ａ，Ｖ２ｂは、直線ＣＬｂ上に配置しない。こうすることで、ダミービアＤＶ１ｂに伸長したクラックが、ビアＶ２ａ，Ｖ２ｂにクラックが伸長することを防止することができる。
ここで、実施の形態３では、上記実施の形態２のダミービアＤＶ２ａ，ＤＶ２ｂに相当するダミービアを有していない。一方、配線Ｍ３と配線Ｍ２とを接続するビアＶ２ａ，Ｖ２ｂを有している。そのため、ダミービアＤＶ１ａに伸長したクラックが、矢印ＣＥａに沿ってダミービアＤＶ１ａに近いビアＶ２ａに伸長する可能性があるが、もしビアＶ２ａがこのクラックにより壊れたとしても、ビアＶ２ｂが生き残る。同様に、ダミービアＤＶ１ｂに伸長したクラックが、矢印ＣＥｂに沿ってダミービアＤＶ１ｂに近いビアＶ２ｂに伸長する可能性があるが、もしビアＶ２ｂがこのクラックにより壊れたとしても、ビアＶ２ａが生き残る。そのため、クラックによる配線間の導通不良を防止することができる。
以上より、実施の形態３では、角部ＣＩとダミービアＤＶ１ａ，ＤＶ２ａとを一直線上に配置することで、角部ＣＩからダミービアＤＶ１ａに伸長したクラックが、ビアＶ２に向かって伸長する可能性を低減することができる。そして、角部ＣＩとダミービアＤＶ１ｂ，ＤＶ２ｂとを一直線上に配置することで、角部ＣＩからダミービアＤＶ１ｂに伸長したクラックが、ビアＶ２に向かって伸長する可能性を低減することができる。
実施の形態３は、角部ＣＩの付近にダミービアＤＶ１ａ，ＤＶ１ｂを配置するのみで、その他のレイアウトに自由度が大きい点で、上記実施の形態１および実施の形態２よりも有利である。一方、上記実施の形態１は、ダミービア同士の距離が短いため、ダミービアからダミービアへとクラックを誘導しやすく、ビアにクラックが伸長する可能性を低減しやすいという点で、実施の形態３よりも有利である。また、上記実施の形態２は、角部と複数のダミービアとを一直線上に配置することで、ダミービアからダミービアへとクラックを誘導しやすく、ビアにクラックが伸長する可能性を低減しやすいという点で、実施の形態３よりも有利である。
（変形例５）
上記実施の形態３の第１の変形例（以下、変形例５）の半導体装置について説明する。図２３は、変形例５の半導体装置ＳＤ３ｂを示す拡大平面図である。
図２３に示すように、変形例５では、平面視において、配線Ｍ３の２箇所の角部ＣＩのうちの一方において、角部ＣＩａが鋭角に形成されており、その結果、絶縁層ＩＬ２においても、角部は鋭角に形成されている。なお、配線Ｍ３のもう１つの角部ＣＩｂは、鋭角には形成されておらず、その結果、絶縁層ＩＬ２においても、角部は鋭角に形成されていない。
以上の点が、変形例５の半導体装置ＳＤ３ｂと上記実施の形態３の半導体装置ＳＤ３ａとの相違点である。変形例５の半導体装置ＳＤ３ｂのそれ以外の構成は、上記実施の形態３の半導体装置ＳＤ３ａの構成と同一であるため、繰り返しの説明を省略する。
前述したように、図２２に示す実施の形態３では、平面視において、２箇所の角部ＣＩは、どちらもその形状や配置が等しい。従って、どちらの角部ＣＩにも等しく応力ひずみが発生し、その結果、配線Ｍ３の形成を起因とするクラックが角部ＣＩを起点として発生する確率は、２箇所の角部ＣＩで等しい。そのため、ダミービアＤＶ１ａおよびダミービアＤＶ１ａが接するダミー配線ＤＭ２と、ダミービアＤＶ１ｂおよびダミービアＤＶ１ｂが接するダミー配線ＤＭ２とを、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置していた。
一方、図２３に示す変形例５では、平面視において、一方の角部ＣＩａは鋭角に形成されているため、もう一方の角部ＣＩｂよりも角部ＣＩａの方が発生する応力ひずみの大きさが大きい。そのため、配線Ｍ３の形成を起因とするクラックが角部ＣＩａを起点として発生する確率は、角部ＣＩｂを起点として発生する確率よりも高い。
従って、変形例５では、角部ＣＩａ付近にダミービアＤＶ１およびダミービアＤＶ１が接するダミー配線ＤＭ２を配置している。こうすることで、角部ＣＩａを起点として発生したクラックを、角部ＣＩａに最も近いダミービアＤＶ１に確実に誘導することができる。
また、変形例５では、上記実施の形態３と同様に、ビアＶ２ａ，Ｖ２ｂは、直線ＣＬ上に配置しない。こうすることで、ダミービアＤＶ１に伸長したクラックが、ビアＶ２ａ，Ｖ２ｂにクラックが伸長することを防止することができる。
そして、変形例５では、上記実施の形態３と同様に、配線Ｍ３と配線Ｍ２とを接続するビアＶ２ａ，Ｖ２ｂを有している。そのため、ダミービアＤＶ１に伸長したクラックが、矢印ＣＥに沿ってダミービアＤＶ１に近いビアＶ２ａに伸長する可能性があるが、もしビアＶ２ａがこのクラックにより壊れたとしても、ビアＶ２ｂが生き残る。そのため、クラックによる配線間の導通不良を防止することができる。
また、変形例５では、角部ＣＩａを鋭角に形成することで、角部ＣＩｂを起点としたクラックが相対的に発生しにくくなるため、角部ＣＩｂ付近にダミー配線ＤＭ２およびダミービアＤＶ１を配置する必要がなくなる。
以上より、変形例５では、上記実施の形態３と同様に、配線Ｍ３の形成を起因とするクラックが、ビアＶ２ａ，Ｖ２ｂに伸長してビアＶ２ａ，Ｖ２ｂが壊れオープン不良となる事態を防止することができる。
なお、変形例５は、角部ＣＩｂ付近にダミー配線ＤＭ２およびダミービアＤＶ１を配置する必要がなくなるため、製造コストを低減することができ、上記実施の形態３よりも有利である。一方、上記実施の形態３は、２箇所の角部ＣＩのいずれを起点としてクラックが発生したとしても、それぞれに最も近いダミービアＤＶ１ａ，ＤＶ１ｂにクラックを誘導して、ビアＶ２ａ，Ｖ２ｂの破壊を防止できる点で、変形例５よりも有利である。
（変形例６）
上記実施の形態３の第２の変形例（以下、変形例６）の半導体装置について説明する。図２４は、変形例６の半導体装置ＳＤ３ｃを示す拡大平面図である。
図２４に示すように、変形例６では、平面視において、配線Ｍ３の２箇所の角部のうちの一方において、角部ＣＩｄが鈍角に形成されており（すなわち、角部ＣＩｄが面取りされており）、その結果、絶縁層ＩＬ２においても、角部が鈍角に形成されている。特に、変形例６では、平面視において、角部ＣＩｄは矩形の角を内側に後退させた構造になっている。なお、配線Ｍ３のもう１つの角部ＣＩｃは、鈍角には形成されておらず、その結果、絶縁層ＩＬ２においても、角部は鈍角に形成されていない。
そして、角部ＣＩｃ付近にダミービアＤＶ１およびダミービアＤＶ１が接するダミー配線ＤＭ２が配置されている。
以上の点が、変形例６の半導体装置ＳＤ３ｃと上記実施の形態３の半導体装置ＳＤ３ａとの相違点である。変形例６の半導体装置ＳＤ３ｃのそれ以外の構成は、上記実施の形態３の半導体装置ＳＤ３ａの構成と同一であるため、繰り返しの説明を省略する。
前述したように、図２２に示す実施の形態３では、平面視において、２箇所の角部ＣＩは、どちらもその形状や配置が等しい。従って、どちらの角部ＣＩにも等しく応力ひずみが発生し、その結果、配線Ｍ３の形成を起因とするクラックが角部ＣＩを起点として発生する確率は、２箇所の角部ＣＩで等しい。そのため、ダミービアＤＶ１ａおよびダミービアＤＶ１ａが接するダミー配線ＤＭ２と、ダミービアＤＶ１ｂおよびダミービアＤＶ１ｂが接するダミー配線ＤＭ２とを、配線Ｍ３の幅方向中央を通る直線（Ａ－Ａ線）を挟んで、対称に配置していた。
一方、図２４に示す変形例６では、平面視において、一方の角部ＣＩｄは鈍角に形成されているため、もう一方の角部ＣＩｃよりも角部ＣＩｄの方が発生する応力ひずみの大きさが小さい。そのため、配線Ｍ３の形成を起因とするクラックが角部ＣＩｄを起点として発生する確率は、角部ＣＩｃを起点として発生する確率よりも低い。
従って、変形例６では、角部ＣＩｃ付近にダミービアＤＶ１およびダミービアＤＶ１が接するダミー配線ＤＭ２を配置している。こうすることで、角部ＣＩｃを起点として発生したクラックを、角部ＣＩｃに最も近いダミービアＤＶ１に確実に誘導することができる。
また、変形例６では、上記実施の形態３と同様に、ビアＶ２ａ，Ｖ２ｂは、直線ＣＬ上に配置しない。こうすることで、ダミービアＤＶ１に伸長したクラックが、ビアＶ２ａ，Ｖ２ｂにクラックが伸長することを防止することができる。
そして、変形例６では、上記実施の形態３と同様に、配線Ｍ３と配線Ｍ２とを接続するビアＶ２ａ，Ｖ２ｂを有している。そのため、ダミービアＤＶ１に伸長したクラックが、矢印ＣＥに沿ってダミービアＤＶ１に近いビアＶ２ａに伸長する可能性があるが、もしビアＶ２ａがこのクラックにより壊れたとしても、ビアＶ２ｂが生き残る。そのため、クラックによる配線間の導通不良を防止することができる。
また、変形例６では、角部ＣＩｄを鈍角に形成することで、角部ＣＩｄを起点としたクラックが相対的に発生しにくくなるため、角部ＣＩｄ付近にダミー配線ＤＭ２およびダミービアＤＶ１を配置する必要がなくなる。
以上より、変形例６では、上記実施の形態３と同様に、配線Ｍ３の形成を起因とするクラックが、ビアＶ２ａ，Ｖ２ｂに伸長してビアＶ２ａ，Ｖ２ｂが壊れオープン不良となる事態を防止することができる。
なお、変形例６は、角部ＣＩｄ付近にダミー配線ＤＭ２およびダミービアＤＶ１を配置する必要がなくなるため、製造コストを低減することができ、上記実施の形態３よりも有利である。一方、上記実施の形態３は、２箇所の角部ＣＩのいずれを起点としてクラックが発生したとしても、それぞれに最も近いダミービアＤＶ１ａ，ＤＶ１ｂにクラックを誘導して、ビアＶ２ａ，Ｖ２ｂの破壊を防止できる点で、変形例６よりも有利である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
その他、実施の形態に記載された内容に対応するもの或いはその一部を以下に記載する。
［付記１］
（ａ）基板を準備する工程、
（ｂ）前記基板上に第１絶縁膜を形成する工程、
（ｃ）前記（ｂ）工程の後に、前記第１絶縁膜上に第１導体膜を形成する工程、
（ｄ）前記（ｃ）工程の後に、前記第１導体膜をエッチングすることにより、第１配線および第１導体パターンを形成する工程、
（ｅ）前記（ｄ）工程の後に、前記第１配線および前記第１導体パターンを覆うように第２絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程の後に、前記第２絶縁膜に前記第１配線に達する第１開口部および前記第１導体パターンに達する複数の第２開口部を形成する工程、
（ｇ）前記（ｆ）工程の後に、前記第１開口部内に第１ビアを形成し、前記複数の第２開口部内のそれぞれに複数の第２ビアを形成する工程、
（ｈ）前記（ｇ）工程の後に、前記第２絶縁膜上に前記第１導体膜よりも厚い第２導体膜を形成する工程、
（ｉ）前記（ｈ）工程の後に、前記第２導体膜をエッチングすることにより、第２配線を形成する工程、
を含み、
前記第１配線および前記第２配線は、平面視において、それぞれ長方形状に形成され、
前記第２配線は、前記第１配線よりも厚く、
平面視において、前記複数の第２ビアのうち前記第２配線の第１角部に最も近い第２ビアと前記第１角部との間の第１距離は、前記第１ビアと前記第１角部との間の第２距離よりも短く、
平面視において、前記複数の第２ビアのうち互いに隣り合う第２ビア間の第３距離は、前記複数の第２ビアのうち前記第１ビアに最も近い第２ビアと前記第１ビアとの間の第４距離よりも短い、半導体装置の製造方法。
［付記２］
付記１記載の半導体装置の製造方法において、
前記（ｉ）工程では、平面視において、前記第２絶縁膜のうち、前記第２配線と重ならない領域がオーバーエッチングされ、前記第２絶縁膜の厚さは、平面視において前記第２配線と重なる第１領域よりも、平面視において前記第２配線と重ならない第２領域の方が薄い、半導体装置の製造方法。
［付記３］
（ａ）基板を準備する工程、
（ｂ）前記基板上に第１絶縁膜を形成する工程、
（ｃ）前記（ｂ）工程の後に、前記第１絶縁膜上に第１導体膜を形成する工程、
（ｄ）前記（ｃ）工程の後に、前記第１導体膜をエッチングすることにより、第１配線および第１導体パターンを形成する工程、
（ｅ）前記（ｄ）工程の後に、前記第１配線および前記第１導体パターンを覆うように第２絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程の後に、前記第２絶縁膜に前記第１配線に達する第１開口部および前記第１導体パターンに達する第２開口部を形成する工程、
（ｇ）前記（ｆ）工程の後に、前記第１開口部内に第１ビアを形成し、前記第２開口部内に第２ビアを形成する工程、
（ｈ）前記（ｇ）工程の後に、前記第２絶縁膜上に前記第１導体膜よりも厚い第２導体膜を形成する工程、
（ｉ）前記（ｈ）工程の後に、前記第２導体膜をエッチングすることにより、第２配線を形成する工程、
を含み、
前記第１配線および前記第２配線は、平面視において、それぞれ長方形状に形成され、
前記第２配線は、前記第１配線よりも厚く、
平面視において、前記第２配線の第１角部と前記第１ビアとの間の距離は、前記第１角部と前記第２ビアとの間の距離よりも長く、
前記第１ビアは、前記第１角部と前記第２ビアとを通る直線上にない、半導体装置の製造方法。
［付記４］
付記３記載の半導体装置の製造方法において、
前記（ｉ）工程では、平面視において、前記第２絶縁膜のうち、前記第２配線と重ならない領域がオーバーエッチングされ、前記第２絶縁膜の厚さは、平面視において前記第２配線と重なる第１領域よりも、平面視において前記第２配線と重ならない第２領域の方が薄い、半導体装置の製造方法。
ＣＤ２，ＣＤ３ 導体膜
ＣＩ，ＣＩａ，ＣＩｂ，ＣＩｃ，ＣＩｄ 角部
ＤＭ，ＤＭ２ ダミー配線
ＤＶ１，ＤＶ１ａ，ＤＶ１ｂ，ＤＶ２，ＤＶ２ａ，ＤＶ２ｂ，ＤＶ３，ＤＶ４ ダミービア
ＥＩ 素子分離膜
ＩＬ１，ＩＬ２，ＩＬ３ 絶縁層
Ｍ２，Ｍ２ａ，Ｍ３ 配線
ＰＡ 保護膜
ＳＢ 基板
ＳＤ１０１，ＳＤ１ａ，ＳＤ１ｂ，ＳＤ１ｃ，ＳＤ２ａ，ＳＤ２ｂ，ＳＤ２ｃ，ＳＤ３ａ，ＳＤ３ｂ，ＳＤ３ｃ 半導体装置
ＳＴａ，ＳＴｂ 段部
Ｖ１，Ｖ２，Ｖ２ａ，Ｖ２ｂ ビア

Claims (17)

  1. 基板と、
    前記基板上に形成された複数の配線層と、
    前記複数の配線層のうちの第１配線層に形成された第１配線と、
    前記複数の配線層のうちの、前記第１配線層の一つ上の配線層である第２配線層に形成された第２配線と、
    前記第１配線層と前記第２配線層との間に配置された第１絶縁層と、
    前記第１配線層に形成された第１導体パターンと、
    前記第１配線と前記第２配線とに接触して、前記第１配線と前記第２配線とを電気的に接続する第１ビアと、
    前記第１導体パターンと前記第２配線とに接触する複数の第２ビアと、
    前記第１配線層に形成された第２導体パターンと、
    前記第２導体パターンと前記第２配線とに接触する複数の第３ビアと、
    を有し、
    前記第１配線および前記第２配線は、平面視において、それぞれ長方形状に形成され、
    前記第２配線は、前記第１配線よりも厚く、
    平面視において、前記複数の第２ビアのうち前記第２配線の第１角部に最も近い第２ビアと前記第１角部との間の第１距離は、前記第１ビアと前記第１角部との間の第２距離よりも短く、
    平面視において、前記複数の第２ビアのうち互いに隣り合う第２ビア間の第３距離は、前記複数の第２ビアのうち前記第１ビアに最も近い第２ビアと前記第１ビアとの間の第４距離よりも短く、
    平面視において、前記複数の第３ビアのうち前記第２配線の第２角部に最も近い第３ビアと前記第２角部との間の第６距離は、前記第１ビアと前記第２角部との間の第７距離よりも短く、
    平面視において、前記複数の第３ビアのうち互いに隣り合う第３ビア間の第８距離は、前記複数の第３ビアのうち前記第１ビアに最も近い第３ビアと前記第１ビアとの間の第９距離よりも短く、
    前記第２導体パターンは、平面視において、前記第２配線の幅方向中央を通る直線を挟んで、前記第１導体パターンと対称的に配置され、
    前記複数の第３ビアのそれぞれは、平面視において、前記直線を挟んで、前記複数の第２ビアとそれぞれ対称的に配置されている、半導体装置。
  2. 基板と、
    前記基板上に形成された複数の配線層と、
    前記複数の配線層のうちの第１配線層に形成された第１配線と、
    前記複数の配線層のうちの、前記第１配線層の一つ上の配線層である第２配線層に形成された第２配線と、
    前記第１配線層と前記第２配線層との間に配置された第１絶縁層と、
    前記第１配線層に形成された第１導体パターンと、
    前記第１配線と前記第２配線とに接触して、前記第１配線と前記第２配線とを電気的に接続する第１ビアと、
    前記第１導体パターンと前記第２配線とに接触する複数の第２ビアと、
    を有し、
    前記第１配線および前記第２配線は、平面視において、それぞれ長方形状に形成され、
    前記第２配線は、前記第１配線よりも厚く、
    平面視において、前記複数の第２ビアのうち前記第２配線の第１角部に最も近い第２ビアと前記第１角部との間の第１距離は、前記第１ビアと前記第１角部との間の第２距離よりも短く、
    平面視において、前記複数の第２ビアのうち互いに隣り合う第２ビア間の第３距離は、前記複数の第２ビアのうち前記第１ビアに最も近い第２ビアと前記第１ビアとの間の第４距離よりも短く、
    前記第１角部は、鋭角に形成されている、半導体装置。
  3. 請求項１または２の何れか１項に記載の半導体装置において、
    前記第１絶縁層の厚さは、平面視において前記第２配線と重なる第１領域よりも、平面視において前記第２配線と重ならない第２領域の方が薄い、半導体装置。
  4. 請求項１または２の何れか１項に記載の半導体装置において、
    前記複数の第２ビアのうちの前記第１角部から最も遠い第２ビアと前記第１角部との間の第５距離は、前記第１ビアと前記第１角部との間の前記第２距離よりも大きい、半導体装置。
  5. 請求項１または２の何れか１項に記載の半導体装置において、
    前記複数の第２ビアは、前記第２配線の長さ方向に沿って配置されている、半導体装置。
  6. 請求項１または２の何れか１項に記載の半導体装置において、
    前記第１導体パターンと前記第１配線とは、互いに接触していない、半導体装置。
  7. 請求項１または２の何れか１項に記載の半導体装置において、
    前記第２配線の第２角部は、鈍角に形成されている、半導体装置。
  8. 請求項１または２の何れか１項に記載の半導体装置において、
    平面視において、前記第１配線の長さ方向と前記第２配線の長さ方向とは、一致している、半導体装置。
  9. 基板と、
    前記基板上に形成された複数の配線層と、
    前記複数の配線層のうちの第１配線層に形成された第１配線と、
    前記複数の配線層のうちの、前記第１配線層の一つ上の配線層である第２配線層に形成された第２配線と、
    前記第１配線層と前記第２配線層との間に配置された第１絶縁層と、
    前記第１配線層に形成された第１導体パターンと、
    前記第１配線と前記第２配線とに接触して、前記第１配線と前記第２配線とを電気的に接続する第１ビアと、
    前記第１導体パターンと前記第２配線とに接触する第２ビアと、
    を有し、
    前記第１配線および前記第２配線は、平面視において、それぞれ長方形状に形成され、
    前記第２配線は、前記第１配線よりも厚く、
    平面視において、前記第２配線の第１角部と前記第１ビアとの間の距離は、前記第１角部と前記第２ビアとの間の距離よりも長く、
    前記第１ビアは、平面視において、前記第１角部と前記第２ビアとを通る直線上になく、
    前記第１角部は、鋭角に形成されている、半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第１絶縁層の厚さは、平面視において前記第２配線と重なる第１領域よりも、平面視において前記第２配線と重ならない第２領域の方が薄い、半導体装置。
  11. 請求項９記載の半導体装置において、
    前記第１配線層に形成された第２導体パターンと、
    前記第２導体パターンと前記第２配線とに接触する第３ビアと、
    をさらに有し、
    平面視において、前記第２配線の第２角部と前記第１ビアとの間の距離は、前記第２角部と前記第３ビアとの間の距離よりも長く、
    前記第１ビアは、平面視において、前記第２角部と前記第３ビアとを通る直線上にない、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第２導体パターンは、平面視において、前記第２配線の幅方向中央を通る直線を挟んで、前記第１導体パターンと対称的に配置され、
    前記第３ビアは、平面視において、前記直線を挟んで、前記第２ビアと対称的に配置されている、半導体装置。
  13. 請求項９記載の半導体装置において、
    前記第１配線層に形成された第３導体パターンと、
    前記第３導体パターンと前記第２配線とに接触する第４ビアと、
    をさらに有し、
    前記第４ビアは、平面視において、前記第１角部と前記第２ビアとを通る直線上に配置されている、半導体装置。
  14. 請求項１１記載の半導体装置において、
    前記第１配線層に形成された第３導体パターンおよび第４導体パターンと、
    前記第３導体パターンと前記第２配線とに接触する第４ビアと、
    前記第４導体パターンと前記第２配線とに接触する第５ビアと、
    をさらに有し、
    前記第４ビアは、平面視において、前記第１角部と前記第２ビアとを通る直線上に配置され、
    前記第５ビアは、平面視において、前記第２角部と前記第３ビアとを通る直線上に配置されている、半導体装置。
  15. 請求項９記載の半導体装置において、
    前記第１配線と前記第２配線とに接触して、前記第１配線と前記第２配線とを電気的に接続する第６ビアをさらに有し、
    前記第６ビアは、平面視において、前記第１角部と前記第２ビアとを通る直線上にない、半導体装置。
  16. 請求項９記載の半導体装置において、
    前記第２配線の第２角部は、鈍角に形成されている、半導体装置。
  17. 請求項９記載の半導体装置において、
    平面視において、前記第１配線の長さ方向と前記第２配線の長さ方向とは、一致している、半導体装置。
JP2018119615A 2018-06-25 2018-06-25 半導体装置 Active JP7085417B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018119615A JP7085417B2 (ja) 2018-06-25 2018-06-25 半導体装置
US16/444,823 US10923422B2 (en) 2018-06-25 2019-06-18 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018119615A JP7085417B2 (ja) 2018-06-25 2018-06-25 半導体装置

Publications (2)

Publication Number Publication Date
JP2020004756A JP2020004756A (ja) 2020-01-09
JP7085417B2 true JP7085417B2 (ja) 2022-06-16

Family

ID=68981960

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018119615A Active JP7085417B2 (ja) 2018-06-25 2018-06-25 半導体装置

Country Status (2)

Country Link
US (1) US10923422B2 (ja)
JP (1) JP7085417B2 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003197623A (ja) 2001-12-21 2003-07-11 Fujitsu Ltd 半導体装置
JP2004031439A (ja) 2002-06-21 2004-01-29 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP2005210142A (ja) 1998-10-14 2005-08-04 Fujitsu Ltd 半導体装置
JP2005229086A (ja) 2004-01-15 2005-08-25 Toshiba Corp 半導体装置
JP2009105160A (ja) 2007-10-22 2009-05-14 Renesas Technology Corp 半導体装置
US20170133496A1 (en) 2015-11-06 2017-05-11 Taiwan Semiconductor Manufacturing Company Ltd. High-electron-mobility transistor and manufacturing method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0438830A (ja) * 1990-06-04 1992-02-10 Kawasaki Steel Corp 半導体装置
JPH04196344A (ja) * 1990-11-28 1992-07-16 Hitachi Ltd 半導体集積回路装置
JP2988075B2 (ja) * 1991-10-19 1999-12-06 日本電気株式会社 半導体装置
JP2005142351A (ja) 2003-11-06 2005-06-02 Nec Electronics Corp 半導体装置およびその製造方法
JP2007005536A (ja) * 2005-06-23 2007-01-11 Renesas Technology Corp 半導体装置
US8912657B2 (en) * 2006-11-08 2014-12-16 Rohm Co., Ltd. Semiconductor device
US7777340B2 (en) * 2006-11-08 2010-08-17 Rohm Co., Ltd. Semiconductor device
JP5251153B2 (ja) * 2008-02-07 2013-07-31 富士通セミコンダクター株式会社 半導体装置
JP2011146563A (ja) * 2010-01-15 2011-07-28 Panasonic Corp 半導体装置
WO2014147677A1 (ja) * 2013-03-22 2014-09-25 パナソニック株式会社 半導体装置
JP6175931B2 (ja) * 2013-06-21 2017-08-09 富士通株式会社 導電構造及びその製造方法、電子装置及びその製造方法
KR102376504B1 (ko) * 2015-07-02 2022-03-18 삼성전자주식회사 반도체 소자
US20180261467A1 (en) * 2015-10-01 2018-09-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
KR102435524B1 (ko) * 2015-10-21 2022-08-23 삼성전자주식회사 반도체 메모리 장치
KR102521554B1 (ko) * 2015-12-07 2023-04-13 삼성전자주식회사 배선 구조물, 배선 구조물 설계 방법, 및 배선 구조물 형성 방법
KR20180096878A (ko) * 2017-02-21 2018-08-30 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005210142A (ja) 1998-10-14 2005-08-04 Fujitsu Ltd 半導体装置
JP2003197623A (ja) 2001-12-21 2003-07-11 Fujitsu Ltd 半導体装置
JP2004031439A (ja) 2002-06-21 2004-01-29 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP2005229086A (ja) 2004-01-15 2005-08-25 Toshiba Corp 半導体装置
JP2009105160A (ja) 2007-10-22 2009-05-14 Renesas Technology Corp 半導体装置
US20170133496A1 (en) 2015-11-06 2017-05-11 Taiwan Semiconductor Manufacturing Company Ltd. High-electron-mobility transistor and manufacturing method thereof

Also Published As

Publication number Publication date
JP2020004756A (ja) 2020-01-09
US10923422B2 (en) 2021-02-16
US20190393169A1 (en) 2019-12-26

Similar Documents

Publication Publication Date Title
US9818701B2 (en) Semiconductor device, semiconductor wafer and manufacturing method of semiconductor device
JP5329068B2 (ja) 半導体装置
JP5563186B2 (ja) 半導体装置及びその製造方法
JP2010153753A (ja) 半導体装置
JP2011134893A (ja) 半導体装置
KR20100045836A (ko) 일체화된 가드 링 패턴과 공정 모니터링 패턴을 포함하는 반도체 웨이퍼 및 반도체 소자
TWI652514B (zh) 波導結構以及其製作方法
US9437556B2 (en) Semiconductor device
CN108155155B (zh) 半导体结构及其形成方法
JP2009044154A (ja) 半導体装置及びその形成方法
JP2013105919A (ja) 半導体ウェハ及び半導体装置の製造方法
WO2016037373A1 (zh) 薄膜晶体管阵列基板及薄膜晶体管阵列基板的制备方法
JP7085417B2 (ja) 半導体装置
JP4615846B2 (ja) 半導体装置
JP5607317B2 (ja) 半導体装置の製造方法及び半導体ウェハ
JP2011003675A (ja) 半導体装置の製造方法、半導体チップ及び半導体ウェハ
JP2016027664A (ja) 半導体装置
TW201606974A (zh) 半導體裝置
TWI611506B (zh) 半導體結構及其製造方法
JP2008016573A (ja) 半導体素子およびその製造方法
US9793215B2 (en) Semiconductor integrated circuit device
US10192825B1 (en) Semiconductor device
US20160056070A1 (en) Semiconductor device and method of manufacturing the same
JP2009266935A (ja) 半導体装置及びその製造方法
US20210091019A1 (en) Distribution layer structure and manufacturing method thereof, and bond pad structure

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210914

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211026

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220517

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220606

R150 Certificate of patent or registration of utility model

Ref document number: 7085417

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150