JP6153720B2 - ゲート駆動回路及びそれを備える表示装置 - Google Patents

Description

本発明はゲート駆動回路及びそれを備える表示装置に係り、より詳細には信頼性が向上したゲート駆動回路及びこれを含む表示装置に関する。

一般的に、液晶表示装置は画素電極を含む第１基板、共通電極を含む第２基板、及び前記基板間に介在する液晶層を含む。前記２つの電極に電圧を印加して液晶層に電界を生成し、当該電界の強度を調節して液晶層を通過する光の透過率を調節することによって所望の画像を得る。

一般的に、表示装置は表示パネル及びパネル駆動部を含む。前記表示パネルは、複数のゲートライン及び複数のデータラインを含む。前記パネル駆動部は、前記複数のゲートラインにゲート信号を提供するゲート駆動部及び前記データラインにデータ電圧を提供するデータ駆動部を含む。

前記ゲート駆動部は、複数のスイッチング素子を含むゲート駆動回路を含む。前記スイッチング素子は、薄膜トランジスタ（ＴＦＴ）でありうる。前記ゲート駆動回路のスイッチング素子のうち、一部のスイッチング素子のドレーン電極とソース電極との間に高い電圧が印加される場合、前記スイッチング素子の特性が変化して前記ゲート駆動回路の信頼性が減少し、寿命が減少するという問題点がある。

また、前記ゲート駆動回路は複数のスイッチング素子を含むので、消費電力が増加し、且つ製造費用が増加するという問題点がある。

米国特許出願公開２０１１／０１２２１１７号明細書 米国特許出願公開２０１１／００５８６４０号明細書 米国特許出願公開２０１０／００３９３６３号明細書 韓国特許出願公開２０１１−００３１０５１号明細書

そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、信頼性が向上、寿命が増加、消費電力が減少して、製造費用が減少できるゲート駆動回路を提供することにある。

本発明の他の目的は、前記ゲート駆動回路を含む表示装置を提供することにある。

上述した本発明の目的を達成するための一実施形態に係るゲート駆動回路は複数個のステージからなり、前記ステージの各々（以下、第Ｎステージ（Ｎは自然数）という）は、プルアップ制御部、プルアップ部、キャリー部、第１プルダウン部、及び第２プルダウン部を含む。
前記プルアップ制御部は、前のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記前のステージのうちのいずれか一つが出力するキャリー信号を第１ノードに印加する。前記プルアップ部は、前記第１ノードに印加された信号に応答して、クロック信号に同期して第Ｎゲート出力信号を出力する。前記キャリー部は、前記第１ノードに印加された信号に応答して前記クロック信号に同期して第Ｎキャリー信号を出力する。前記第１プルダウン部は、直列接続された複数のトランジスタを含み、次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第１ノードを第２オフ電圧にプルダウンする。前記第２プルダウン部は、前記次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第Ｎゲート出力信号を第１オフ電圧にプルダウンする。

上述した本発明の目的を達成するための他の実施形態に係るゲート駆動回路は複数個のステージからなり、前記ステージの各々（以下、第Ｎステージ（Ｎは自然数）という）は、プルアップ制御部、プルアップ部、キャリー部、第１プルダウン部、第２プルダウン部、及びインバーティング部を含む。
前記プルアップ制御部は、前のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記前のステージのうちのいずれか一つが出力するキャリー信号を第１ノードに印加する。前記プルアップ部は前記第１ノードに印加された信号に応答して、クロック信号に同期して第Ｎゲート出力信号を出力する。前記キャリー部は、前記第１ノードに印加された信号に応答して、前記クロック信号に同期して第Ｎキャリー信号を出力する。前記第１プルダウン部は、次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第１ノードを第２オフ電圧にプルダウンする。前記第２プルダウン部は、前記次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第Ｎゲート出力信号を第１オフ電圧にプルダウンする。前記インバーティング部は、前記クロック信号及び前記第２オフ信号が印加されてインバーティング信号を出力する。第Ｎステージのインバーティング部は、次のステージのうちの少なくともいずれか一つのステージのインバーティング部と接続される。

上述した本発明の他の目的を達成するための一実施形態に係る表示装置は、表示パネル、データ駆動回路、及びゲート駆動回路を含む。
前記表示パネルは、画像を表示する表示部及び前記表示部と隣接する周辺部を含む。前記データ駆動回路は、前記表示パネルにデータ電圧を印加する。前記ゲート駆動回路は複数個のステージからなり前記表示パネルにゲート出力信号を印加する。前記ゲート駆動回路の前記ステージの各々（以下、第Ｎステージ（Ｎは自然数）という）は、プルアップ制御部、プルアップ部、キャリー部、第１プルダウン部、及び第２プルダウン部を含む。
前記プルアップ制御部は、前のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記前のステージのうちのいずれか一つが出力するキャリー信号を第１ノードに印加する。前記プルアップ部は、前記第１ノードに印加された信号に応答して、クロック信号に同期して第Ｎゲート出力信号を出力する。前記キャリー部は、前記第１ノードに印加された信号に応答して、前記クロック信号に同期して第Ｎキャリー信号を出力する。前記第１プルダウン部は、直列接続された複数のトランジスタを含み、次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第１ノードを第２オフ電圧にプルダウンする。前記第２プルダウン部は前記次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第Ｎゲート出力信号を第１オフ電圧にプルダウンする。

上述した本発明の他の目的を達成するための他の実施形態に係る表示装置は、表示パネル、データ駆動回路、及びゲート駆動回路を含む。
前記表示パネルは、画像を表示する表示部及び前記表示部と隣接する周辺部を含む。前記データ駆動回路は、前記表示パネルにデータ電圧を印加する。前記ゲート駆動回路は複数個のステージからなり、前記表示パネルにゲート出力信号を印加する。前記ゲート駆動回路の前記ステージの各々（以下、第Ｎステージ（Ｎは自然数）という）は、プルアップ制御部、プルアップ部、キャリー部、第１プルダウン部、第２プルダウン部、及びインバーティング部を含む。
前記プルアップ制御部は、前のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記前のステージのうちのいずれか一つが出力するキャリー信号を第１ノードに印加する。前記プルアップ部は、前記第１ノードに印加された信号に応答してクロック信号に同期して第Ｎゲート出力信号を出力する。前記キャリー部は、前記第１ノードに印加された信号に応答して、前記クロック信号に同期して第Ｎキャリー信号を出力する。前記第１プルダウン部は、次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第１ノードを第２オフ電圧にプルダウンする。前記第２プルダウン部は、前記次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第Ｎゲート出力信号を第１オフ電圧にプルダウンする。前記インバーティング部は、前記クロック信号及び前記第２オフ信号が印加されてインバーティング信号を出力する。第Ｎステージのインバーティング部は、次のステージのうちの少なくともいずれか一つのステージのインバーティング部と接続される。

上述した本発明の他の目的を達成するための他の実施形態に係るゲート駆動回路は、少なくとも第１、第２、第３、第４、第５及び第６ステージを含む。前記第２及び第４ステージそれぞれは、プルアップ制御部、充電部、プルアップ部、キャリー部、インバーティング部、第１プルダウン部、第２プルダウン部、第１ホールディング部、第２ホールディング部、第３ホールディング部及びリセット部を含む。クロック信号は、前記各インバーティング部及び前記各キャリー部に印加される。前記第１ステージから出力された第１キャリー信号は、前記第２ステージの前記プルアップ制御部に印加される。前記第２ステージは第２キャリー信号を出力する。前記第３ステージから出力された第３キャリー信号は、前記第２ステージの前記第１プルダウン部、前記第２ステージの前記第２プルダウン部及び前記第４ステージの前記プルアップ制御部に印加される。前記第４ステージから出力された第４キャリー信号は、前記第２ステージの前記リセット部に印加される。前記第５ステージから出力された第５キャリー信号は、前記第４ステージの前記第１プルダウン部及び前記第２プルダウン部に印加される。前記第６ステージから出力された第６キャリー信号は、前記第４ステージの前記リセット部に印加される。

本発明に係るゲート駆動回路及びそれを備える表示装置によると、前記ゲート駆動回路を構成する複数のステージの各々において、第１プルダウン部が直列接続された複数のスイッチング素子を含んでいるので、前記ゲート駆動回路の信頼性を向上し、寿命を増加できる。

また、本発明に係るゲート駆動回路及びそれを備える表示装置によると、前記ゲート駆動回路を構成する複数のステージのうちの第Ｎステージのインバーティング部は、次のステージのうちのいずれか一つのステージのインバーティング部に接続されているので、前記ゲート駆動回路の消費電力を減少し、製造費用を減少できる。

本発明の一実施形態に係る表示装置を示すブロック図である。 図１のゲート駆動部の第Ｎステージを示す等価回路図である。 図２のゲート駆動部の第Ｎステージの入力信号、ノード信号、出力信号を示す波形図である。 本発明の他の実施形態に係るゲート駆動部の第Ｎ及び第（Ｎ＋２）ステージを示す等価回路図である。 図４のゲート駆動部の第Ｎステージのインバーティング部、及び、第（Ｎ＋２）ステージのインバーティング部を示す等価回路図である。 図４のゲート駆動部の第Ｎステージのクロック信号、第３ノード信号、及びゲート出力信号を示す波形図である。 本発明のまた他の実施形態に係るゲート駆動部の第Ｎ及び第（Ｎ＋２）ステージを示す等価回路図である。

以下、図面を参照して本発明の望ましい実施形態をより詳細に説明する。
図１は本発明の一実施形態に係る表示装置を示すブロック図である。
図１を参照すれば、前記表示装置は、表示パネル１００及びパネル駆動部を含む。前記パネル駆動部は、タイミングコントローラ２００、ゲート駆動部３００、ガンマ基準電圧生成部４００、及びデータ駆動部５００を含む。

表示パネル１００は、画像を表示する表示領域及び前記表示部に隣接して配置される周辺領域を含み、前記周辺領域では画像が表示されない。

表示パネル１００は、複数のゲートラインＧＬ、複数のデータラインＤＬ、及びゲートラインＧＬとデータラインＤＬのそれぞれに電気的に接続された複数の単位ピクセルを含む。ゲートラインＧＬは、第１方向Ｄ１に延伸し、データラインＤＬは第１方向Ｄ１と交差する第２方向Ｄ２に延伸する。

各単位ピクセルは、スイッチング素子（図示せず）、前記スイッチング素子に電気的に接続された液晶キャパシタ（図示せず）及びストレージキャパシタ（図示せず）を含む。前記単位ピクセルは、マトリックス形態に配置される。

タイミングコントローラ２００は、外部の装置（図示せず）から入力画像データＲＧＢ及び入力制御信号ＣＯＮＴを受信する。入力画像データＲＧＢは、赤色画像データＲ、緑色画像データＧ及び青色画像データＢを含む。前記入力制御信号ＣＯＮＴは、マスタークロック信号、データイネーブル信号を含む。入力制御信号ＣＯＮＴは、垂直同期信号及び水平同期信号を含む。

タイミングコントローラ２００は、入力画像データＲＧＢ及び入力制御信号ＣＯＮＴに基づいて第１制御信号ＣＯＮＴ１、第２制御信号ＣＯＮＴ２、第３制御信号ＣＯＮＴ３、及びデータ信号ＤＡＴＡを生成する。

タイミングコントローラ２００は、入力制御信号ＣＯＮＴに基づいてゲート駆動部３００の動作を制御するための第１制御信号ＣＯＮＴ１を生成してゲート駆動部３００に出力する。第１制御信号ＣＯＮＴ１は垂直開始信号及びゲートクロック信号を含む。

タイミングコントローラ２００は、入力制御信号ＣＯＮＴに基づいてデータ駆動部５００の動作を制御するための第２制御信号ＣＯＮＴ２を生成してデータ駆動部５００に出力する。第２制御信号ＣＯＮＴ２は水平開始信号及びロード信号を含む。

タイミングコントローラ２００は、入力画像データＲＧＢに基づいてデータ信号ＤＡＴＡを生成する。タイミングコントローラ２００は、データ信号ＤＡＴＡをデータ駆動部５００に出力する。

タイミングコントローラ２００は、入力制御信号ＣＯＮＴに基づいてガンマ基準電圧生成部４００の動作を制御するための第３制御信号ＣＯＮＴ３を生成してガンマ基準電圧生成部４００に出力する。

ゲート駆動部３００は、複数個のステージからなり、前記ステージの各々（以下、第Ｎステージ（Ｎは自然数）という）は、タイミングコントローラ２００から入力を受けた第１制御信号ＣＯＮＴ１に応答してゲートラインＧＬを駆動するためのゲート信号を生成する。ゲート駆動部３００は、前記ゲート信号をゲートラインＧＬに順次に出力する。

ゲート駆動部３００は、表示パネル１００に直接実装（ｍｏｕｎｔｅｄ）されるか、又は、テープキャリーアパッケージ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ、ＴＣＰ）形態で表示パネル１００に接続される。一方、ゲート駆動部３００は、表示パネル１００の前記周辺領域に集積（ｉｎｔｅｇｒａｔｅｄ）される。

ゲート駆動部３００の各ステージに対しては図２を参照して詳しく説明する。ガンマ基準電圧生成部４００は、タイミングコントローラ２００から入力を受けた第３制御信号ＣＯＮＴ３に応答してガンマ基準電圧ＶＧＲＥＦを生成する。ガンマ基準電圧生成部４００は、ガンマ基準電圧ＶＧＲＥＦをデータ駆動部５００に提供する。ガンマ基準電圧ＶＧＲＥＦは、それぞれのデータ信号ＤＡＴＡに対応する値を有する。

本発明の一実施形態において、ガンマ基準電圧生成部４００はタイミングコントローラ２００内に配置されるか、又は、データ駆動部５００内に配置される。

データ駆動部５００は、タイミングコントローラ２００から第２制御信号ＣＯＮＴ２及びデータ信号ＤＡＴＡを入力として受け、ガンマ基準電圧生成部４００からガンマ基準電圧ＶＧＲＥＦを入力として受ける。データ駆動部５００は、ガンマ基準電圧ＶＧＲＥＦを利用してデータ信号ＤＡＴＡをアナログ形態のデータ電圧に変換する。データ駆動部５００は前記データ電圧をデータラインＤＬに出力する。

データ駆動部５００は、シフトレジスタ（図示せず）、ラッチ（図示せず）、信号処理部（図示せず）及びバッファ部（図示せず）を含む。前記シフトレジスタは、ラッチパルスを前記ラッチに出力する。前記ラッチはデータ信号ＤＡＴＡを一時保存した後、前記信号処理部に出力する。前記信号処理部は、前記デジタル形態であるデータ信号ＤＡＴＡ及びガンマ基準電圧ＶＧＲＥＦに基づいてアナログ形態の前記データ電圧を生成して前記バッファ部に出力する。前記バッファ部は、前記データ電圧のレベルが一定のレベルを有するように補償して前記データ電圧をデータラインＤＬに出力する。

データ駆動部５００は表示パネル１００に直接実装されるか、又は、テープキャリーアパッケージ（ｔａｐｅ ｃａｒｒｉｅｒ ｐａｃｋａｇｅ：ＴＣＰ）形態で表示パネル１００に接続される。一方、データ駆動部５００は、表示パネル１００の前記周辺領域に集積される。

図２は、図１のゲート駆動部３００の第Ｎステージを示す等価回路図である。図３は、図２のゲート駆動部３００の第Ｎステージの入力信号、ノード信号、出力信号を示す波形図である。

図１〜図３を参照すれば、ゲート駆動部３００の第Ｎステージは、第１クロック信号ＣＫ、第２クロック信号ＣＫＢ、第１オフ電圧ＶＳＳ１及び第２オフ電圧ＶＳＳ２を入力として受け、ゲート出力信号ＧＯＵＴを出力する。

第１クロック信号ＣＫは第１クロック端子に印加され、第２クロック信号ＣＫＢは第２クロック端子に印加され、第１オフ電圧ＶＳＳ１は第１オフ端子に印加され、第２オフ電圧ＶＳＳ２は第２オフ端子に印加されて、ゲート出力信号ＧＯＵＴはゲート出力端子から出力される。

第１クロック信号ＣＫは、ハイレベルとローレベルを繰り返す矩形波信号である。第１クロック信号ＣＫの前記ハイレベルは、ゲートオン電圧を有する。第１クロック信号ＣＫの前記ローレベルは、第２オフ電圧ＶＳＳ２を有する。第１クロック信号ＣＫのデューティ比は、例えば５０％であるが、これとは違って、第１クロック信号ＣＫのデューティ比は５０％より小さいこともある。第１クロック信号ＣＫは、ゲート駆動部３００の奇数ステージ、又は偶数ステージに印加される。前記ゲートオン電圧は例えば、約１５Ｖ〜約２０Ｖである。

第２クロック信号ＣＫＢは、ハイレベルとローレベルを繰り返す矩形波信号である。第２クロック信号ＣＫＢの前記ハイレベルは、前記ゲートオン電圧を有する。第２クロック信号ＣＫＢの前記ローレベルは、第２オフ電圧ＶＳＳ２を有する。第２クロック信号ＣＫＢのデューティ比は、例えば５０％であるが、これとは違って、第２クロック信号ＣＫＢのデューティ比は５０％より小さいこともある。第２クロック信号ＣＫＢはゲート駆動部３００の奇数ステージ、又は偶数ステージに印加される。例えば、第１クロック信号ＣＫがゲート駆動部３００の奇数ステージに印加される場合、第２クロック信号ＣＫＢはゲート駆動部３００の偶数ステージに印加される。逆に、第１クロック信号ＣＫがゲート駆動部３００の偶数ステージに印加される場合、第２クロック信号ＣＫＢはゲート駆動部３００の奇数ステージに印加される。例えば、第２クロック信号ＣＫＢは第１クロック信号ＣＫの反転信号である。

第１オフ電圧ＶＳＳ１は、直流電圧である。第２オフ電圧ＶＳＳ２は直流電圧である。第２オフ電圧ＶＳＳ２は第１オフ電圧ＶＳＳ１より低いレベルを有する。例えば、第１オフ電圧ＶＳＳ１は約−５Ｖであり、第２オフ電圧ＶＳＳ２は約−１０Ｖである。

第Ｎステージは、前のステージである第（Ｎ−１）ステージの第（Ｎ−１）キャリー信号ＣＲ（Ｎ−１）に応答して駆動されて第Ｎゲート出力信号ＧＯＵＴ及び第Ｎキャリー信号ＣＲ（Ｎ）を出力する。第Ｎステージは、次のステージである第（Ｎ＋１）ステージの第（Ｎ＋１）キャリー信号ＣＲ（Ｎ＋１）に応答して第Ｎゲート出力信号ＧＯＵＴを第１オフ電圧ＶＳＳ１にプルダウンする。ここでＮは自然数である。

このような方式で、第１ステージ〜最後のステージは各ゲート出力信号ＧＯＵＴを順次に出力する。

第（Ｎ−１）キャリー信号ＣＲ（Ｎ−１）は、第（Ｎ−１）キャリー端子に印加され、第（Ｎ＋１）キャリー信号ＣＲ（Ｎ＋１）は、第（Ｎ＋１）キャリー端子に印加され、第Ｎキャリー信号ＣＲ（Ｎ）は、第Ｎキャリー端子で出力される。

第Ｎステージは、プルアップ制御部３１０、充電部３２０、プルアップ部３３０、キャリー部３４０、インバーティング部３５０、第１プルダウン部３６１、第２プルダウン部３６２、キャリー安定部３７０、第１ホールディング部３８１、第２ホールディング部３８２、及び第３ホールディング部３８３を含む。

プルアップ制御部３１０は、第４トランジスタＴ４を含み、第４トランジスタＴ４は、第（Ｎ−１）キャリー端子に接続された制御電極及び入力電極を含み、第１ノードＱ１に接続された出力電極を含む。第１ノードＱ１は、プルアップ部３３０の制御電極に接続される。

充電部３２０は、充電キャパシタＣ１を含み、充電キャパシタＣ１は第１ノードＱ１に接続された第１電極とゲート出力端子に接続された第２電極を含む。

プルアップ部３３０は第１トランジスタＴ１を含み、第１トランジスタＴ１は第１ノードＱ１に接続された制御電極、前記第１クロック端子に接続された入力電極、及び前記ゲート出力端子に接続された出力電極を含む。

キャリー部３４０は、第１５トランジスタＴ１５及び第４キャパシタＣ４を含み、第１５トランジスタＴ１５は第１ノードＱ１に接続された制御電極、前記第１クロック端子に接続された入力電極、及び第Ｎキャリー端子に接続された出力電極を含む。第４キャパシタＣ４は、第１ノードＱ１に接続された第１電極と第Ｎキャリー端子に接続された第２電極を含む。

インバーティング部３５０は、第１２トランジスタＴ１２、第７トランジスタＴ７、第１３トランジスタＴ１３、第８トランジスタＴ８、第２キャパシタＣ２、及び第３キャパシタＣ３を含む。第１２トランジスタＴ１２は前記第１クロック端子に接続された制御電極及び入力電極を含み、第４ノードＱ４に接続された出力電極を含む。第７トランジスタＴ７は、第４ノードＱ４に接続された制御電極、前記第１クロック端子に接続された入力電極、及び第３ノードＱ３に接続された出力電極を含む。第１３トランジスタＴ１３は、前記第Ｎキャリー端子に接続された制御電極、前記第２オフ端子に接続された入力電極、及び第４ノードＱ４に接続された出力電極を含む。第８トランジスタＴ８は、前記第Ｎキャリー端子に接続された制御電極、前記第２オフ端子に接続された入力電極、及び第３ノードＱ３に接続された出力電極を含む。第２キャパシタＣ２は、前記第１クロック端子に接続される第１電極及び第４ノードＱ４に接続される第２電極を含む。第３キャパシタＣ３は第３ノードＱ３に接続される第１電極及び第４ノードＱ４に接続される第２電極を含む。

ここで、第１２トランジスタＴ１２は第１インバーティングトランジスタであり、第７トランジスタＴ７は第２インバーティングトランジスタであり、第１３トランジスタＴ１３は第３インバーティングトランジスタであり、第８トランジスタＴ８は第４インバーティングトランジスタである。

第１プルダウン部３６１は、直列接続された複数のスイッチング素子を含む。例えば、第１プルダウン部３６１は、直列接続された２つのトランジスタを含む。

例えば、第１プルダウン部３６１は、第９トランジスタＴ９及び第（９−１）トランジスタＴ９−１を含む。第９トランジスタＴ９は、前記第（Ｎ＋１）キャリー端子に接続された制御電極、前記第２オフ端子に接続された入力電極及び第２ノードＱ２に接続される出力電極を含む。第（９−１）トランジスタＴ９−１は、前記第（Ｎ＋１）キャリー端子に接続された制御電極、第２ノードＱ２に接続された入力電極及び第１ノードＱ１に接続される出力電極を含む。

第１プルダウン部３６１を仮に１つのトランジスタだけで構成すると、第１ノードＱ１と前記第（Ｎ＋１）キャリー端子との間の電圧によって第１プルダウン部３６１のトランジスタの特性が劣化してゲート駆動部３００の信頼性が減少する場合がある。

本実施例では、第１プルダウン部３６１は、直列接続された複数（２つ）のトランジスタで構成してあるので、第１ノードＱ１及び前記第（Ｎ＋１）キャリー端子との間の電圧が、前記第９トランジスタＴ９及び第（９−１）トランジスタＴ９−１に分配される。従って、ゲート駆動部３００の信頼性を向上し、寿命を増加できる。

例えば、第９トランジスタＴ９のＷ／Ｌ比と第（９−１）トランジスタＴ９−１のＷ／Ｌ比の比率は、約１：２である。第９トランジスタＴ９のＷ／Ｌ比と第（９−１）トランジスタＴ９−１のＷ／Ｌ比の比率が約１：２であれば、第９トランジスタＴ９の抵抗及び第（９−１）トランジスタＴ９−１の抵抗は約２：１でありうる。

第１プルダウン部３６１は、直列接続された複数のトランジスタを含むので、第２オフ電圧ＶＳＳ２が第１ノードＱ１に伝達されるタイミングを遅延させて、ゲート出力信号ＧＯＵＴが第１クロック信号ＣＫによってフォーリング（ｆａｌｌ）できるようにする。従って、第２プルダウン部３６２の第２トランジスタＴ２の大きさ（ｓｉｚｅ）を減少できる。

ここで、第９トランジスタＴ９は、第１プルダウントランジスタであり、第（９−１）トランジスタＴ９−１は第２プルダウントランジスタである。

第２プルダウン部３６２は、第２トランジスタＴ２を含み、第２トランジスタＴ２は前記第（Ｎ＋１）キャリー端子に接続された制御電極、前記第１オフ端子に接続された入力電極、及び前記ゲート出力端子に接続された出力電極を含む。

キャリー安定部３７０は第１７トランジスタＴ１７を含み、第１７トランジスタＴ１７は前記第（Ｎ＋１）キャリー端子に共通に接続された制御電極及び入力電極及び前記第Ｎキャリー端子に接続された出力電極を含む。

キャリー安定部３７０は、第（Ｎ＋１）ステージの第４トランジスタＴ４を介して伝達される漏洩電流によるノイズ成分を安定的に除去する。

第１ホールディング部３８１は第１０トランジスタＴ１０を含み、第１０トランジスタＴ１０は第３ノードＱ３に接続された制御電極、前記第２オフ端子に接続された入力電極、及び第１ノードＱ１に接続された出力電極を含む。

第２ホールディング部３８２は第３トランジスタＴ３を含み、第３トランジスタＴ３は第３ノードＱ３に接続された制御電極、前記第１オフ端子に接続された入力電極、及び前記ゲート出力端子に接続された出力電極を含む。

第３ホールディング部３８３は第１１トランジスタＴ１１を含み、第１１トランジスタＴ１１は第３ノードＱ３に接続された制御電極、前記第２オフ端子に接続された入力電極、及び前記第Ｎキャリー端子に接続された出力電極を含む。

本実施形態において、前のキャリー信号は前記第（Ｎ−１）キャリー信号に限定されず、前のステージのうち、いずれか一つのキャリー信号でありうる。また、次のキャリー信号は前記第（Ｎ＋１）キャリー信号に限定されず、次のステージのうち、いずれか一つのキャリー信号でありうる。

本実施形態において、前記第１、第２、第３、第４、第７、第８、第９、第（９−１）、第１０、第１１、第１２、第１３、第１４、第１５及び第１７トランジスタは、酸化物半導体トランジスタである。又は、前記第１、第２、第３、第４、第７、第８、第９、第（９−１）、第１０、第１１、第１２、第１３、第１４、第１５及び１７トランジスタは非晶質シリコントランジスタである。

図３を参照すれば、第１クロック信号ＣＫは、第（Ｎ−２）ステージ、第Ｎステージ、第（Ｎ＋２）ステージ及び第（Ｎ＋４）ステージに対応してハイレベルを有する。第２クロック信号ＣＫＢは、第（Ｎ−１）ステージ、第（Ｎ＋１）ステージ、及び第（Ｎ＋３）ステージに対応してハイレベルを有する。

第（Ｎ−１）キャリー信号ＣＲ（Ｎ−１）は、第（Ｎ−１）ステージに対応してハイレベルを有し、第（Ｎ＋１）キャリー信号ＣＲ（Ｎ＋１）は第（Ｎ＋１）ステージに対応してハイレベルを有する。

第Ｎステージのゲート出力信号ＧＯＵＴは、第１クロック信号ＣＫに同期され、前記第Ｎステージに対応してハイレベルを有する。第Ｎキャリー信号ＣＲ（Ｎ）は、第１クロック信号ＣＫに同期され、前記第Ｎステージに対応してハイレベルを有する。

前記第Ｎステージの第１ノードＱ１の電圧は、プルアップ制御部３１０によって前記第（Ｎ−１）ステージに対応して第１レベルに増加し、プルアップ部３３０及び充電部３２０によって前記第Ｎステージに対応して前記第１レベルよりも高い第２レベルに増加する。また、第１プルダウン部３６１によって前記第（Ｎ＋１）ステージに対応して減少する。

前記第Ｎステージの第２ノードＱ２の電圧は、第１プルダウン部３６１によって前記第（Ｎ＋１）ステージに対応して瞬間的に増加して減少する。

前記第Ｎステージの第３ノードＱ３の電圧は、第１クロック信号ＣＫに同期され、インバーティング部３５０によって前記第（Ｎ−２）ステージ、第（Ｎ＋２）ステージ、及び第（Ｎ＋４）ステージに対応してハイレベルを有する。前記第Ｎステージの第３ノードＱ３の電圧は、ゲート出力信号ＧＯＵＴがハイレベルを有する前記第Ｎステージを除いてハイレベルを有する。第３ノードＱ３の電圧はインバーティング出力信号でありうる。

本実施形態によれば、第１プルダウン部３６１は、直列接続された複数のトランジスタを含むので、ゲート駆動部３００の信頼性を向上し、寿命を増加できる。また、第２プルダウン部３６２の第２トランジスタＴ２の大きさを減少できる。

図４は、本発明の他の実施形態に係るゲート駆動部の第ＮステージＣＳ（Ｎ）及び第（Ｎ＋２）ステージＣＳ（Ｎ＋２）を示す等価回路図である。図５は、図４のゲート駆動部の第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）及び第（Ｎ＋２）ステージＣＳ（Ｎ＋２）のインバーティング部３５０（Ｎ＋２）を示す等価回路図である。図６は、図４のゲート駆動部の第ＮステージＣＳ（Ｎ）のクロック信号、第３ノード信号、及びゲート出力信号を示す波形図である。

図４ないし図６を参照して説明する本実施形態に係る表示装置は、ゲート駆動部の第Ｎステージのインバーティング部が次のステージのうち、少なくともいずれか一つのインバーティング部と接続されることを除けば、上述の、図１ないし図３を参照して説明した表示装置と実質的に同一なので、同一又は、類似の構成要素に対しては同じ参照番号を使って、重複する説明は省略する。

図４〜図６を参照すれば、前記第ＮステージＣＳ（Ｎ）は、前のステージである、第（Ｎ−１）ステージの第（Ｎ−１）キャリー信号ＣＲ（Ｎ−１）に応答して駆動されて、第Ｎゲート出力信号ＧＯＵＴ及び第Ｎキャリー信号ＣＲ（Ｎ）を出力する。前記第ＮステージＣＳ（Ｎ）は次のステージである、第（Ｎ＋１）ステージの第（Ｎ＋１）キャリー信号ＣＲ（Ｎ＋１）に応答して第Ｎゲート出力信号ＧＯＵＴを第１オフ電圧ＶＳＳ１にプルダウンする。

第（Ｎ＋２）ステージＣＳ（Ｎ＋２）は、前のステージである、第（Ｎ＋１）ステージの第（Ｎ＋１）キャリー信号ＣＲ（Ｎ＋１）に応答して駆動されて、第（Ｎ＋２）ゲート出力信号ＧＯＵＴ及び第（Ｎ＋２）キャリー信号ＣＲ（Ｎ＋２）を出力する。第（Ｎ＋２）ステージＣＳ（Ｎ＋２）は次のステージである、第（Ｎ＋３）ステージの第Ｎ＋３キャリー信号ＣＲ（Ｎ＋３）に応答して第（Ｎ＋２）ゲート出力信号ＧＯＵＴを第１オフ電圧ＶＳＳ１にプルダウンする。

第ＮステージＣＳ（Ｎ）は、プルアップ制御部３１０、充電部３２０、プルアップ部３３０、キャリー部３４０、インバーティング部３５０（Ｎ）、第１プルダウン部３６１、第２プルダウン部３６２、キャリー安定部３７０、第１ホールディング部３８１、第２ホールディング部３８２、及び第３ホールディング部３８３を含む。

第（Ｎ＋２）ステージＣＳ（Ｎ＋２）は、プルアップ制御部３１０、充電部３２０、プルアップ部３３０、キャリー部３４０、インバーティング部３５０（Ｎ＋２）、第１プルダウン部３６１、第２プルダウン部３６２、キャリー安定部３７０、第１ホールディング部３８１、第２ホールディング部３８２及び第３ホールディング部３８３を含む。

第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）は、次のステージのうち、少なくともいずれか一つのインバーティング部と接続される。例えば、第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）は、第（Ｎ＋２）ステージＣＳ（Ｎ＋２）のインバーティング部３５０（Ｎ＋２）に接続される。図示したこととは異なって、第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）は、２つ以上のステージのインバーティング部と接続できる。

第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）は、第１２トランジスタＴ１２、第７トランジスタＴ７、第１３トランジスタＴ１３、第８トランジスタＴ８、第２キャパシタＣ２、及び第３キャパシタＣ３を含む。

第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）の第１２トランジスタＴ１２は、前記第１クロック端子に接続された制御電極及び入力電極を含み、第４ノードＱ４に接続された出力電極を含む。第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）の第７トランジスタＴ７は、第４ノードＱ４に接続された制御電極、第１クロック端子に接続された入力電極、及び第３ノードＱ３に接続された出力電極を含む。第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）の第１３トランジスタＴ１３は、前記第Ｎキャリー端子に接続された制御電極、前記第２オフ端子に接続された入力電極と第４ノードＱ４に接続された出力電極を含む。第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）の第８トランジスタＴ８は、前記第Ｎキャリー端子に接続された制御電極、前記第２オフ端子に接続された入力電極、及び第３ノードＱ３に接続された出力電極を含む。

第（Ｎ＋２）ステージＣＳ（Ｎ＋２）のインバーティング部３５０（Ｎ＋２）の第１３トランジスタＴ１３は、前記第（Ｎ＋２）キャリー端子に接続された制御電極、前記第２オフ端子に接続された入力電極、第４ノードＱ４に接続された出力電極を含む。第（Ｎ＋２）ステージＣＳ（Ｎ＋２）のインバーティング部３５０（Ｎ＋２）の第８トランジスタＴ８は、前記第（Ｎ＋２）キャリー端子に接続された制御電極、前記第２オフ端子に接続された入力電極及び第３ノードＱ３に接続された出力電極を含む。

第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）及び第（Ｎ＋２）ステージＣＳ（Ｎ＋２）のインバーティング部３５０（Ｎ＋２）は、第１２トランジスタＴ１２及び第７トランジスタＴ７を共有する。即ち、第（Ｎ＋２）ステージＣＳ（Ｎ＋２）のインバーティング部３５０（Ｎ＋２）では、第１２トランジスタＴ１２及び第７トランジスタＴ７を省略できる。従って、前記ゲート駆動部の消費電力を減少でき、且つ製造費用を減少できる。

図６を参照すれば、第１クロック信号ＣＫは第（Ｎ−２）ステージ、第ＮステージＣＳ（Ｎ）、及び第（Ｎ＋２）ステージＣＳ（Ｎ＋２）に対応してハイレベルを有する。

第ＮステージＣＳ（Ｎ）のゲート出力信号ＧＯＵＴは、第１クロック信号ＣＫに同期され、第ＮステージＣＳ（Ｎ）に対応してハイレベルを有する。

第ＮステージＣＳ（Ｎ）の第３ノードＱ３の電圧は、第１クロック信号ＣＫに同期され、インバーティング部３５０（Ｎ）、３５０（Ｎ＋２）によって第（Ｎ−２）ステージ及び第（Ｎ＋４）ステージに対応してハイレベルを有する。第ＮステージＣＳ（Ｎ）の第３ノードＱ３の電圧は、第Ｎゲート出力信号ＧＯＵＴ及び第（Ｎ＋２）ゲート出力信号がハイレベルを有する第Ｎ及び第（Ｎ＋２）ステージＣＳ（Ｎ）、ＣＳ（Ｎ＋２）を除いてハイレベルを有する。

本実施形態によれば、第１プルダウン部３６１は直列接続された複数（２つ）のトランジスタを含むので、ゲート駆動部３００の信頼性を向上し、寿命を増加できる。また、第２プルダウン部３６２の第２トランジスタＴ２の大きさを減少できる。

第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）は、次のステージのうち、少なくともいずれか一つのインバーティング部と接続されるので、ゲート駆動部３００の消費電力を減少させることができ、製造費用を減少させることができる。

図７は本発明のまた他の実施形態に係るゲート駆動部の第Ｎ及び第（Ｎ＋２）ステージを示す等価回路図である。

本実施形態に係る表示装置は、ゲート駆動部の構成を除けば、図４〜図６の表示装置と実質的に同一なので、同一又は、類似の構成要素に対しては同じ参照番号を使って、重複する説明は省略する。

図７を参照すれば、第ＮステージＣＳ（Ｎ）は、プルアップ制御部３１０、充電部３２０、プルアップ部３３０、キャリー部３４０、インバーティング部３５０、第１プルダウン部３６１、第２プルダウン部３６２、第１ホールディング部３８１、第２ホールディング部３８２、第３ホールディング部３８３及びリセット部３９０を含む。

プルアップ制御部３１０は、第４トランジスタＴＲ４を含み、第４トランジスタＴＲ４は前記第（Ｎ−１）キャリー端子に接続された制御電極及び入力電極を含み、第１ノードＱ１に接続された出力電極を含む。第１ノードＱ１はプルアップ部３３０の制御電極に接続される。

充電部３２０は充電キャパシタＣ１を含み、充電キャパシタＣ１は第１ノードＱ１に接続された第１電極と前記ゲート出力端子に接続された第２電極を含む。

プルアップ部３３０は第１トランジスタＴＲ１を含み、第１トランジスタＴＲ１は第１ノードＱ１に接続された制御電極、前記第１クロック端子に接続された入力電極、及び前記ゲート出力端子に接続された出力電極を含む。

キャリー部３４０は第１５トランジスタＴＲ１５及び第４キャパシタＣ４を含み、第１５トランジスタＴＲ１５は第１ノードＱ１に接続された制御電極、前記第１クロック端子に接続された入力電極、及び第Ｎキャリー端子に接続された出力電極を含む。第４キャパシタＣ４は第１ノードＱ１に接続された第１電極と前記第Ｎキャリー端子に接続された第２電極を含む。

インバーティング部３５０は、第１２トランジスタＴＲ１２、第７トランジスタＴＲ７、第１３トランジスタＴＲ１３、第８トランジスタＴＲ８、第２キャパシタＣ２、及び第３キャパシタＣ３を含む。第１２トランジスタＴＲ１２は前記第１クロック端子に接続された制御電極及び入力電極を含み、第２インバーティングノードＱＮ２に接続された出力電極を含む。第７トランジスタＴＲ７は第２インバーティングノードＱＮ２に接続された制御電極、前記第１クロック端子に接続された入力電極、及び第１インバーティングノードＱＮ１に接続された出力電極を含む。第１３トランジスタＴＲ１３は前記第Ｎキャリー端子に接続された制御電極、前記第２オフ端子に接続された入力電極と第２インバーティングノードＱＮ２に接続された出力電極を含む。第８トランジスタＴＲ８は、前記第Ｎキャリー端子に接続された制御電極、前記第２オフ端子に接続された入力電極、及び第１インバーティングノードＱＮ１に接続された出力電極を含む。第２キャパシタＣ２は、前記第１クロック端子に接続される第１電極及び第２インバーティングノードＱＮ２に接続される第２電極を含む。第３キャパシタＣ３は第１インバーティングノードＱＮ１に接続される第１電極及び第２インバーティングノードＱＮ２に接続される第２電極を含む。

ここで、第１２トランジスタＴＲ１２は、第１インバーティングトランジスタであり、第７トランジスタＴＲ７は第２インバーティングトランジスタであり、第１３トランジスタＴＲ１３は第３インバーティングトランジスタであり、第８トランジスタＴＲ８は第４インバーティングトランジスタである。

第１プルダウン部３６１は、第９トランジスタＴＲ９を含む。第９トランジスタＴＲ９は、前記第（Ｎ＋１）キャリー端子に接続された制御電極、前記第１オフ端子に接続された入力電極及び第１ノードＱ１に接続される出力電極を含む。

第２プルダウン部３６２は、第２トランジスタＴＲ２を含み、第２トランジスタＴＲ２は前記第（Ｎ＋１）キャリー端子に接続された制御電極、前記第１オフ端子に接続された入力電極、及び前記ゲート出力端子に接続された出力電極を含む。

第１ホールディング部３８１は第１０トランジスタＴＲ１０を含み、第１０トランジスタＴＲ１０は第１インバーティングノードＱＮ１に接続された制御電極、前記第２オフ端子に接続された入力電極、及び第１ノードＱ１に接続された出力電極を含む。

第２ホールディング部３８２は第３トランジスタＴＲ３を含み、第３トランジスタＴＲ３は第１インバーティングノードＱＮ１に接続された制御電極、前記第１オフ端子に接続された入力電極、及び前記ゲート出力端子に接続された出力電極を含む。

第３ホールディング部３８３は、第１１トランジスタＴＲ１１を含み、第１１トランジスタＴＲ１１は第１インバーティングノードＱＮ１に接続された制御電極、前記第２オフ端子に接続された入力電極、及び前記第Ｎキャリー端子に接続された出力電極を含む。

リセット部３９０は第６トランジスタＴＲ６を含み、第６トランジスタＴＲ６は第（Ｎ＋２）キャリー端子に接続された制御電極、前記第２オフ端子に接続された入力電極、及び第１ノードＱ１に接続された出力電極を含む。

第（Ｎ＋２）ステージＣＳ（Ｎ＋２）は、プルアップ制御部３１０、充電部３２０、プルアップ部３３０、キャリー部３４０、インバーティング部３５０、第１プルダウン部３６１、第２プルダウン部３６２、第１ホールディング部３８１、第２ホールディング部３８２、第３ホールディング部３８３、及びリセット部３９０を含む。

第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）は、次のステージのうち、少なくともいずれか一つのインバーティング部と接続される。例えば、第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）は、第（Ｎ＋２）ステージＣＳ（Ｎ＋２）のインバーティング部３５０（Ｎ＋２）に接続される。図示したこととは異なり、第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）は２つ以上のステージのインバーティング部と接続できる。

第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）は、第１２トランジスタＴＲ１２、第７トランジスタＴＲ７、第１３トランジスタＴＲ１３、第８トランジスタＴＲ８、第２キャパシタＣ２及び第３キャパシタＣ３を含む。

第（Ｎ＋２）ステージＣＳ（Ｎ＋２）のインバーティング部３５０（Ｎ＋２）の第１３トランジスタＴＲ１３は、前記第（Ｎ＋２）キャリー端子に接続された制御電極、前記第２オフ端子に接続された入力電極第２インバーティングノードＱＮ２に接続された出力電極を含む。第（Ｎ＋２）ステージＣＳ（Ｎ＋２）のインバーティング部３５０（Ｎ＋２）の第８トランジスタ（ＴＲ８）は、前記第（Ｎ＋２）キャリー端子に接続された制御電極、前記第２オフ端子に接続された入力電極、及び第１インバーティングノードＱＮ１に接続された出力電極を含む。

第ＮステージＣＳ（Ｎ）のインバーティング部３５０（Ｎ）及び第（Ｎ＋２）ステージＣＳ（Ｎ＋２）のインバーティング部３５０（Ｎ＋２）は、第１２トランジスタ（ＴＲ１２）及び第７トランジスタＴＲ７を共有する。即ち、第（Ｎ＋２）ステージＣＳ（Ｎ＋２）のインバーティング部３５０（Ｎ＋２）では、第１２トランジスタＴＲ１２及び第７トランジスタＴＲ７を省略できる。従って、前記ゲート駆動部の消費電力を減少でき、製造費用を減少できる。

本実施形態によれば、前記第Ｎステージのインバーティング部３５０（Ｎ）は、次のステージのうち、少なくともいずれか一つのインバーティング部と接続されるので、前記ゲート駆動部の消費電力を減少でき、製造費用を減少できる。

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

以上、説明した本発明に係るゲート駆動回路及びそれを含む表示装置によると、ゲート駆動回路の信頼性が向上、寿命が増加、消費電力が減少、製造費用が減少することができる。

１００ 表示パネル
２００ タイミングコントローラ
３００ ゲート駆動部
３１０ プルアップ制御部
３２０ 充電部
３３０ プルアップ部
３４０ キャリー部
３５０ インバーティング部
３６１ 第１プルダウン部
３６２ 第２プルダウン部
３７０ キャリー安定部
３８１ 第１ホールディング部
３８２ 第２ホールディング部
３８３ 第３ホールディング部
３９０ リセット部
４００ ガンマ基準電圧生成部
５００ データ駆動部

Claims (12)

1. 複数個のステージからなるゲート駆動回路であって、前記ステージの各々（以下、第Ｎステージ（Ｎは自然数）という）は、
   前のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記前のステージのうちのいずれか一つが出力するキャリー信号を第１ノードに印加するプルアップ制御部と、
   前記第１ノードに印加された信号に応答して、クロック信号に同期して第Ｎゲート出力信号を出力するプルアップ部と、
   前記第１ノードに印加された信号に応答して、前記クロック信号に同期して第Ｎキャリー信号を出力するキャリー部と、
   次のステージのうちのいずれか一つが出力するキャリー信号が印加される直列接続された複数のトランジスタを含み、前記次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第１ノードを第２オフ電圧にプルダウンする第１プルダウン部と、
   前記次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第Ｎゲート出力信号を第１オフ電圧にプルダウンする第２プルダウン部と、を含むことを特徴とするゲート駆動回路。
2. 前記第１プルダウン部は、第１プルダウントランジスタ及び第２プルダウントランジスタを含み、
   前記第１プルダウントランジスタは、前記次のステージのうちのいずれか一つが出力するキャリー信号が印加される制御電極、前記第２オフ電圧が印加される入力電極、及び第２ノードに接続される出力電極を含み、
   前記第２プルダウントランジスタは、前記次のステージのうちのいずれか一つが出力するキャリー信号が印加される制御電極、前記第２ノードに接続された入力電極、及び前記第１ノードに接続される出力電極を含むことを特徴とする請求項１に記載のゲート駆動回路。
3. 前記第１プルダウントランジスタのＷ／Ｌ比と前記第２プルダウントランジスタのＷ／Ｌ比の比率は、１：２であることを特徴とする請求項２に記載のゲート駆動回路。
4. 前記次のステージのうちのいずれか一つが出力するキャリー信号が共通に印加される制御電極及び入力電極、並びに、前記第Ｎキャリー信号が出力される端子に接続された出力電極を含むキャリー安定トランジスタをさらに含むことを特徴とする請求項１に記載のゲート駆動回路。
5. 複数個のステージからなるゲート駆動回路であって、前記ステージの各々（以下、第Ｎステージ（Ｎは自然数）という）は、
   前のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記前のステージのうちのいずれか一つが出力するキャリー信号を第１ノードに印加するプルアップ制御部と、
   前記第１ノードに印加された信号に応答して、クロック信号に同期して第Ｎゲート出力信号を出力するプルアップ部と、
   前記第１ノードに印加された信号に応答して、前記クロック信号に同期して第Ｎキャリー信号を出力するキャリー部と、
   次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第１ノードを第２オフ電圧にプルダウンする第１プルダウン部と、
   前記次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第Ｎゲート出力信号を第１オフ電圧にプルダウンする第２プルダウン部と、
   前記クロック信号及び前記第２オフ電圧が印加されてインバーティング信号を出力するインバーティング部と、を含み、
   第Ｎステージのインバーティング部は次のステージのうちの、第（Ｎ＋２）ステージのインバーティング部と接続され、
   前記第Ｎステージの前記インバーティング部は、第１インバーティングトランジスタ、第２インバーティングトランジスタ、第３インバーティングトランジスタ、及び第４インバーティングトランジスタを含み、
   前記第（Ｎ＋２）ステージの前記インバーティング部は、前記第Ｎステージの第３インバーティングトランジスタ及び第４インバーティングトランジスタとは別個の第３インバーティングトランジスタ及び第４インバーティングトランジスタを含み、
   前記第Ｎステージの前記第１インバーティングトランジスタは、前記クロック信号が共通に印加される制御電極及び入力電極、並びに、第２インバーティングノードに接続された出力電極を含み、
   前記第Ｎステージの前記第２インバーティングトランジスタは、前記第２インバーティングノードに接続された制御電極、前記クロック信号が印加される入力電極、及び第１インバーティングノードに接続された出力電極を含み、
   前記第Ｎステージの前記第３インバーティングトランジスタは、前記第Ｎキャリー信号が出力される端子に接続された制御電極、前記第２オフ電圧が印加される入力電極、及び前記第２インバーティングノードに接続された出力電極を含み、
   前記第Ｎステージの前記第４インバーティングトランジスタは、前記第Ｎキャリー信号が出力される端子に接続された制御電極、前記第２オフ電圧が印加される入力電極、及び前記第１インバーティングノードに接続された出力電極を含み、
   前記第（Ｎ＋２）ステージの前記第３インバーティングトランジスタは、第（Ｎ＋２）キャリー信号が出力される端子に接続された制御電極、前記第２オフ電圧が印加される入力電極、及び前記第２インバーティングノードに接続された出力電極を含み、前記第（Ｎ＋２）ステージの前記第４インバーティングトランジスタは、前記第（Ｎ＋２）キャリー信号が出力される端子に接続された制御電極、前記第２オフ電圧が印加される入力電極、及び前記第１インバーティングノードに接続された出力電極を含む、
   ことを特徴とするゲート駆動回路。
6. 画像を表示する表示部及び前記表示部と隣接する周辺部を含む表示パネルと、
   前記表示パネルにデータ電圧を印加するデータ駆動回路と、
   複数個のステージからなり前記表示パネルにゲート出力信号を印加するゲート駆動回路であって、前記ステージの各々（以下、第Ｎステージ（Ｎは自然数）という）は、
   前のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記前のステージのうちのいずれか一つが出力するキャリー信号を第１ノードに印加するプルアップ制御部、前記第１ノードに印加された信号に応答して、クロック信号に同期して第Ｎゲート出力信号を出力するプルアップ部、前記第１ノードに印加された信号に応答して、前記クロック信号に同期して第Ｎキャリー信号を出力するキャリー部、次のステージのうちのいずれか一つが出力するキャリー信号が印加される直列接続された複数のトランジスタを含み、次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第１ノードを第２オフ電圧にプルダウンする第１プルダウン部、及び前記次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第Ｎゲート出力信号を第１オフ電圧にプルダウンする第２プルダウン部と、を含むゲート駆動回路を含む、ことを特徴とする表示装置。
7. 前記第１プルダウン部は、第１プルダウントランジスタ及び第２プルダウントランジスタを含み、
   前記第１プルダウントランジスタは、前記次のステージのうちのいずれか一つが出力するキャリー信号が印加される制御電極、前記第２オフ電圧が印加される入力電極、及び第２ノードに接続される出力電極を含み、
   前記第２プルダウントランジスタは、前記次のステージのうちのいずれか一つが出力するキャリー信号が印加される制御電極、前記第２ノードに接続された入力電極、及び前記第１ノードに接続される出力電極を含むことを特徴とする請求項６に記載の表示装置。
8. 前記ゲート駆動回路は、前記表示パネルの前記周辺部に集積されることを特徴とする請求項６に記載の表示装置。
9. 画像を表示する表示部及び前記表示部と隣接する周辺部を含む表示パネルと、
   前記表示パネルにデータ電圧を印加するデータ駆動回路と、
   複数個のステージからなり前記表示パネルにゲート出力信号を印加するゲート駆動回路であって、前記ステージの各々（以下、第Ｎステージ（Ｎは自然数）という）は、
   前のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記前のステージのうちのいずれか一つが出力するキャリー信号を第１ノードに印加するプルアップ制御部、前記第１ノードに印加された信号に応答して、クロック信号に同期して第Ｎゲート出力信号を出力するプルアップ部、前記第１ノードに印加された信号に応答して、前記クロック信号に同期して第Ｎキャリー信号を出力するキャリー部、次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第１ノードを第２オフ電圧にプルダウンする第１プルダウン部、前記次のステージのうちのいずれか一つが出力するキャリー信号に応答して、前記第Ｎゲート出力信号を第１オフ電圧にプルダウンする第２プルダウン部、並びに、前記クロック信号及び第２オフ電圧が印加されてインバーティング信号を出力するインバーティング部を含み、
   第Ｎステージのインバーティング部は、次のステージのうちの、第（Ｎ＋２）ステージのインバーティング部と接続され、
   前記第Ｎステージの前記インバーティング部は、第１インバーティングトランジスタ、第２インバーティングトランジスタ、第３インバーティングトランジスタ、及び第４インバーティングトランジスタを含み、
   前記第（Ｎ＋２）ステージの前記インバーティング部は、前記第Ｎステージの第３インバーティングトランジスタ及び第４インバーティングトランジスタとは別個の第３インバーティングトランジスタ及び第４インバーティングトランジスタを含み、
   前記第Ｎステージの前記第１インバーティングトランジスタは、前記クロック信号が共通に印加される制御電極及び入力電極、並びに、第２インバーティングノードに接続された出力電極を含み、
   前記第Ｎステージの前記第２インバーティングトランジスタは、前記第２インバーティングノードに接続された制御電極、前記クロック信号が印加される入力電極、及び第１インバーティングノードに接続された出力電極を含み、
   前記第Ｎステージの前記第３インバーティングトランジスタは、前記第Ｎキャリー信号が出力される端子に接続された制御電極、前記第２オフ電圧が印加される入力電極、及び前記第２インバーティングノードに接続された出力電極を含み、
   前記第Ｎステージの前記第４インバーティングトランジスタは、前記第Ｎキャリー信号が出力される端子に接続された制御電極、前記第２オフ電圧が印加される入力電極、及び前記第１インバーティングノードに接続された出力電極を含み、
   前記第（Ｎ＋２）ステージの前記第３インバーティングトランジスタは、第（Ｎ＋２）キャリー信号が出力される端子に接続された制御電極、前記第２オフ電圧が印加される入力電極、及び前記第２インバーティングノードに接続された出力電極を含み、前記第（Ｎ＋２）ステージの前記第４インバーティングトランジスタは、前記第（Ｎ＋２）キャリー信号が出力される端子に接続された制御電極、前記第２オフ電圧が印加される入力電極、及び前記第１インバーティングノードに接続された出力電極を含む、
   ことを特徴とする表示装置。
10. 前記ゲート駆動回路は、前記表示パネルの前記周辺部に集積されることを特徴とする請求項９に記載の表示装置。
11. 少なくとも第１、第２、第３、第４、第５及び第６ステージを含み、
    前記第２及び第４ステージそれぞれは、プルアップ制御部、充電部、プルアップ部、キャリー部、インバーティング部、第１プルダウン部、第２プルダウン部、第１ホールディング部、第２ホールディング部、第３ホールディング部及びリセット部を含み、
    クロック信号は、前記各インバーティング部と、前記各キャリー部に印加され、
    前記第１ステージから出力された第１キャリー信号は、前記第２ステージの前記プルアップ制御部に印加され、
    前記第２ステージは第２キャリー信号を出力し、
    前記第３ステージから出力された第３キャリー信号は、前記第２ステージの前記第１プルダウン部、前記第２ステージの前記第２プルダウン部及び前記第４ステージの前記プルアップ制御部に印加され、
    前記第４ステージから出力された第４キャリー信号は、前記第２ステージの前記リセット部に印加され、
    前記第５ステージから出力された第５キャリー信号は、前記第４ステージの前記第１プルダウン部及び前記第２プルダウン部に印加され、
    前記第６ステージから出力された第６キャリー信号は、前記第４ステージの前記リセット部に印加され、
    前記第２ステージの前記インバーティング部は、第１乃至第４トランジスタを含み、前記第４ステージの前記インバーティング部は、第５及び第６トランジスタを含み、前記第５トランジスタの出力電極は、前記第１トランジスタの出力電極と第３トランジスタの出力電極の接続ノードに接続され、前記第６トランジスタの出力電極は、前記第２トランジスタの出力電極と第４トランジスタの出力電極の接続ノードに接続される、
    ことを特徴とするゲート駆動回路。
12. 第１オフ電圧は、前記各第１プルダウン部、前記各第２ホールディング部、及び前記各第２プルダウン部に印加され、
    第２オフ電圧は、前記各リセット部、前記各第１ホールディング部、前記各インバーティング部、及び前記各第３ホールディング部に印加され、
    前記第２オフ電圧は、前記第１オフ電圧よりも小さいことを特徴とする請求項１１に記載のゲート駆動回路。

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