JP6658408B2 - ゲート駆動回路及びゲート駆動回路を備えた表示パネル - Google Patents

Description

本発明は、電子移動度が高くリーク電流が少ない酸化物半導体を用いたトランジスタで構成されるゲート駆動回路及びゲート駆動回路を備えた表示パネルに関するものである。

近年、パーソナルコンピュータ、携帯電話、業務用機器、又は産業用機器等に用いられる表示装置として、酸化物半導体を用いた表示パネルが用いられている。係る表示パネルは、アクティブマトリクス方式と呼ばれる制御方式が用いられており、液晶層に加わる電圧が各画素のキャパシタにより保持される。係るキャパシタに加わる電圧の制御において、リーク電流が少ない酸化物半導体を用いることで、従来よりサイズが小さいキャパシタで電圧が保持でき、画素の開口率を上げることができるという利点がある。

一方で、酸化物半導体を用いたトランジスタの場合には、製造プロセスの変更、製造ロットの違い、又は電圧バイアスストレス等によって、閾値電圧の特性がばらつく場合があり、画質の低下を招くことがあった。それゆえ、酸化物半導体を用いたトランジスタで構成されるゲート駆動回路を用いる場合、対策を施す必要があった。従来の表示パネルに用いられるゲート駆動回路では、例えば、周辺温度によって電圧レベルが変わる温度依存可変電圧を出力し、温度依存可変電圧が入力されたパルス信号の振幅だけシフトしたゲートオン電圧を出力するものなどが開示されている（例えば、特許文献１参照）。

特開２００８−０２０９１１号公報

従来のゲート駆動回路及びゲート駆動回路を備えた表示パネルにあっては、酸化物半導体を用いたトランジスタの閾値電圧が０［Ｖ］付近の場合に対応できず、ゲート駆動回路からゲート配線に出力される出力波形に乱れが生じ易く、表示装置の画質が低下するという問題点があった。

本発明は、上述のような問題を解決するためになされたもので、ゲート駆動回路からゲート配線に出力される出力波形を安定化させ、画質の低下を抑制することができるゲート駆動回路及びゲート駆動回路を備えた表示パネルを提供することを目的とする。

本発明に係るゲート駆動回路は、ゲート配線と接続する単位ゲート駆動回路を複数有するゲート駆動回路であって、単位ゲート駆動回路は、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第１トランジスタと、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第２トランジスタと、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第３トランジスタと、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第４トランジスタと、電荷を保持するキャパシタと、配線に加わる電圧が第１オフ電圧に保たれ、第２トランジスタのソース−ドレイン端子の一方と接続される第１オフ配線と、配線に加わる電圧が第１オフ電圧より低い第２オフ電圧に保たれ、第４トランジスタのソース−ドレイン端子の一方と接続される第２オフ配線と、第１トランジスタのソース−ドレイン端子の一方、第２トランジスタのソース−ドレイン端子の他方、キャパシタの接続端子の一方、及びゲート配線と接続されるゲート出力配線と、第１トランジスタのゲート端子、第３トランジスタのソース−ドレイン端子の一方、第４トランジスタのソース−ドレイン端子の他方、及びキャパシタの接続端子の他方と接続される第１配線と、第２トランジスタのゲート端子、及び第４トランジスタのゲート端子と接続され、第２トランジスタ及び第４トランジスタのソース−ドレイン間を導通状態とする電圧が入力される第２配線と、第１トランジスタのソース−ドレイン端子の他方と接続され、第１オフ電圧を超えるオン電圧が入力される第３配線と、第３トランジスタのゲート端子及び第３トランジスタのソース−ドレイン端子の他方に接続され、隣接する単位ゲート駆動回路のゲート出力配線から出力された電圧が加わる第４配線とを備え、第４トランジスタのソース−ドレイン端子の一方と第２オフ配線との間、及び第４トランジスタのソース−ドレイン端子の他方と第１配線との間は、配線のみを介して接続されることを特徴とするものである。

本発明に係るゲート駆動回路は、ゲート配線と接続する単位ゲート駆動回路を複数有するゲート駆動回路であって、単位ゲート駆動回路は、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第１トランジスタと、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第２トランジスタと、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第３トランジスタと、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第４トランジスタと、電荷を保持するキャパシタと、配線に加わる電圧が第１オフ電圧に保たれ、第２トランジスタのソース−ドレイン端子の一方と接続される第１オフ配線と、配線に加わる電圧が第１オフ電圧より低い第２オフ電圧に保たれ、第４トランジスタのソース−ドレイン端子の一方と接続される第２オフ配線と、第１トランジスタのソース−ドレイン端子の一方、第２トランジスタのソース−ドレイン端子の他方、キャパシタの接続端子の一方、及びゲート配線と接続されるゲート出力配線と、第１トランジスタのゲート端子、第３トランジスタのソース−ドレイン端子の一方、第４トランジスタのソース−ドレイン端子の他方、及びキャパシタの接続端子の他方と接続される第１配線と、第２トランジスタのゲート端子、及び第４トランジスタのゲート端子と接続され、第２トランジスタ及び第４トランジスタのソース−ドレイン間を導通状態とする電圧が入力される第２配線と、第１トランジスタのソース−ドレイン端子の他方と接続され、第１オフ電圧を超えるオン電圧が入力される第３配線と、第３トランジスタのゲート端子に接続され、隣接する単位ゲート駆動回路のゲート出力配線から出力された電圧が加わる第４配線と、第３トランジスタのソース−ドレイン端子の他方及びオン電圧配線に接続されるオン配線とを備え、第４トランジスタのソース−ドレイン端子の一方と第２オフ配線との間、及び第４トランジスタのソース−ドレイン端子の他方と第１配線との間は、配線のみを介して接続されることを特徴とするものである。

本発明に係るゲート駆動回路及びゲート駆動回路を備えた表示パネルによれば、配線に加わる電圧が第１オフ電圧より低い第２オフ電圧に保たれ、第４トランジスタのソース−ドレイン端子の一方と接続される第２オフ配線を備えているので、ゲート駆動回路からゲート配線に出力される出力波形を安定化させ、従来よりも画質の低下を抑制することができる。

本発明の実施の形態１に係るゲート駆動回路を備えた液晶表示パネルにおけるアレイ基板上に形成された電気回路の模式図である。 本発明の実施の形態１に係る液晶表示パネルの構成の一部を説明する模式図である。 本発明の実施の形態１に係るゲート駆動回路の回路構成を示す模式図である。 本発明の実施の形態１に係る単位ゲート駆動回路の回路構成を示す模式図である。 本発明の実施の形態１に係るゲート駆動回路の出力のタイミングを説明するタイミングチャートである。 本発明の実施の形態１に係るゲート駆動回路における動作を説明するタイミングチャートである。 酸化物半導体で構成されたトランジスタの閾値電圧Ｖｔｈの変化を説明する図である。 従来のゲート駆動回路におけるゲート出力配線の電圧変動を説明するためのタイミングチャートである 本発明の実施の形態２に係るゲート駆動回路の回路構成を示す模式図である。 本発明の実施の形態２に係る単位ゲート駆動回路の回路構成を示す模式図である。

実施の形態１．
本発明の実施の形態１に係るゲート駆動回路及びゲート駆動回路を備えた表示パネルを図１〜８により説明する。図において、同一の符号を付したものは、同一又はこれに相当するものであり、このことは、明細書の全文において共通することである。

表示パネルは、例えば液晶表示パネルであって、偏光フィルタ、カラーフィルタ基板、液晶層、及びアレイ基板を有し、液晶表示パネルとバックライトとを組み合わせて液晶表示装置として製品化される。

図１は本発明の実施の形態１に係る液晶表示パネルにおけるアレイ基板Ｐ１０上に形成された電気回路の模式図である。図１において、黒丸は配線同士が短絡していることを示す。なお、図１において、配線が十文字に交わり交差している箇所であっても、黒丸で示していない箇所は、配線同士は短絡しておらず、このことは他の図においても共通することである。また、図１に示すＸＹ座標は、方向を表すために便宜上設けたものであり、他の図においても同様である。後述する水平解像度はＸ方向の解像度と対応しており、垂直解像度はＹ方向の解像度と対応している。

図１に示すアレイ基板Ｐ１０は、ゲート駆動回路Ｐ１０１、ソース回路Ｐ１０２、ゲート配線Ｐ１１１、ソース配線Ｐ１１２、画素トランジスタＰ１２２、及び画素キャパシタＰ１２１を有する。アレイ基板Ｐ１０には、画素がマトリックス状に配置されている。ここで、画素は映像又は画像の表示のための基本単位であって、赤、緑、及び青の３つのドットが１つの画素として、液晶表示装置で表示される。なお、１つの画素に含まれる、赤、緑、及び青のそれぞれのドットはサブ画素と呼ばれる。

ゲート配線Ｐ１１１はＸ方向に長い配線であり、液晶表示パネルＰ１（図２に示す）の垂直解像度に対応する数の配線がＹ方向に複数並べられている。ソース配線Ｐ１１２はＹ方向に長い配線であり、液晶表示パネルＰ１の水平解像度に対応する数の配線がＸ方向に複数並べられている。ゲート駆動回路Ｐ１０１は複数のゲート配線Ｐ１１１と接続され、また、１本のゲート配線Ｐ１１１には複数の画素トランジスタＰ１２２が接続されている。ソース回路Ｐ１０２は複数のソース配線Ｐ１１２と接続され、また、１本のソース配線Ｐ１１２には複数の画素トランジスタＰ１２２が接続されている。画素トランジスタＰ１２２は、３端子のトランジスタである。画素トランジスタＰ１２２のゲート端子はゲート配線Ｐ１１１に、ソース端子はソース配線Ｐ１１２に、ドレイン端子は画素キャパシタＰ１２１に、それぞれ接続されている。

また、本願における画素トランジスタＰ１２２及びゲート駆動回路Ｐ１０１を構成するトランジスタは、例えば、アモルファス酸化物半導体の一種であるインジウム、ガリウム、亜鉛、及び酸素を有する酸化物半導体を用いて構成される。さらに、本発明に係る画素トランジスタＰ１２２及び駆動回路のトランジスタは、いわゆるＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる電界効果トランジスタである。

図２は、本発明の実施の形態１に係る液晶表示パネルＰ１の構成の一部を説明する模式図である。図２では、図１のアレイ基板Ｐ１０における領域Ａを拡大し、また領域Ａにおけるアレイ基板Ｐ１０と対向するカラーフィルタ基板Ｐ１１を表示している。液晶表示パネルＰ１において、２枚のガラス基板であるカラーフィルタ基板Ｐ１１及びアレイ基板Ｐ１０で挟まれた液晶層に液晶が充填され、２枚のガラス基板にはそれぞれ透明電極Ｐ１２、Ｐ１３が設けられている。液晶表示パネルＰ１の液晶は、両側に設けられている透明電極Ｐ１２、Ｐ１３に加わる電位差によって液晶配向が制御されている。そして、液晶表示パネルＰ１は、バックライト（図示せず）から受ける光の偏光角度を制御することで、画素の階調を制御している。画素キャパシタＰ１２１は、ソース回路Ｐ１０２から出力される電圧により充電される。そして、各画素の液晶には、画素キャパシタＰ１２１による電圧が加わり、画素の階調が保たれる。

また、ゲート駆動回路Ｐ１０１は、酸化物半導体で構成されたトランジスタであり、アレイ基板Ｐ１０上に直接積層して形成される。それゆえ、ＩＣチップなどで形成されたゲート駆動回路を別途ガラス基板に取り付けるより、液晶表示パネルＰ１においてゲート駆動回路Ｐ１０１が占める面積を従来より小さくすることができる。よって、映像又は画像の表示面積を、従来より大きくできる効果が得られる。

ゲート駆動回路Ｐ１０１は、各画素の階調を更新するための電圧を出力し、例えば毎秒１〜２４０回の頻度で階調を更新する。ゲート駆動回路Ｐ１０１は複数のゲート配線Ｐ１１１と接続する。詳細は後述するが、ゲート駆動回路Ｐ１０１が有する複数の単位ゲート駆動回路は、各々のゲート配線Ｐ１１１とそれぞれ接続しており、単位ゲート駆動回路は画素の更新を行う電圧を出力する。また、ゲート駆動回路Ｐ１０１から出力された電圧は、それぞれのゲート配線Ｐ１１１を通じて複数の画素トランジスタＰ１２２に伝達される。

画素トランジスタＰ１２２は、ゲート端子に電圧が加えられることにより、ソース−ドレイン端子間を電流が流れる導通状態と、ソース−ドレイン端子間を電流が流れない不導通状態とに切り替えることができる。ソース−ドレイン端子間を導通状態とするオン電圧とソース−ドレイン端子間を不導通状態とするオフ電圧は、使用する酸化物半導体の特性、及び液晶表示パネルＰ１の設計事項に応じて決定される。例えば、オン電圧とオフ電圧は、オン電圧がオフ電圧より２０［Ｖ］程度高い電圧となるように設定される。

ゲート駆動回路Ｐ１０１は、−Ｙ方向から順番に１線ずつゲート配線Ｐ１１１に電圧が加えられることで、Ｘ方向にある画素を１ラインずつ同時に更新することができる。ソース回路Ｐ１０２は、オン電圧が加えられて階調更新状態にあるゲート配線Ｐ１１１の全画素を更新する。このようにすることで、１本のゲート配線Ｐ１１１に沿って設けられた複数の画素の階調を同時に更新することができ、＋Ｙに向かって順次更新して行くことで、液晶表示パネルＰ１の全画素の階調を更新することができる。

図３は、本発明の実施の形態１に係るゲート駆動回路Ｐ１０１の回路構成を示す模式図である。また、図４は、本発明の実施の形態１に係る単位ゲート駆動回路Ｇ１０の回路構成を示す図である。

図３及び図４に示すように、本発明の実施の形態１に係るゲート駆動回路Ｐ１０１は、単位ゲート駆動回路Ｇ１０、ゲート出力配線Ｇ１０１、スタート信号配線Ｇ１０２、クロック配線Ｇ１０３、第１オフ電圧配線Ｇ１０４、及び第２オフ電圧配線Ｇ１０５を有している。また、クロック配線Ｇ１０３は、複数の配線から構成されており、ここでは第１クロック配線Ｇ１０３ａ、第２クロック配線Ｇ１０３ｂ、及び第３クロック配線Ｇ１０３ｃの３つの配線からなる場合を例示している。なお、クロック配線Ｇ１０３の本数は２本又は４本以上であってもよい。

単位ゲート駆動回路Ｇ１０は、液晶表示パネルＰ１の垂直解像度に対応する数だけ配列されている。つまり、単位ゲート駆動回路Ｇ１０は、液晶表示パネルＰ１のＹ方向の画素数と同じ数だけ配列されている。図３では、代表的に４つの単位ゲート駆動回路Ｇ１、Ｇ２、Ｇ３、Ｇ４を例示している。実際の液晶表示パネルＰ１では、単位ゲート駆動回路Ｇ１０は数百から数千連なって形成されている。また、図３に示すように、クロック配線Ｇ１０３が３つの配線で構成されている場合、ゲート駆動回路Ｐ１０１は、Ｙ方向に隣り合う３つの単位ゲート駆動回路Ｇ１０を１つのまとまりとして、繰り返し形成される。図３では、例えば、単位ゲート駆動回路Ｇ１、Ｇ２、Ｇ３を１つのまとまりとして、繰り返し形成される。

なお、図３の最上部に示す単位ゲート駆動回路Ｇ１は、最も−Ｙ方向にある単位ゲート駆動回路Ｇ１０であり、この最上部の単位ゲート駆動回路Ｇ１の位置を１段目とする。以降、最上部の単位ゲート駆動回路Ｇ１を基準として、＋Ｙ方向に段数が増えるよう単位ゲート駆動回路Ｇ１０をカウントすることで、どの単位ゲート駆動回路Ｇ１０かを特定することができる。

本発明の実施の形態１において、第１クロック配線Ｇ１０３ａ及び第２クロック配線Ｇ１０３ｂと接続する単位ゲート駆動回路Ｇ１０は、３ｎ−２段目にある。ｎは自然数である。また、第２クロック配線Ｇ１０３ｂ及び第３クロック配線Ｇ１０３ｃと接続する単位ゲート駆動回路Ｇ１０は、３ｎ−１段目にある。第３クロック配線Ｇ１０３ｃ及び第１クロック配線Ｇ１０３ａと接続する単位ゲート駆動回路Ｇ１０は、３ｎ段目にある。

なお、図４では、３ｎ−２段目の単位ゲート駆動回路Ｇ１０の回路構成を例示しているが、３ｎ−１段目の単位ゲート駆動回路Ｇ１０の回路構成、及び３ｎ段目の単位ゲート駆動回路Ｇ１０の回路構成と同様の回路構成である。つまり、各段の単位ゲート駆動回路Ｇ１０から外に伸びる配線は、クロック配線との接続において異なる場合があるが、単位ゲート駆動回路Ｇ１０内の回路構成は何れも同様である。

ゲート出力配線Ｇ１０１は、ゲート配線Ｐ１１１とそれぞれ接続されている。また、単位ゲート駆動回路Ｇ１０は、ゲート出力配線Ｇ１０１と接続しているゲート配線Ｐ１１１に対し、画素の階調を更新するためのオン電圧を画素の更新のタイミングで出力する。

なお、ゲート駆動回路Ｐ１０１を構成するＹ方向に並べられた単位ゲート駆動回路Ｇ１０のうち、最上部の単位ゲート駆動回路Ｇ１及び最下部の単位ゲート駆動回路（図示せず）が出力する電圧波形は、安定しない場合がある。そこで、液晶表示パネルＰ１の垂直解像度に対応する数を超える数の単位ゲート駆動回路Ｇ１０を備え、両端の単位ゲート駆動回路Ｇ１０について、少なくとも一方をゲート配線Ｐ１１１に接続しないようにしてもよい。このようにすることで、単位ゲート駆動回路Ｇ１０が出力する電圧波形を安定化させることができる。

スタート信号配線Ｇ１０２は、一端が単位ゲート駆動回路Ｇ１０のゲート出力配線Ｇ１０１に接続され、他端が＋Ｙ方向に隣り合う単位ゲート駆動回路Ｇ１０の第４配線ＧＮ４に接続される。単位ゲート駆動回路Ｇ１０が電圧を出力すると、ゲート出力配線Ｇ１０１及びスタート信号配線Ｇ１０２を通じて、＋Ｙ方向に隣り合う単位ゲート駆動回路Ｇ１０に電圧が伝わり、更新のタイミングを＋Ｙ方向に隣り合う単位ゲート駆動回路Ｇ１０に伝達する。

なお、詳細は後述するが、＋Ｙ方向に隣り合う単位ゲート駆動回路Ｇ１０に電圧が入力されると、入力された電圧及びクロック配線Ｇ１０３から加えられる周期的な電圧に基づき、＋Ｙ方向に隣り合う単位ゲート駆動回路Ｇ１０はゲート出力配線Ｇ１０１を通じてゲート配線Ｐ１１１に画素の階調を更新するためのオン電圧を出力する。また、最上部の単位ゲート駆動回路Ｇ１に対しては、外部のコントロール回路Ｇ１０７と最上部の単位ゲート駆動回路Ｇ１とを結ぶスタート信号配線Ｇ１０２が、別途設けられている。

液晶表示パネルＰ１の各画素の階調の更新は、＋Ｙ方向に向かって液晶表示パネルＰ１の最上部の単位ゲート駆動回路Ｇ１から順に行われる。そして、単位ゲート駆動回路Ｇ１０は、ゲート出力配線Ｇ１０１及びスタート信号配線Ｇ１０２を通じて画素の階調の電圧を、隣り合う＋Ｙ方向の単位ゲート駆動回路Ｇ１０に対して出力する。なお、ゲート駆動回路Ｐ１０１のうち、最上部の単位ゲート駆動回路Ｇ１に対しては、例えば、外部のコントロール回路Ｇ１０７から画素の階調の更新を開始するスタート信号電圧を受け、更新が開始する。

第１オフ電圧配線Ｇ１０４は、各単位ゲート駆動回路Ｇ１０と接続する。また、第１オフ電圧配線Ｇ１０４は、外部のコントロール回路Ｇ１０７により第１オフ電圧に保たれている。

第２オフ電圧配線Ｇ１０５は、各単位ゲート駆動回路Ｇ１０と接続する。また、第２オフ電圧配線Ｇ１０５は、外部のコントロール回路Ｇ１０７により第２オフ電圧に保たれている。第２オフ電圧は、第１オフ電圧より低い電圧であり、例えば、第２オフ電圧は第１オフ電圧より２０［Ｖ］程度の低い電圧とする。

本発明の実施の形態１に係る単位ゲート駆動回路Ｇ１０は、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第３トランジスタＴｒ３、第４トランジスタＴｒ４、キャパシタＣ１、ゲート出力配線Ｇ１０１、スタート信号配線Ｇ１０２、第２配線ＧＮ２、第３配線ＧＮ３、第４配線ＧＮ４、第１オフ配線ＧＮ５、及び第２オフ配線ＧＮ６を有する。

ここで、ゲート駆動回路Ｐ１０１が有するトランジスタは、酸化物半導体で構成された３端子のトランジスタである。トランジスタは、ゲート端子と２つの接続端子で構成されたソース−ドレイン端子とを有し、ゲート端子に対応するいわゆるボディ端子は存在しない構造のものを対象としている。そのため、トランジスタの電流値の制御は、ゲート端子に加わる電圧と、ソース−ドレイン端子の２つの接続端子に加わる電圧のうち低い方の電圧との電圧差、すなわち電位差によって制御される。

ゲート駆動回路Ｐ１０１に設けられたトランジスタにおいて、オン電圧は、ソース−ドレイン端子間を電流が流れる導通状態とするために設定された電圧である。また、第１オフ電圧は、ゲート駆動回路Ｐ１０１に設けられたトランジスタのソース−ドレイン端子間を不導通状態とするために設定された電圧である。ゲート駆動回路Ｐ１０１が有するトランジスタでは、ゲート端子に電圧が加わると、ソース−ドレイン端子の２つの接続端子のうち、電位が高い方から低い方に電流が流れる。２つの接続端子のうち何れの接続端子の電位が高くなるかは、状況により変化する。それゆえ、ゲート駆動回路Ｐ１０１が有するトランジスタのソース−ドレイン端子間では、電流が双方向に流れる。

第１オフ配線ＧＮ５は、一端が第１オフ電圧配線Ｇ１０４と接続されるため、配線に加わる電圧が第１オフ電圧に保たれる。また、第１オフ配線ＧＮ５は、他端が第２トランジスタＴｒ２のソース−ドレイン端子の一方と接続される。

第２オフ配線ＧＮ６は、一端が第２オフ電圧配線Ｇ１０５と接続されるため、配線に加わる電圧が第１オフ電圧より低い第２オフ電圧に保たれる。また、第２オフ配線ＧＮ６は、他端が第４トランジスタＴｒ４のソース−ドレイン端子の一方と接続される。

ゲート出力配線Ｇ１０１は、第１トランジスタＴｒ１のソース−ドレイン端子の一方、及び第２トランジスタＴｒ２のソース−ドレイン端子の他方に接続される。また、ゲート出力配線Ｇ１０１は、電荷を保持するキャパシタＣ１の接続端子の一方、スタート信号配線Ｇ１０２、及びゲート配線Ｐ１１１と接続される。

第１配線ＧＮ１は、第３トランジスタＴｒ３のソース−ドレイン端子の一方、第４トランジスタＴｒ４のソース−ドレイン端子の他方、及びキャパシタＣ１の接続端子の他方と接続される。また、第１配線ＧＮ１は、途中で配線が分岐し、分岐した配線は第１トランジスタＴｒ１のゲート端子に接続されている。

第２配線ＧＮ２は、第２トランジスタＴｒ２のゲート端子、第４トランジスタＴｒ４のゲート端子、及びクロック配線Ｇ１０３に接続されている。なお、第２配線ＧＮ２は、クロック配線Ｇ１０３のうち、第１クロック配線Ｇ１０３ａ、第２クロック配線Ｇ１０３ｂ、及び第３クロック配線Ｇ１０３ｃの何れか１つと接続されている。ここでは、第２配線ＧＮ２は、第２クロック配線Ｇ１０３ｂと接続され、第２トランジスタＴｒ２及び第４トランジスタＴｒ４のソース−ドレイン端子間を導通状態とする電圧として、第２クロック配線Ｇ１０３ｂから第１オフ電圧を超える電圧であるオン電圧が周期的に入力される。

第３配線ＧＮ３は、一端が第１トランジスタＴｒ１のソース−ドレイン端子の他方と接続され、他端がクロック配線Ｇ１０３に接続される。なお、第３配線ＧＮ３の他端は、第１クロック配線Ｇ１０３ａ、第２クロック配線Ｇ１０３ｂ、及び第３クロック配線Ｇ１０３ｃの何れか１つと接続されている。また、第２配線ＧＮ２と第３配線ＧＮ３とは、クロック配線Ｇ１０３のうち異なる配線に接続される。ここでは、第３配線ＧＮ３の他端は、第１クロック配線Ｇ１０３ａと接続されている。第３配線ＧＮ３は、第１クロック配線Ｇ１０３ａから第１オフ電圧を超える電圧であるオン電圧が周期的に入力される。

第４配線ＧＮ４は、一端が−Ｙ方向に隣り合う単位ゲート駆動回路Ｇ１０のゲート出力配線Ｇ１０１と接続されており、他端が第３トランジスタＴｒ３のソース−ドレイン端子の他方と接続されている。第４配線ＧＮ４は、途中で配線が分岐し、分岐した配線は第３トランジスタＴｒ３のゲート端子に接続されている。なお、第４配線ＧＮ４は、−Ｙ方向に隣り合う単位ゲート駆動回路Ｇ１０のスタート信号配線Ｇ１０２に接続された配線である。

図５は、本発明の実施の形態１に係るゲート駆動回路Ｐ１０１の出力のタイミングを説明するタイミングチャートである。図５（ａ）〜図５（ｄ）において、いずれの開始時刻も同一であるものとする。図５（ａ）はスタート信号電圧の波形を示す。ここで、最上部の単位ゲート駆動回路Ｇ１を第１単位ゲート駆動回路Ｇ１と呼び、＋Ｙ方向に向かって順に第２単位ゲート駆動回路Ｇ２、及び第３単位ゲート駆動回路Ｇ３と呼ぶこととする。図５（ｂ）は第１単位ゲート駆動回路Ｇ１のゲート出力配線Ｇ１０１の電圧波形を示し、図５（ｃ）は第２単位ゲート駆動回路Ｇ２のゲート出力配線Ｇ１０１の電圧波形を示し、図５（ｄ）は第３単位ゲート駆動回路Ｇ３のゲート出力配線Ｇ１０１の電圧波形を示す。なお、横軸は時間、縦軸は電圧を表している。また、ゲート出力配線Ｇ１０１の電圧が第１オフ電圧である期間を不活性期間、オン電圧である期間を活性期間と呼ぶ。

図５（ａ）より、外部のコントロール回路Ｇ１０７から第１単位ゲート駆動回路Ｇ１に加えられるスタート信号電圧は、不活性期間には第１オフ電圧であり、活性期間に予め定められた時間だけオン電圧となる矩形波である。また、図５（ａ）に示すスタート信号電圧の活性期間が終了すると、続いて図５（ｂ）に示すように、第１単位ゲート駆動回路Ｇ１のゲート出力配線Ｇ１０１の電圧が、第１オフ電圧から予め定められた時間だけオン電圧になる。同様に、図５（ｂ）の第１単位ゲート駆動回路Ｇ１のゲート出力配線Ｇ１０１の電圧の活性期間が終了すると、続いて図５（ｃ）に示すように、第２単位ゲート駆動回路Ｇ２のゲート出力配線Ｇ１０１の電圧が、第１オフ電圧から予め定められた時間だけオン電圧になる。図５（ｃ）の第２単位ゲート駆動回路Ｇ２のゲート出力配線Ｇ１０１の電圧の活性期間が終了すると、続いて図５（ｄ）に示すように、第３単位ゲート駆動回路Ｇ３のゲート出力配線Ｇ１０１の電圧が、第１オフ電圧から予め定められた時間だけオン電圧になる。なお、図５（ｂ）〜図５（ｄ）に示すゲート出力配線Ｇ１０１の電圧は簡略化のため矩形波で示したが、実際には後述する図６（ｆ）に示すように電圧の立ち上がり及び立ち上がりには一定の勾配がある。

また、第３単位ゲート駆動回路Ｇ３以降の＋Ｙ方向にある単位ゲート駆動回路Ｇ１０に関しても、上記と同様である。つまり、単位ゲート駆動回路Ｇ１０からのオン電圧が、＋Ｙ方向に隣り合う単位ゲート駆動回路Ｇ１０に伝わることで、＋Ｙ方向に隣り合う単位ゲート駆動回路Ｇ１０のゲート出力配線Ｇ１０１の電圧は、第１オフ電圧から予め定められた時間だけオン電圧となる。なお、予め定められた時間は、原則として、いずれも同じ長さの時間である。

また、活性期間の開始から終了までゲート出力配線Ｇ１０１がオン電圧を出力するため、ゲート配線Ｐ１１１と接続する画素トランジスタＰ１２２のゲート端子にはオン電圧が加わり、活性期間において画素トランジスタＰ１２２のソース−ドレイン端子間は導通状態となる。そして、ソース配線Ｐ１１２に電圧が加わると、導通状態にある画素トランジスタＰ１２２を通じて、画素キャパシタＰ１２１が充電され、一定の電圧を保持させることで各画素の階調の更新が行われる。

図６は、本発明の実施の形態１に係るゲート駆動回路Ｐ１０１における動作を説明するタイミングチャートである。図６の各波形において、横軸は時間であり、縦軸は電圧である。また、図６は、例として、最上部の単位ゲート駆動回路Ｇ１の動作を説明している。

図６（ａ）は、第１クロック配線Ｇ１０３ａに加わる電圧の波形である第１クロック波形Ｗ２０１を示す。図６（ｂ）は、第２クロック配線Ｇ１０３ｂに加わる電圧の波形である第２クロック波形Ｗ２０２を示す。図６（ｃ）は、第３クロック配線Ｇ１０３ｃに加わる電圧の波形である第３クロック波形Ｗ２０３を示す。

第１クロック配線Ｇ１０３ａ、第２クロック配線Ｇ１０３ｂ、及び第３クロック配線Ｇ１０３ｃは、外部のコントロール回路Ｇ１０７等に接続される。外部のコントロール回路Ｇ１０７は、図６（ａ）〜図６（ｃ）にそれぞれ示すように、電圧が矩形波で表されたクロック波形を出力する。図６（ａ）〜図６（ｃ）に示すように、矩形波は、予め定められた時間の長さである時間ｔだけオン電圧に保持され、その後に電圧が降下し、予め定められた時間の長さである時間Ｔ−ｔだけ第１オフ電圧となる。クロック波形は、予め定められた時間の長さである時間Ｔを１周期として、周期的にオン電圧と第１オフ電圧とを繰り返す。

１周期の長さを表す時間Ｔは、液晶表示パネルＰ１のフレームレート又は垂直画素数に基づいて決定される時間である。また、クロック配線Ｇ１０３が有する配線の数は、第１クロック配線Ｇ１０３ａ、第２クロック配線Ｇ１０３ｂ、及び第３クロック配線Ｇ１０３ｃの３本である。そこで、クロック波形は、例えば、オン電圧に保持される予め定められた時間の長さである時間ｔが、１周期の長さを表す時間Ｔの３分の１とする。つまり、１周期の長さを表す時間Ｔをクロック配線Ｇ１０３が有する配線の数で等分された時間の長さに、時間ｔが設定されることで、第１クロック配線Ｇ１０３ａ、第２クロック配線Ｇ１０３ｂ、及び第３クロック配線Ｇ１０３ｃのそれぞれがオン電圧になるタイミングを異なるようにすることができる。

なお、各クロック波形が単位ゲート駆動回路Ｇ１０に入力されると、実際には単位ゲート駆動回路Ｇ１０の回路特性により波形の立ち上がり、立下りに時間がかかり、完全な矩形にはならない。そこで、オン電圧に保持される予め定められた時間の長さである時間ｔは、１周期の長さを表す時間Ｔの３分の１未満であってもよい。１周期の長さを表す時間Ｔが、３分の１未満に設定されることで、ゲート駆動回路Ｐ１０１の回路において電圧の上昇に遅延が生じた場合であっても、回路の動作を安定させることができる。また、クロック配線Ｇ１０３が有する配線の数が３本より多い場合であっても同様である。１周期の時間の長さＴに対し、クロック配線Ｇ１０３が有する配線の数で等分された時間の長さより、１周期のうちオン電圧となる時間の長さｔを短い時間とすればよい。

図６（ａ）〜図６（ｃ）より、第１クロック波形Ｗ２０１において、オン電圧から第１オフ電圧に変化すると、第２クロック波形Ｗ２０２は第１オフ電圧からオン電圧に変化する。同様に、第２クロック波形Ｗ２０２において、オン電圧から第１オフ電圧に変化すると、第３クロック波形Ｗ２０３は第１オフ電圧からオン電圧に変化する。そして、第３クロック波形Ｗ２０３において、オン電圧から第１オフ電圧に変化すると、第１クロック波形Ｗ２０１は第１オフ電圧からオン電圧に変化する。すなわち、第１クロック波形Ｗ２０１から第３クロック波形Ｗ２０３にかけて、順々にオン電圧となる電圧の変化が伝わるような形となる。なお、第１クロック波形Ｗ２０１、第２クロック波形Ｗ２０２、及び第３クロック波形Ｗ２０３のいずれか１つのクロック波形がオン電圧となっている場合、他のクロック波形は第１オフ電圧となっている。

１段目の単位ゲート駆動回路Ｇ１は、第３配線ＧＮ３が第１クロック配線Ｇ１０３ａに接続されており、第２配線ＧＮ２が第２クロック配線Ｇ１０３ｂに接続されている。それゆえ、第３配線ＧＮ３に加わる電圧の波形は第１クロック波形Ｗ２０１であり、第２配線ＧＮ２に加わる電圧の波形は第２クロック波形Ｗ２０２である。なお、図６では１段目の単位ゲート駆動回路Ｇ１について例示しており、第３クロック波形Ｗ２０３は、最上部の単位ゲート駆動回路Ｇ１の動作には直接関わらない。第３クロック波形Ｗ２０３は、３ｎ−１段目及び３ｎ段目の単位ゲート駆動回路Ｇ１０の動作に関わる。

図６（ｄ）は、１段目の単位ゲート駆動回路Ｇ１における、第４配線ＧＮ４に加わる電圧の波形Ｗ２０４を示す。つまり、図６（ｄ）では、外部のコントロール回路Ｇ１０７等から出力され、第４配線ＧＮ４に加わる電圧の波形Ｗ２０４を示している。なお、第４配線ＧＮ４に加わる電圧がオン電圧となる周期は、各画素の階調が更新される頻度、例えば前述した毎秒１〜２４０回の頻度である。

次に、本発明の実施の形態１に係るゲート駆動回路Ｐ１０１及びゲート駆動回路Ｐ１０１を備えた液晶表示パネルＰ１の動作を図６のタイミングチャートを用いて説明する。ここでは、１段目の単位ゲート駆動回路Ｇ１の動作を例示する、なお、３ｎ＋１段目、３ｎ−１段目及び３ｎ段目の単位ゲート駆動回路Ｇ１０の動作もオン電圧が入力されるタイミングが異なるだけで基本的に同様である。ここで、初期状態として、単位ゲート駆動回路Ｇ１０の第２オフ配線ＧＮ６及び第２配線ＧＮ２は第２オフ電圧に保たれているものとする。また、第２オフ配線ＧＮ６及び第２配線ＧＮ２を除く、ゲート出力配線Ｇ１０１、第１配線ＧＮ１〜第４配線ＧＮ４、及び第１オフ配線ＧＮ５は、第１オフ電圧に保たれているものとする。

図６（ａ）の第１クロック波形Ｗ２０１より、オン電圧が第３配線ＧＮ３に加わったとしても、第１トランジスタＴｒ１のゲート端子が第２オフ電圧であるため、第１トランジスタＴｒ１のソース−ドレイン端子間は不導通状態である。ゆえに、ゲート出力配線Ｇ１０１は第１オフ電圧に保たれる。

図６（ａ）の第１クロック波形Ｗ２０１がオン電圧から第１オフ電圧に変化し、図６（ｂ）の第２クロック波形Ｗ２０２が第１オフ電圧からオン電圧に変化すると、第２トランジスタＴｒ２及び第４トランジスタＴｒ４のゲート端子が、オン電圧となる。すると、第２トランジスタＴｒ２及び第４トランジスタＴｒ４のソース−ドレイン端子間が導通状態となる。しかしながら、第１オフ配線ＧＮ５は第１オフ電圧に保たれているため、ゲート出力配線Ｇ１０１に加わる電圧も第１オフ電圧のまま保持される。同様に、第２オフ配線ＧＮ６は第２オフ電圧に保たれているため、第１配線ＧＮ１に加わる電圧も第２オフ電圧のまま保持される。

図６（ｂ）の第２クロック波形Ｗ２０２がオン電圧から第１オフ電圧に変化し、図６（ｄ）の第４配線ＧＮ４に加わる電圧が第１オフ電圧からオン電圧に変化すると、第３トランジスタＴｒ３のゲート端子が、オン電圧となる。すると、第３トランジスタＴｒ３のソース−ドレイン端子間が導通状態となる。一方で、第４トランジスタＴｒ４のゲート端子は、第１オフ電圧であるため、第３トランジスタＴｒ３のソース−ドレイン端子間が不導通状態である。すると、第１配線ＧＮ１は、第２オフ電圧からオン電圧に変化する。

次に、図６（ｄ）の第４配線ＧＮ４に加わる電圧がオン電圧から第１オフ電圧に変化し、図６（ａ）の第１クロック波形Ｗ２０１が第１オフ電圧からオン電圧に変化する。すると、第１トランジスタＴｒ１のゲート端子がオン電圧に保たれており、第１トランジスタＴｒ１のソース−ドレイン端子間が導通状態であることから、ゲート出力配線Ｇ１０１に加わる電圧が第１オフ電圧からオン電圧まで上昇する。加えて、キャパシタＣ１は一方の端子がゲート出力配線Ｇ１０１と接続し、他方の端子が第１配線ＧＮ１と接続している。それゆえ、ゲート出力配線Ｇ１０１に加わる電圧が第１オフ電圧からオン電圧に変化するに連れて、第１配線ＧＮ１の電圧がオン電圧以上に持ち上げられ、オン電圧の２倍程度の電圧であるブースト電圧に変化する。

第１配線ＧＮ１に加わる電圧は、ブースト電圧となることで、第１トランジスタＴｒ１のソース−ドレイン端子間で流れることが可能な電流が増加し、引いてはゲート出力配線Ｇ１０１を流れる電流が増加する。ゲート配線Ｐ１１１は、配線長が長いことから比較的大きな寄生容量と抵抗値を持つが、ゲート配線Ｐ１１１と接続するゲート出力配線Ｇ１０１への電流が増加することで、ゲート配線Ｐ１１１に加わる電圧はオン電圧まで素早く上昇することができる。

そして、図６（ａ）のゲート出力配線Ｇ１０１に加わる電圧がオン電圧から第１オフ電圧に変化し、図６（ｂ）の第２クロック波形Ｗ２０２が第１オフ電圧からオン電圧に変化すると、第２トランジスタＴｒ２及び第４トランジスタＴｒ４のゲート端子がオン電圧となる。すると、第２トランジスタＴｒ２及び第４トランジスタＴｒ４のソース−ドレイン端子間が導通状態となり、ゲート出力配線Ｇ１０１に加わる電圧は第１オフ電圧に変化し、第１配線ＧＮ１に加わる電圧は第２オフ電圧に変化する。

ここで、第２トランジスタＴｒ２のソース−ドレイン端子間が導通状態になると、ゲート出力配線Ｇ１０１と第１オフ配線ＧＮ５とが導通するため、ゲート出力配線Ｇ１０１に加わる電圧が第１オフ電圧まで下がることを第１オフ配線ＧＮ５で補助的に助けることができる。つまり、第１配線ＧＮ１の電圧が、第１トランジスタＴｒ１のソース−ドレイン端子間を導通状態に保つことができる電圧である間に、ゲート出力配線Ｇ１０１に加わる電圧が早期に第１オフ電圧まで下がるようにすることができる。なお、第１クロック波形Ｗ２０１が第１オフ電圧に変化したときから、第１配線ＧＮ１の電圧が第２オフ電圧へと変化するまでに掛かる時間によって、ゲート出力配線Ｇ１０１に加わる電圧が第１オフ電圧まで降下する速度が決まる。

また、その後も、図６（ａ）の第１クロック波形Ｗ２０１及び図６（ｂ）の第２クロック波形Ｗ２０２が、交互にオン電圧に変化することで、第１オフ電圧がゲート出力配線Ｇ１０１に加わり、第２オフ電圧が第２配線ＧＮ２に加わる。これにより、ゲート出力配線Ｇ１０１に加わる電圧が第１オフ電圧に保持され、第２配線ＧＮ２に加わる電圧が第２オフ電圧に保持される。

なお、ここでは１段目の単位ゲート駆動回路Ｇ１における入力電圧波形及び出力電圧波形を説明した。３ｎ＋１段目、３ｎ−１段目及び３ｎ段目の単位ゲート駆動回路Ｇ１０においては、図６（ｆ）に示すゲート出力配線Ｇ１０１から出力される電圧波形が、スタート信号配線Ｇ１０２を介して＋Ｙ方向に隣接する単位ゲート駆動回路Ｇ１０の第４配線ＧＮ４に入力される電圧波形となる。

３ｎ−１段目の単位ゲート駆動回路Ｇ１０は、第３配線ＧＮ３が第２クロック配線Ｇ１０３ｂと接続し、第２配線ＧＮ２が第３クロック配線Ｇ１０３ｃと接続する。それゆえ、３ｎ−１段目の単位ゲート駆動回路Ｇ１０の第４配線ＧＮ４に加わる電圧の波形は、第１クロック波形Ｗ２０１と同様のタイミングで第１オフ電圧からオン電圧に変化し、その後オン電圧から第１オフ電圧に変化する。また、３ｎ段目の単位ゲート駆動回路Ｇ１０は、第３配線ＧＮ３が第３クロック配線Ｇ１０３ｃと接続し、第２配線ＧＮ２が第１クロック配線Ｇ１０３ａと接続する。それゆえ、３ｎ段目の単位ゲート駆動回路Ｇ１０の第４配線ＧＮ４に加わる電圧の波形は、第２クロック波形Ｗ２０２と同様のタイミングで第１オフ電圧からオン電圧に変化し、その後オン電圧から第１オフ電圧に変化する。

次に、酸化物半導体で構成されたトランジスタの特性について説明する。酸化物半導体で構成されたトランジスタは、閾値電圧以上の電圧が加わる場合はトランジスタのソース−ドレイン端子間を流れる電流が急激に増加し、閾値電圧未満の電圧が加わる場合はトランジスタのソース−ドレイン端子間を流れる電流がほぼゼロになる。なお、トランジスタに加わる電圧は、ゲート端子に加わる電圧と、ソース−ドレイン端子の２つの接続端子に加わる電圧のうち低い方の電圧との電位差である。

ここで、酸化物半導体で構成されたトランジスタは、例えば、製造プロセスの変更、又は製造ロットの違い等による初期特性のばらつきにより、閾値電圧が通常より低い場合がある。また、酸化物半導体で構成されたトランジスタは、電圧バイアスストレス又は温度の影響等により閾値電圧が低下する場合がある。

なお、電圧バイアスストレスによる閾値電圧の低下の一因は、第３配線ＧＮ３と接続する第１トランジスタＴｒ１のソース−ドレイン端子の他方に、第１クロック配線Ｇ１０３ａからオン電圧が繰り返し加わることで生じる。それゆえ、例えば、クロック配線Ｇ１０３が有する配線の数を３本以上とすることで、第１トランジスタＴｒ１のソース−ドレイン端子の他方にオン電圧が加わる周期Ｔを長くし、電圧バイアスストレスによる第１トランジスタＴｒ１の閾値電圧の低下を抑制することもできる。

次に、図７（ａ）〜図７（ｃ）に、閾値電圧が異なるトランジスタの例を示す。図７は、酸化物半導体で構成されたトランジスタの閾値電圧Ｖｔｈ［Ｖ］の変化を説明する図である。図７の横軸はトランジスタのゲート端子に加わる電圧から、ソース−ドレイン端子の２つの接続端子に加わる電圧のうち低い方の電圧を引いた電位差Ｖｇ［Ｖ］であり、縦軸はソース−ドレイン端子間を流れる電流値Ｉｄ［Ａ］である。

なお、図７は片対数グラフであり、縦軸が対数スケールで表されている。また、図７に描かれている曲線は、電位差Ｖｇに応じた、ソース−ドレイン端子間に流れる電流値Ｉｄの変化を示す特性曲線である。原点の値は、縦軸の電流値Ｉｄが１［Ａ］であり、横軸の電位差Ｖｇが０［Ｖ］である。

また、閾値電圧Ｖｔｈより電位差Ｖｇが小さい場合、流れる電流値Ｉｄは１より十分小さいオフ電流値であり、トランジスタを不導通状態にすることができる。そして電位差Ｖｇが閾値電圧Ｖｔｈを超えると、急激に電流値Ｉｄが増加し、ソース−ドレイン端子間を導通状態とする。例えば、あるトランジスタのソース−ドレイン端子の何れか一方の接続端子にオン電圧が加わり、他方の接続端子が第１オフ電圧であった場合に、係るトランジスタを不導通状態とするためには、ゲート端子に加わる電圧と第１オフ電圧との電位差Ｖｇが閾値電圧Ｖｔｈより小さい必要がある。

例えば、トランジスタのソース−ドレイン端子の何れか一方の接続端子とゲート端子に、第１オフ電圧が加わっていることを想定する。図７（ａ）に示すトランジスタの特性曲線ＣＨ１０１では、閾値電圧Ｖｔｈが０より十分に大きい。それゆえ、電位差Ｖｇが０［Ｖ］であったとしても、電流値Ｉｄは十分に小さいオフ電流値を維持することができる。一方で、図７（ｂ）に示すトランジスタの特性曲線ＣＨ１０２では、閾値電圧Ｖｔｈが０［Ｖ］である。それゆえ、例えばトランジスタの接続端子に加わる電圧にノイズ等による乱れがあると電位差Ｖｇが閾値電圧Ｖｔｈを超え、トランジスタのソース−ドレイン端子間を導通状態にしてしまう場合がある。さらに、図７（ｃ）に示すトランジスタの特性曲線ＣＨ１０３では、閾値電圧Ｖｔｈが０より小さい値であるため、電流値Ｉｄがオフ電流値にならず、トランジスタのソース−ドレイン端子間を不導通状態に保つことができない。

従来のゲート駆動回路Ｐ１０１におけるゲート出力配線Ｇ１０１の電圧変動について図８を用いて説明する。図８は、従来のゲート駆動回路Ｐ１０１におけるゲート出力配線Ｇ１０１の電圧変動を説明するためのタイミングチャートである。図８（ａ）は第１クロック波形Ｗ２０１を示し、図６（ａ）と同様の図である。図８（ｂ）は、従来のゲート駆動回路Ｐ１０１におけるゲート出力配線Ｇ１０１の電圧変動を示す図である。ゲート出力配線Ｇ１０１及び第１配線ＧＮ１の電圧は第１オフ電圧であるものとする。すなわち、第１トランジスタＴｒ１のゲート端子及びソース−ドレイン端子間の一方には、第１オフ電圧が加わっているものとする。

上述のとおり、トランジスタの初期特性として閾値電圧が低い場合や、電圧バイアスストレス又は温度の影響等により閾値電圧が低下し、第１トランジスタＴｒ１の特性曲線が図７（ｃ）に示す特性曲線ＣＨ１０３である場合を想定する。それゆえ、第１トランジスタＴｒ１の閾値電圧Ｖｔｈは０［Ｖ］より小さい値である。すると、第１トランジスタＴｒ１の電位差Ｖｇが０［Ｖ］であると、第１トランジスタＴｒ１のソース−ドレイン端子間を不導通状態に保つことができず、図８に示すように、第３配線ＧＮ３がオン電圧に変化すると第１トランジスタＴｒ１のソース−ドレイン端子間を電流が流れる。そして、ゲート出力配線Ｇ１０１に加わる電圧が第１オフ電圧より大きい電圧となってしまう。つまり、画素を更新するためにゲート出力配線Ｇ１０１からオン電圧を出力する本来の更新のタイミング以外のタイミングで、第１オフ電圧より高い電圧がゲート出力配線Ｇ１０１から出力されてしまう。

また、第１トランジスタＴｒ１が、図７（ｂ）に示すトランジスタの特性曲線ＣＨ１０２であったとしても、例えば第１トランジスタＴｒ１のゲート配線に、ノイズ等の影響で第１オフ電圧以上の電圧が加われば、電位差Ｖｇが０［Ｖ］より大きくなる。それゆえ、同様に第１トランジスタＴｒ１のソース−ドレイン端子間を不導通状態に保つことができず電流が流れ、ゲート出力配線Ｇ１０１に加わる電圧が第１オフ電圧より大きい電圧となってしまう。

第１トランジスタＴｒ１のソース−ドレイン端子間が導通状態となり、第１クロック配線Ｇ１０３ａからオン電圧が入力されると、ゲート出力配線Ｇ１０１と接続するゲート配線Ｐ１１１を通じて、各画素のトランジスタのゲート端子に第１オフ電圧以上の電圧が加わる。それゆえ、画素キャパシタＰ１２１の電圧が変化してしまう。すると、画素を更新する本来の更新タイミング以外のタイミングで、ゲート出力配線Ｇ１０１から第１オフ電圧より大きい電圧が出力され画素の更新が行われる場合がある。よって、液晶表示パネルＰ１に表示される映像又は画像に、にじみ又はぼやけといった画質の低下が起きてしまう。

本発明の実施の形態１に係るゲート駆動回路Ｐ１０１及びゲート駆動回路Ｐ１０１を備えた液晶表示パネルＰ１では、第２オフ電圧に保持された第２オフ配線ＧＮ６を設け、第４トランジスタＴｒ４のソース−ドレイン端子間が導通状態になると第１配線ＧＮ１に加わる電圧を第２オフ電圧に保持することができる。すると、第１トランジスタＴｒ１の閾値電圧Ｖｔｈが０［Ｖ］付近であったとしても、第１トランジスタＴｒ１の電位差Ｖｇを閾値電圧Ｖｔｈより十分に小さい値にすることができるため、第１トランジスタＴｒ１のソース−ドレイン端子間を不導通状態に保つことができる。ゆえに、ゲート駆動回路Ｐ１０１からゲート配線Ｐ１１１に出力される出力波形を安定化させることができ、本来の更新タイミング以外のタイミングで、画素の更新が行われることを抑制できる。そのため、液晶表示パネルＰ１を有する液晶表示装置が表示する映像又は画像に、にじみ又はぼやけといった画質の低下が生じることを抑制することができる。

また、以上の説明では、表示パネルは液晶表示パネルＰ１である構成について説明した。しかし、これに限られるものではなく、表示パネルは、例えば有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル、又はＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などであってもよい。同様に、表示装置は液晶表示装置だけでなく、有機ＥＬパネル、又はＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの表示パネルを用いた表示装置であってもよい。

以上のとおり、本発明の実施の形態１におけるゲート駆動回路Ｐ１０１では、ゲート配線Ｐ１１１と接続する単位ゲート駆動回路Ｇ１０を複数有するゲート駆動回路Ｐ１０１であって、単位ゲート駆動回路Ｇ１０は、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第１トランジスタＴｒ１と、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第２トランジスタＴｒ２と、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第３トランジスタＴｒ３と、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第４トランジスタＴｒ４と、電荷を保持するキャパシタＣ１と、配線に加わる電圧が第１オフ電圧に保たれ、第２トランジスタＴｒ２のソース−ドレイン端子の一方と接続される第１オフ配線ＧＮ５と、配線に加わる電圧が第１オフ電圧より低い第２オフ電圧に保たれ、第４トランジスタＴｒ４のソース−ドレイン端子の一方と接続される第２オフ配線ＧＮ６と、第１トランジスタＴｒ１のソース−ドレイン端子の一方、第２トランジスタＴｒ２のソース−ドレイン端子の他方、キャパシタＣ１の接続端子の一方、及びゲート配線Ｐ１１１と接続されるゲート出力配線Ｇ１０１と、第１トランジスタＴｒ１のゲート端子、第３トランジスタＴｒ３のソース−ドレイン端子の一方、第４トランジスタＴｒ４のソース−ドレイン端子の他方、及びキャパシタＣ１の接続端子の他方と接続される第１配線ＧＮ１と、第２トランジスタＴｒ２のゲート端子、及び第４トランジスタＴｒ４のゲート端子と接続され、第２トランジスタＴｒ２及び第４トランジスタＴｒ４のソース−ドレイン端子間を導通状態とする電圧が入力される第２配線ＧＮ２と、第１トランジスタＴｒ１のソース−ドレイン端子の他方と接続され、第１オフ電圧を超えるオン電圧が入力される第３配線ＧＮ３とを備える。

このような構成によれば、酸化物半導体を用いたトランジスタの閾値電圧が０［Ｖ］付近の場合であっても、ゲート駆動回路Ｐ１０１からゲート配線Ｐ１１１に出力される出力波形を安定化させ、従来よりも画質の低下を抑制する効果が得られる。

また、本発明の実施の形態１におけるゲート駆動回路Ｐ１０１では、配線の電圧がオン電圧と第１オフ電圧とを交互に周期的に変化し、オン電圧になるタイミングがそれぞれ異なる３本以上の配線で構成されたクロック配線Ｇ１０３を備え、単位ゲート駆動回路は、第３配線ＧＮ３が、第１トランジスタＴｒ１のソース−ドレイン端子の他方、及び前記クロック配線Ｇ１０３のうちの１つの配線と接続され、第２配線ＧＮ２は、第３配線ＧＮ３が接続するクロック配線Ｇ１０３の配線と異なるクロック配線の配線に接続される構成としてもよい。

このような構成によれば、クロック配線Ｇ１０３が有する配線の数を３本以上とすることで、第１トランジスタＴｒ１のソース−ドレイン端子の他方にオン電圧が加わる周期Ｔを長くし、電圧バイアスストレスによる第１トランジスタＴｒ１の閾値電圧の低下を抑制することができる。

また、本発明の実施の形態１におけるゲート駆動回路Ｐ１０１では、クロック配線Ｇ１０３が有する配線の周期的な電圧の変化における１周期の時間の長さＴに対し、クロック配線Ｇ１０３が有する配線の数で等分された時間の長さより、１周期のうちオン電圧となる時間の長さｔが短い時間である構成としてもよい。

このような構成によれば、ゲート駆動回路Ｐ１０１の回路において電圧の上昇に遅延が生じた場合であっても、回路の動作を安定させることができる。

また、本発明の実施の形態１における表示パネルでは、ゲート配線Ｐ１１１と接続する単位ゲート駆動回路Ｇ１０を複数有するゲート駆動回路Ｐ１０１であって、単位ゲート駆動回路Ｇ１０は、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第１トランジスタＴｒ１と、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第２トランジスタＴｒ２と、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第３トランジスタＴｒ３と、ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第４トランジスタＴｒ４と、電荷を保持するキャパシタＣ１と、配線に加わる電圧が第１オフ電圧に保たれ、第２トランジスタＴｒ２のソース−ドレイン端子の一方と接続される第１オフ配線ＧＮ５と、配線に加わる電圧が第１オフ電圧より低い第２オフ電圧に保たれ、第４トランジスタＴｒ４のソース−ドレイン端子の一方と接続される第２オフ配線ＧＮ６と、第１トランジスタＴｒ１のソース−ドレイン端子の一方、第２トランジスタＴｒ２のソース−ドレイン端子の他方、キャパシタＣ１の接続端子の一方、及びゲート配線Ｐ１１１と接続されるゲート出力配線Ｇ１０１と、第１トランジスタＴｒ１のゲート端子、第３トランジスタＴｒ３のソース−ドレイン端子の一方、第４トランジスタＴｒ４のソース−ドレイン端子の他方、及びキャパシタＣ１の接続端子の他方と接続される第１配線ＧＮ１と、第２トランジスタＴｒ２のゲート端子、及び第４トランジスタＴｒ４のゲート端子と接続され、第２トランジスタＴｒ２及び第４トランジスタＴｒ４のソース−ドレイン端子間を導通状態とする電圧が入力される第２配線ＧＮ２と、第１トランジスタＴｒ１のソース−ドレイン端子の他方と接続され、第１オフ電圧を超えるオン電圧が入力される第３配線ＧＮ３と、ゲート駆動回路Ｐ１０１が基板上に形成されたガラス基板とを備える構成としてもよい。

このような構成によれば、酸化物半導体で構成されたトランジスタを有するゲート駆動回路Ｐ１０１がガラス基板上に直接積層して形成されるため、ＩＣチップなどで形成されたゲート駆動回路を別途ガラス基板に取り付けるより、表示パネルにおいてゲート駆動回路Ｐ１０１が占める面積を従来より小さくすることができる。それゆえ、映像又は画像を表示する部分の面積を従来より大きくする効果が得られる。

実施の形態２．
本発明の実施の形態２に係るゲート駆動回路Ｐ１０１ａを図９及び図１０により説明する。なお、実施の形態１に係るゲート駆動回路Ｐ１０１においては、第４配線ＧＮ４が第３トランジスタＴｒ３のソース−ドレイン端子の他方と第３トランジスタＴｒ３のゲート端子とに接続されている構成を説明した。本発明の実施の形態２では、第４配線ＧＮ４が第３トランジスタＴｒ３のゲート端子に接続され、別途設けられたオン配線ＧＮ７と第３トランジスタＴｒ３のソース−ドレイン端子の他方とが接続された変形例について説明する。以下に実施の形態１と異なる点を中心に説明し、同一または対応する部分についての説明は適宜省略する。

図９は本発明の実施の形態２に係るゲート駆動回路Ｐ１０１ａの回路構成を示す模式図である。図９に示すように、本発明の実施の形態２に係るゲート駆動回路Ｐ１０１ａでは、外部のコントロール回路Ｇ１０７と接続されるオン電圧配線Ｇ１０６を別途設けている。ゲート駆動回路Ｐ１０１ａが動作している間は、外部のコントロール回路Ｇ１０７からオン電圧配線Ｇ１０６にオン電圧が加えられており、オン電圧配線Ｇ１０６はオン電圧に保たれている。

図１０は、本発明の実施の形態２に係る単位ゲート駆動回路Ｇ１０ａの回路構成を示す模式図である。第４配線ＧＮ４は、画素の更新の開始を指示するスタート信号が入力さる。図９及び図１０に示すように、第４配線ＧＮ４の一端は第３トランジスタＴｒ３のゲート端子と接続し、他端は−Ｙ方向に隣接する単位ゲート駆動回路Ｇ１０ａのスタート信号配線Ｇ１０２に接続する。図１０に示すように、オン配線ＧＮ７は、一端は第３トランジスタＴｒ３のソース−ドレイン端子の他方と接続し、他端はオン電圧配線Ｇ１０６と接続し、オン電圧に保たれている。また、図９に示すように、各単位ゲート駆動回路Ｇ１０ａから伸びるオン配線ＧＮ７は、オン電圧配線Ｇ１０６にそれぞれ接続されている。

ここで、実施の形態１に係るゲート駆動回路Ｐ１０１では、第４配線ＧＮ４が、第３トランジスタＴｒ３のゲート端子及びソース−ドレイン端子の他方に接続している。すると、−Ｙ方向に隣接する単位ゲート駆動回路Ｇ１０のゲート出力配線Ｇ１０１からスタート信号配線Ｇ１０２を介して更新を開始する電圧が出力され、第４配線ＧＮ４に伝わる。更新を開始する電圧が第３トランジスタＴｒ３のゲート端子に加わることより、第３トランジスタＴｒ３のソース−ドレイン端子間を導通状態とする。

しかしながら、第４配線ＧＮ４と第１配線ＧＮ１との電圧の上昇速度を比較すると、第１配線ＧＮ１の上昇速度は、第４配線ＧＮ４の上昇速度と比べ同等以下となってしまう。加えて、更新を開始する電圧は、図６（ｆ）に示す波形であって、第１オフ電圧からオン電圧に変化する際に、直ちにオン電圧まで変化できず、僅かながら時間を要する。それゆえ、場合によっては第１配線ＧＮ１の電圧は、オン電圧まで上昇せず、ゲート駆動回路Ｐ１０１からゲート配線Ｐ１１１に出力される電圧もオン電圧より低くなる。そして、画素キャパシタＰ１２１への充電が十分に行われず、画質の劣化を招く恐れがある。

本発明の実施の形態２に係るゲート駆動回路Ｐ１０１ａの動作は、基本的に実施の形態１に係るゲート駆動回路Ｐ１０１ａの動作と同様である。

一方で、本発明の実施の形態２に係るゲート駆動回路Ｐ１０１ａでは、第３トランジスタＴｒ３のソース−ドレイン端子の他方はオン配線ＧＮ７を介してオン電圧配線Ｇ１０６と接続している。それゆえ、第３トランジスタＴｒ３のソース−ドレイン端子間が導通状態になると、オン電圧に保たれているオン配線ＧＮ７の電圧によって、第１配線ＧＮ１における電圧の立ち上がり速度が決まる。

つまり、第１配線ＧＮ１の電圧の変化において、本発明の実施の形態１に係るゲート駆動回路Ｐ１０１における図６（ｅ）に示す第２オフ電圧からオン電圧への変化と比べ、早期に第２オフ電圧からオン電圧に変化する。具体的には、第１配線ＧＮ１における電圧の立ち上がり速度は、図６（ｄ）に示す外部のコントロール回路Ｇ１０７から入力された矩形波の電圧の立ち上がり速度と、同程度の立ち上がり速度となる。それゆえ、第１配線ＧＮ１の電圧がオン電圧まで上昇しないことを抑制でき、電圧の立ち上がりが安定する。

以上のとおり、本発明の実施の形態２に係るゲート駆動回路Ｐ１０１ａによると、オン電圧に保たれているオン電圧配線Ｇ１０６を備え、単位ゲート駆動回路Ｇ１０ａは、第３トランジスタＴｒ３のゲート端子に接続され、隣接する単位ゲート駆動回路Ｇ１０ａのゲート出力配線Ｇ１０１から出力された電圧が加わる第４配線ＧＮ４と、第３トランジスタＴｒ３のソース−ドレイン端子の他方及びオン電圧配線Ｇ１０６に接続されるオン配線ＧＮ７とを有する。

このような構成によれば、第１配線ＧＮ１の電圧がオン電圧まで上昇しないことを抑制できるため、画素キャパシタＰ１２１への充電を十分に行うことができる。それゆえ、画素キャパシタＰ１２１への充電が十分に行われないことに起因する画質の劣化が生じることを抑制することができる。

なお、本発明は、発明の範囲内において、各実施の形態を自由に組み合わせることや、各実施の形態を適宜、変形、省略することが可能である。また、以上のように本発明の実施の形態について説明したが、本発明はこれらの実施の形態に限るものではない。

Ｐ１０１、Ｐ１０１ａ ゲート駆動回路、Ｇ１０、Ｇ１０ａ 単位ゲート駆動回路、Ｔｒ１ 第１トランジスタ、Ｔｒ２ 第２トランジスタ、Ｔｒ３ 第３トランジスタ、Ｔｒ４ 第４トランジスタ、Ｃ１ キャパシタ、Ｇ１０１ ゲート出力配線、ＧＮ１ 第１配線、ＧＮ２ 第２配線、ＧＮ３ 第３配線、ＧＮ４ 第４配線、ＧＮ５ 第１オフ配線、ＧＮ６ 第２オフ配線、ＧＮ７ オン配線、Ｇ１０３ クロック配線、Ｇ１０６ オン電圧配線、Ｐ１１１ ゲート配線

Claims (5)

1. ゲート配線と接続する単位ゲート駆動回路を複数有するゲート駆動回路であって、
   前記単位ゲート駆動回路は、
   ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第１トランジスタと、
   ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第２トランジスタと、
   ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第３トランジスタと、
   ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第４トランジスタと、
   電荷を保持するキャパシタと、
   配線に加わる電圧が第１オフ電圧に保たれ、前記第２トランジスタのソース−ドレイン端子の一方と接続される第１オフ配線と、
   配線に加わる電圧が前記第１オフ電圧より低い第２オフ電圧に保たれ、前記第４トランジスタのソース−ドレイン端子の一方と接続される第２オフ配線と、
   前記第１トランジスタのソース−ドレイン端子の一方、前記第２トランジスタのソース−ドレイン端子の他方、前記キャパシタの接続端子の一方、及び前記ゲート配線と接続されるゲート出力配線と、
   前記第１トランジスタのゲート端子、前記第３トランジスタのソース−ドレイン端子の一方、前記第４トランジスタのソース−ドレイン端子の他方、及び前記キャパシタの接続端子の他方と接続される第１配線と、
   前記第２トランジスタのゲート端子、及び前記第４トランジスタのゲート端子と接続され、前記第２トランジスタ及び前記第４トランジスタのソース−ドレイン間を導通状態とする電圧が入力される第２配線と、
   前記第１トランジスタのソース−ドレイン端子の他方と接続され、前記第１オフ電圧を超えるオン電圧が入力される第３配線と、
   前記第３トランジスタのゲート端子及び前記第３トランジスタのソース−ドレイン端子の他方に接続され、隣接する単位ゲート駆動回路のゲート出力配線から出力された電圧が加わる第４配線と
   を備え、
   前記第４トランジスタのソース−ドレイン端子の一方と前記第２オフ配線との間、及び前記第４トランジスタのソース−ドレイン端子の他方と前記第１配線との間は、配線のみを介して接続されること
   を特徴とするゲート駆動回路。
2. ゲート配線と接続する単位ゲート駆動回路を複数有し、オン電圧に保たれているオン電圧配線を備えるゲート駆動回路であって、
   前記単位ゲート駆動回路は、
   ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第１トランジスタと、
   ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第２トランジスタと、
   ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第３トランジスタと、
   ゲート端子及び２つの接続端子で構成されたソース−ドレイン端子を有し、酸化物半導体で構成された第４トランジスタと、
   電荷を保持するキャパシタと、
   配線に加わる電圧が第１オフ電圧に保たれ、前記第２トランジスタのソース−ドレイン端子の一方と接続される第１オフ配線と、
   配線に加わる電圧が前記第１オフ電圧より低い第２オフ電圧に保たれ、前記第４トランジスタのソース−ドレイン端子の一方と接続される第２オフ配線と、
   前記第１トランジスタのソース−ドレイン端子の一方、前記第２トランジスタのソース−ドレイン端子の他方、前記キャパシタの接続端子の一方、及び前記ゲート配線と接続されるゲート出力配線と、
   前記第１トランジスタのゲート端子、前記第３トランジスタのソース−ドレイン端子の一方、前記第４トランジスタのソース−ドレイン端子の他方、及び前記キャパシタの接続端子の他方と接続される第１配線と、
   前記第２トランジスタのゲート端子、及び前記第４トランジスタのゲート端子と接続され、前記第２トランジスタ及び前記第４トランジスタのソース−ドレイン間を導通状態とする電圧が入力される第２配線と、
   前記第１トランジスタのソース−ドレイン端子の他方と接続され、前記第１オフ電圧を超える前記オン電圧が入力される第３配線と、
   前記第３トランジスタのゲート端子に接続され、隣接する単位ゲート駆動回路のゲート出力配線から出力された電圧が加わる第４配線と、
   前記第３トランジスタのソース−ドレイン端子の他方及び前記オン電圧配線に接続されるオン配線と
   を備え、
   前記第４トランジスタのソース−ドレイン端子の一方と前記第２オフ配線との間、及び前記第４トランジスタのソース−ドレイン端子の他方と前記第１配線との間は、配線のみを介して接続されること
   を特徴とするゲート駆動回路。
3. 配線の電圧が前記オン電圧と前記第１オフ電圧とを交互に周期的に変化し、前記オン電圧になるタイミングがそれぞれ異なる３本以上の配線で構成されたクロック配線を備え、 前記単位ゲート駆動回路は、
   前記第３配線が、前記第１トランジスタのソース−ドレイン端子の他方、及び前記クロック配線のうちの１つの配線と接続され、
   前記第２配線は、前記第３配線が接続する前記クロック配線の配線と異なる前記クロック配線の配線に接続される
   請求項１又は２に記載のゲート駆動回路。
4. 前記クロック配線が有する配線の周期的な電圧の変化における１周期の時間の長さに対し、前記クロック配線が有する配線の数で等分された時間の長さより、１周期のうち前記オン電圧となる時間の長さが短い時間である
   請求項３に記載のゲート駆動回路。
5. 請求項１〜４のいずれか一項に記載のゲート駆動回路と、
   前記ゲート駆動回路が基板上に形成されたガラス基板と
   を備える表示パネル。

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