JP6145985B2

JP6145985B2 - 電界効果トランジスタ

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Publication number: JP6145985B2
Application number: JP2012224098A
Authority: JP
Inventors: 雄治大巻; 真士谷本
Original assignee: Nichia Corp
Current assignee: Nichia Corp
Priority date: 2012-10-09
Filing date: 2012-10-09
Publication date: 2017-06-14
Anticipated expiration: 2032-10-09
Also published as: JP2014078555A

Description

本発明は、窒化ガリウム系半導体を用いた電界効果トランジスタに関する。

近年、ＧａＡｓ系化合物半導体に代えてＧａＮ系化合物半導体を用いた高電子移動度トランジスタ（ＧａＮ系ＨＥＭＴ）に代表される電界効果トランジスタ（以下、「ＧａＮ系ＦＥＴ」という）が、次世代型の高速ＦＥＴとして注目されている。ＧａＮ系化合物半導体はバンドギャップが広く、電子有効質量から見積もられる飽和電子移動度も高いことから、より大出力で高耐圧かつ高温動作可能な高周波デバイスを実現できる可能性があり、研究が重ねられている。

ＧａＮ系化合物半導体を用いたＧａＮ系ＦＥＴは、例えば、絶縁性のサファイア基板上にバッファ層、ＧａＮ層、ＡｌＧａＮ層を順次積層し、ＡｌＧａＮ層の上面に、ソース電極、ゲート電極、ドレイン電極が形成されることにより構成される。この構造のＨＥＭＴは、不純物のドーピングにより発生したキャリアにより駆動するＧａＡｓ系化合物半導体ＦＥＴとは異なり、自発分極とピエゾ分極との両作用により発生する高濃度のキャリアによって動作する。すなわち、ＧａＮ層の上にＡｌＧａＮ層を成長すると、自発分極とピエゾ分極との両作用によりヘテロ界面に正の固定電荷が発生し、ＡｌＧａＮ層表面には負の分極電荷が発生する。分極電荷濃度はＡｌＧａＮ層の組成や膜厚によって変化するが、ＡｌＧａＮ／ＧａＮヘテロ構造では、１×１０^１３／ｃｍ^２程度の極めて大きなシート電子濃度が発生する。このヘテロ構造にオーミック電極を形成し電極間に電界を印加すると、１×１０^１３／ｃｍ^２程度の高電子濃度の電荷輸送に基づく電流が流れる。

このＧａＮ系ＦＥＴは、従来のＳｉパワーデバイス（ＭＯＳＦＥＴやＩＧＢＴ）に比べると高耐圧でかつ低オン抵抗のデバイスが作製できると言われており、このＧａＮ系ＦＥＴを用いることにより、機器の消費電力を低減できると期待される。

ＧａＮ系ＦＥＴにおいて、従来、動作電圧・耐圧を高くするために、ゲート−ドレイン間距離（Ｌ_ｇｄ）を広げる方法が考えられるが、チップサイズが大きくなってしまうことや期待されるほど高耐圧化できないという問題があった。そこで、それらの問題を解決するために、特許文献１，２に示すような、対向する一方の面にソース電極を形成し、他方の面にドレイン電極を形成した縦型のＧａＮ系ＦＥＴ構造が提案されている。

例えば、特許文献１において一例として開示された縦型ＧａＮ系高電子移動度トランジスタ（ＧａＮ系ＨＥＭＴ）１００は、図６に示すように、ＡｌＧａＮ層１１４とＧａＮ層１１３とが積層された半導体積層体１１２を含む。その半導体積層体１１２の一方の面（ＡｌＧａＮ層１１４の表面）にドレイン電極１１７が設けられ、前記一方の面の反対側のＡｌＧａＮ層１１４表面にＧａＮ層１１３の端面に接続するソース電極１１５が設けられる。そして、半導体積層体１１２の他方の面（ＧａＮ層１１３の表面）にゲート電極１１６が設けられ、ゲート電極１１６に印加される電圧によって空乏層が制御され、２次元電子ガス層１１３ａを走行するキャリア（電子）が制御される。

特開２００６−２６９９３９号公報特開２０１０−２８３０４８号公報

しかしながら、図６に示す縦型ＧａＮ系ＨＥＭＴや特許文献２に示された縦型ＧａＮ系ＨＥＭＴは、構造が複雑で製造工数が多くなり、安価に製造できないという問題があった。

そこで、本発明は、構造が簡単で安価に製造できる縦型ＧａＮ系ＦＥＴを提供することを第１の目的とする。
また、本発明は、簡単な構造で漏洩電流の発生を抑制できる縦型ＧａＮ系ＦＥＴを提供することを第２の目的とする。

以上の目的を達成するために、本発明に係る電界効果トランジスタは、
第１のIII族窒化物半導体層と、該第１のIII族窒化物半導体層よりもバンドギャップエネルギーが大きい第２のIII族窒化物半導体層と、を含む半導体積層体と、
該半導体積層体の一方の面である第１面側に設けられたソース電極及びゲート電極と、
前記半導体積層体の他方の面である第２面側に設けられたドレイン電極と、
を備え、
前記第１のIII族窒化物半導体層の前記第２のIII族窒化物半導体層側に２次元電子ガス層が形成される電界効果トランジスタであって、
前記半導体積層体は、前記ドレイン電極と前記ソース電極とを結ぶ経路の少なくとも一部を遮断するように、前記第２面から前記２次元電子ガス層に向かって形成された溝を有することを特徴とする。

以上のように構成された本発明に係る電界効果トランジスタは、前記第２面から前記２次元電子ガス層に向かって形成された溝を有しているので、漏洩電流の発生を抑制可能な縦型構造の電界効果トランジスタを簡単で安価に製造することが可能になる。

本発明に係る実施形態１の電界効果トランジスタの構成を模式的に示す断面図である。本発明に係る実施形態２の電界効果トランジスタの構成を模式的に示す断面図であり、（ａ）はゲート電極に電圧を印加していないときの状態を示す断面図であり、（ｂ）はゲート電極に正の電圧を印加したときの状態を示す断面図である。比較例の電界効果トランジスタの構成を模式的に示す断面図である。本発明に係る実施例１の電界効果トランジスタの構成を模式的に示す断面図である。本発明に係る実施例２の電界効果トランジスタの構成を模式的に示す断面図である。従来例の電界効果トランジスタの構成を示す断面図である。本発明に係る一形態の電界効果トランジスタの構成を模式的に示す平面図（ａ）と断面図（ｂ）である。本発明に係る他の形態の電界効果トランジスタの構成を模式的に示す平面図（ａ）と断面図（ｂ）である。

以下、図面を参照しながら本発明に係る実施形態の電界効果トランジスタについて説明する。

実施形態１．
本発明に係る実施形態１の電界効果トランジスタは、図１に示すように、縦型ＧａＮ系ＨＥＭＴであり、ｎ型ＧａＮ層１１とＡｌＧａＮ層１２とを含む半導体積層体１０を備える。以上の半導体積層体１０において、ＡｌＧａＮ層１２界面近傍のｎ型ＧａＮ層１１に２次元電子ガス層２が形成される。

また、実施形態１の電界効果トランジスタにおいて、各電極は以下のように設けられる。
ソース電極２２は半導体積層体１０の第１面（一方の面）側に設けられる。また、半導体積層体１０の第１面には、ゲート電極２１がソース電極２２から離れて設けられる。ドレイン電極２３は半導体積層体１０の第２面（一方の面と反対の面である他方の面）側に設けられる。ここで、ソース電極２２、ゲート電極２１及びドレイン電極２３は、２次元電子ガス層２を利用してチャネルを構成するために、次のような位置関係を満足するように設けられる。尚、以下の説明において、半導体積層体１０の第１面及び第２面に直交する方向をＺ方向という。

まず、ソース電極２２とドレイン電極２３は、Ｚ方向に第１面側から第２面を透視して見たときに、ソース電極２２とドレイン電極２３が重ならないように設けられる。ゲート電極２１は、Ｚ方向に第１面側から第２面を透視して見たときに、少なくともソース電極２２とドレイン電極２３の間に位置するように設けられる。ここで、ゲート電極２１は、Ｚ方向に第１面側から第２面を透視して見たとき（本明細書及び特許請求の範囲において平面視とも言う）、ドレイン電極２３の少なくとも一部と重なっていても良く、ドレイン電極２３からはみ出していてもよい。また、ゲート電極２１は、空乏層１３を形成してソース電極とドレイン電極との間を流れる電流を遮断するのに十分な範囲（例えば、Ｚ方向に第１面側から第２面を透視して見たときに、後述する溝１５と完全に重なるように）に形成される。

さらに、半導体積層体１０は、第２面から２次元電子ガス層２に向かって形成された溝１５を有している。該溝１５は、前記ドレイン電極と前記ソース電極とを結ぶ経路の少なくとも一部を遮断するように形成されるものであり、これによって、ＧａＮ層１１において２次元電子ガス層２（チャネル）以外に電流が流れるのを阻止することができる。溝１５は、２次元電子ガス層２に達しない深さに形成される。溝１５は、第２面から２次元電子ガス層２と交差する方向で、２次元電子ガス層２に向かって形成される。また、溝１５の平面視における長さ（図１における奥行き方向）は、ソース電極２２とドレイン電極２３とを結ぶ経路を遮断できるように、ソース電極２２およびドレイン電極２３の少なくとも一方と同程度以上の長さであることが好ましく、より好ましくはソース電極２２およびドレイン電極２３の両方と同程度以上の長さとする。溝１５の長さは、ゲート電極２１のゲート幅と同程度以上の長さに設定することもできる。
また、溝１５は、ソース電極２２とドレイン電極２３とを結ぶ経路を完全に遮断するように形成されることが好ましく、平面視において、２次元電子ガス層２が形成される領域におけるソース電極２２とドレイン電極２３とを結ぶ経路を完全に遮断するように設けられることが好ましい。

以下、図７及び図８を参照しながら、溝１５の構成を具体的に説明する。
ここで、図７と図８には本発明に係る異なる形態の電界効果トランジスタを示しており、図７（ａ）は一形態（第１形態）の平面図であり、図７（ｂ）はその断面図である。図８（ａ）は他の形態（第２形態）の平面図であり、図８（ｂ）はその断面図である。
また、図７及び図８には、１つの素子領域に形成された１つの電界効果トランジスタを図示しており、例えば、１つの基板上に複数の素子領域を形成する場合には、素子領域ごとに分離された２次元電子ガス層２が形成される。また、１つの基板上における素子領域の分離は、例えば、素子分離溝又はイオン注入によって素子領域の周りに素子分離領域を形成することにより、素子領域毎に２次元電子ガス層２を分離することができる。このようにして形成される素子領域の外周が図７（ａ）及び図８（ａ）の外周として示されている。

図７に示す第１形態の電界効果トランジスタでは、ソース電極２２およびドレイン電極２３が、素子領域（２次元電子ガス層２が形成される領域）の一端側及び他端側にそれぞれ配置されている。このような電極配置の場合には、図７（ａ）に示すように、漏洩電流の発生を効果的に抑制するために、両電極間にある半導体積層体１０を完全に横断する溝１５を設けることが好ましい。ここで、横断する溝とは素子領域を一端側（ソース電極２２が形成される側）と他端側（ドレイン電極２３が形成される側）に２分するような方向に形成された溝をいい、半導体積層体１０を完全に横断するとは、素子領域の端から端まで通じていること、図７（ａ）で言えば、電極位置を定義した上記一端と他端に直交する対辺の一方から他方に至るように溝１５を形成することをいう。しかしながら、本発明では、必ずしも半導体積層体１０を完全に横断している必要はなく、漏洩電流の発生を抑制することができる限り、両電極間にある半導体積層体１０を部分的に横断する溝であってもよい。

図８に示す第２形態の電界効果トランジスタでは、Ｚ方向に上面から透視してみたときに、ソース電極２２およびドレイン電極２３が、いずれか一方の電極が他方の電極を囲むように配置されている。図８には、ソース電極２２がドレイン電極２３を囲む配置を示している。この場合には、漏洩電流の発生を効果的に抑制するために、一方の電極と他方の電極の間で、他方の電極を完全に囲む溝１５（環状の溝）を設けることが好ましい。しかしながら、この場合でも漏洩電流を抑制することができる限り、他方の電極を部分的に囲む溝１５であってもよい。ソース電極２２とドレイン電極２３の位置が図８に示す配置の逆であっても同様であることは言うまでもない。

図１は、ゲート電極２１に負の電圧を印加した場合の例示である。以上のように構成された実施形態１の電界効果トランジスタは、例えば、図１に示すように、ゲート電極２１に負の電圧を印加し、空乏層１３の深さを溝１５に到達する程度に制御することで、空乏層１３と溝１５とによってソース電極２２とドレイン電極２３の間の電流経路が遮断できるので、漏洩電流の発生を抑制できる。このような電界効果トランジスタにおいては、ゲート電圧を正に近づけ空乏層１３を縮小することで、オン状態とすることができる。なお、空乏層１３は、ゲート電極２１に負の電圧を印加するほか、ゲート電極２１と２次元電子ガス層２との間に配置されるゲートコンタクト層として、ｐ型III族窒化物半導体層（例えばｐ型ＧａＮ層）を含む層を設けることによっても形成することができる。このようなｐ型III族窒化物半導体層を含むゲートコンタクト層を設けることで、容易にノーマリオフ型の電界効果トランジスタとすることができる。
尚、ゲートコンタクト層を設けることなく、各層のキャリア濃度、組成、膜厚を適宜調整することにより、ノーマリオフ型の電界効果トランジスタとすることもできる。

また、実施形態１の電界効果トランジスタによれば、簡単な構成により縦型ＧａＮ系ＦＥＴ（ＨＥＭＴ）が実現できる。
すなわち、ソース電極２２を半導体積層体１０の第１面に設け、ドレイン電極２３を半導体積層体１０の第２面に設けて縦型ＧａＮ電界効果トランジスタを構成した場合、制御可能な空乏層１３の深さには限界があるため、ｎ型ＧａＮ層１１が厚い場合には、図３（ａ）（ｂ）に示すように、オンオフどちらの状態においてもソース−ドレイン間の漏洩電流が生じる。この漏洩電流を防止するために、例えば、特許文献１の縦型ＧａＮ系ＨＥＭＴでは電極構造や半導体層の膜厚を工夫し、特許文献２の縦型ＧａＮ系ＨＥＭＴではチャネルの下にｐ型ＧａＮ層からなるバリア層を設けるなど半導体構造を工夫して、ソース−ドレイン間の漏洩電流を防止していた。
これに対して、本発明に係る実施形態の電界効果トランジスタでは、ｎ型ＧａＮ層１１に溝１５を設けるという簡単な構成により、通常の電界効果トランジスタで利用される程度の空乏層１３深さによってソース−ドレイン間の経路を完全に遮断することが可能となる。これによって、ソース−ドレイン間の漏洩電流を防止することができる。
したがって、実施形態１の電界効果トランジスタにより、簡単な構成により漏洩電流が抑制された縦型ＧａＮ系ＨＥＭＴが実現できる。
また、このような電界効果トランジスタであれば、漏洩電流の発生を招くことなく、半導体積層体１０を厚膜とし、ソース電極２２とドレイン電極２３との距離を拡大することができるので、高耐圧化できる。

以下、実施形態１に係る電界効果トランジスタにおける各構成要素について詳細に説明する。尚、以下に説明する各構成要素の好ましい形態は、後述する実施形態２についても同様である。

ｎ型ＧａＮ層１１（第１のIII族窒化物半導体層）
ｎ型ＧａＮ層１１は、２次元電子ガス層が形成される層（以下、第１のIII族窒化物半導体層ともいう。）である。
ｎ型不純物としては、例えばＳｉを用いる。２次元電子ガス層が形成される層としてｎ型ＧａＮ層を採用する場合は、ｎ型不純物濃度を約２．２×１０^１６／ｃｍ^３かそれよりも小さくし、膜厚は約６．７μｍかそれよりも小さくすることで、高耐圧（例えば１０００Ｖ級）の電界効果トランジスタとすることができる。
なお、２次元電子ガス層が形成される層を構成する材料は、ＧａＮに限定されるものではなく、III族窒化物半導体から選択することができ、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ、０≦ｙ、ｘ＋ｙ≦１）を用いることができる。また、２次元電子ガス層が形成される層は、ドレイン電極２３が直接形成される層である場合にはｎ型層であることが好ましいが、ドレイン電極２３との間に別の層（別のｎ型層）を設ける場合は、２次元電子ガス層が形成される層をアンドープの層とすることもできる。

ＡｌＧａＮ層１２（第２のIII族窒化物半導体層）
第１のIII族窒化物半導体層がＧａＮ層である場合には、ＡｌＧａＮ層を用いることが好ましく、ＡｌＧａＮ層１２としては、Ａｌ_ａＧａ_１−ａＮ（０＜ａ＜１）を用いることができる。好ましくは、０＜ａ＜０．４とする。Ａｌ混晶比ａが０．４未満の範囲であると、結晶性の良好なＡｌＧａＮ層が形成可能なため、移動度を高いものできる。さらに好ましくは０．１＜ａ＜０．３とする。高耐圧化のためには、アンドープの層であることが好ましい。
なお、上述のように、第１のIII族窒化物半導体層がＧａＮ層である場合は第２のIII族窒化物半導体層をＡｌＧａＮ層とすることが好ましいが、第２のIII族窒化物半導体層を第１のIII族窒化物半導体層よりもバンドギャップエネルギーが大きい層とし、第１のIII族窒化物半導体層に２次元電子ガス層が形成される構成であればよく、第１，２のIII族窒化物半導体層としては種々の材料を採用することができる。

半導体積層体１０
半導体積層体１０は、第１，２のIII族窒化物半導体層（例えばｎ型ＧａＮ層１１とＡｌＧａＮ層１２）の他に、例えば実施例に示す以下のような層を含んでいてもよい。

（ａ）ｎ型ＧａＮ層１１とＡｌＧａＮ層１２の間に設けられるＡｌＮ層１６
ＡｌＮ層１６は、ＡｌＧａＮ層１２よりも薄膜で設けられる。ＡｌＮ層１６を設けることで、ＡｌＧａＮ層１２のみの場合よりもチャネルにおけるキャリア移動度を向上させることができる。ＡｌＮ層を用いる場合は、２ｎｍ以下の膜厚とすると、結晶性よく形成でき好ましく、特に０．５〜１ｎｍ程度の膜厚とすることが好ましい。

（ｂ）ドレイン電極２３直下に設けられる高濃度Ｓｉドープｎ型ＧａＮ層１９（第３のIII族窒化物半導体層）
この層は、ドレイン電極２３との間のオーミック接触を良好にするものであり、この層を形成することによりオン抵抗を低くできる。
実施例では高濃度Ｓｉドープｎ型ＧａＮ層を用いたが、このような層としては、２次元電子ガスが形成される層（実施例ではｎ型ＧａＮ層１１）よりも高濃度にｎ型不純物がドープされた層であればよく、ＧａＮ層に限るものではない。好ましくは、ドレイン電極から２次元電子ガス層までの半導体層は同じ材料で形成する。異なる材料を用いると、ピエゾ分極や自発分極により異なる材料の界面で空乏し、高抵抗化する場合があるため、これを避けることが好ましい。ｎ型不純物としては、実施例ではＳｉを用いた。
縦型のＧａＮ系ＦＥＴは、例えば、成長用基板（例えばサファイア基板）の上に半導体層を積層し、成長用基板を除去することで形成される。この場合、成長用基板が除去された側がドレイン電極形成面（第２面）となるが、成長用基板除去の際に半導体層もある程度（例えば１μｍ）の膜厚が除去されるため、少なくとも１μｍよりも厚くすることが好ましい。２μｍ程度が好ましい。
また、このような製造方法において、半導体層は成長用基板とは異なる支持基板（例えばＳｉ基板）に接着され、接着材として共晶材料等の低融点材料が用いられる場合には、ドレイン電極の形成後に高温での熱処理を行うことができないため、ｎ型不純物の濃度は、熱処理無しでオーミック接触が可能な程度に高濃度とすることが好ましい。一方で、ｎ型不純物の濃度が高くなると結晶性が悪化するため、約１×１０^１８／ｃｍ^３〜１×１０^１９／ｃｍ^３程度とすることが好ましい。

（ｃ）エッチングストッパー層１８
エッチングストッパー層１８は、溝１５の底面の位置を規定するものであり、例えば、第１のIII族窒化物半導体層としてＧａＮ層を用いる場合には、エッチングストッパー層１８としてＡｌＧａＮ層を用いる。エッチングストッパー層１８は、エッチングストッパーとしての役割のためには、Ａｌ混晶比や膜厚はある程度大きいことが必要である。
しかしながら、ＧａＮ層中にＡｌＧａＮ層を挟むことで、ＧａＮ層とＡｌＧａＮ層との界面が空乏するため、Ａｌ混晶比や膜厚を大きくするとオン抵抗が増大する。したがって、オン抵抗を増大させないように、膜厚及び組成を決定する必要がある。具体的には、１０ｎｍより小さい膜厚とすることが好ましく、例えば１ｎｍ程度とする。
Ａｌ混晶比は、Ａｌ_ｂＧａ_１−ｂＮ（０＜ｂ＜０．２）とすることが好ましく、例えばＡｌ_０．１Ｇａ_０．９Ｎとする。
なお、実施例のようにＧａＮ層中に設けるエッチングストッパー層はＡｌＧａＮ層が好ましいが、他の材料を用いることもでき、例えばＩｎＧａＮ層中にＧａＮからなるエッチングストッパー層を設けることもできる。

ゲート電極２１、ソース電極２２、ドレイン電極２３
ソース電極２１、ゲート電極２２、ドレイン電極２３等の電極は、例えばＴｉ、Ａｌ、Ｃｕ、Ｗ、Ａｕ、Ａｇ、Ｍｏ、Ｎｉ、Ｐｔ、Ｉｎ、Ｒｈ、Ｉｒ、Ｃｒ等導電性に優れた材質で構成される。また金属材料に限定せず、導電性酸化物、導電性を有する導電性プラスチック等も利用できる。さらに電極は単一元素の材料のみならず、合金化、共晶化、混晶等、複数の元素で構成し、例えばＩＴＯや酸化亜鉛（ＺｎＯ）等が利用できる。さらにまた２層以上の層構造も採用できる。好ましくは、ＡｌＧａＮ系やＧａＮ系半導体層に対するオーミック電極の一例として、Ｔｉ／Ａｌ系電極、ショットキー電極の一例としてＮｉ／Ａｕ系材料からなる電極が採用される。また、各電極とワイヤとの密着性等を考慮して、パッド電極を形成してもよい。なお、本明細書において、例えばＴｉ／Ａｌとは、半導体側からＴｉとＡｌが順に積層された構造を指す。

溝１５
溝１５の深さは、少なくとも２次元電子ガス層２に達しない程度とする。溝１５とＧａＮ層１１（第１のIII族窒化物半導体層）の上端（ゲート電極２１側の端面）との距離は、空乏層１３が到達する程度とする。また、後述するように溝１５の表面から表面空乏層が形成されている場合は、空乏層１３および表面空乏層によってチャネルが閉じられる程度とする。具体的には、空乏層１３や表面空乏層のサイズによるが、１０ｎｍ以上１μｍ以下とでき、例えば１００ｎｍ程度とする。
後述するように保護膜（パッシベーション膜）を設ける場合は、溝１５の幅（図中の左右方向）は１μｍ以上であることが好ましい。上限は、ゲート電極直下に収まる程度が好ましい。
溝１５は、ゲート電極２１の直下に設けられていることが好ましく、ゲート電極の下に拡がる空乏層１３と溝１５とによって電流を遮断しているので、平面視においてゲート電極２１からソース電極２２側及びドレイン電極２３側にはみ出さず完全に収まるように配置されることが好ましい。また、実施形態２において後述するように、溝１５からの表面空乏層１４を利用して２次元電子ガス層２を空乏化させる場合には、ゲート電極２１の電圧を増大させることで表面空乏層を後退させ、ソース電極２２とドレイン電極２３との間に電流を流すことできるが、ゲート電極２１の電圧印加によって空乏層が制御できる範囲は、ゲート電極２１直下およびそのごく近傍に限られており、それ以外の領域ではゲート電極２１の電圧によって空乏層が制御できない。このため、溝１５はゲート電極２１の直下からはみ出さないことが好ましい。

実施形態２．
本発明に係る実施形態２の電界効果トランジスタは、溝１５の表面に沿って形成された表面空乏層１４を利用して構成されたノーマリオフ型の縦型ＧａＮ系ＨＥＭＴであり、溝１５の内部と半導体積層体１０の第２面とに保護膜３２を設けたこと以外は、実施形態１の電解効果トランジスタと同様に構成される。
すなわち、実施形態２の電界効果トランジスタでは、溝１５の内部に、負に帯電した界面準位を形成する保護膜（パッシベーション膜）３２を形成することにより、溝１５内部の半導体層表面（ｎ型ＧａＮ層１１の表面）を負に帯電させている。この負に帯電した表面により、ｎ型ＧａＮ層１１のキャリアである電子は電気的反発力により、表面から離れる方向に移動して、保護膜３２が形成されているｎ型ＧａＮ層１１表面が空乏化する。

本発明に係る実施形態２の電界効果トランジスタは、この表面空乏層１４を利用したものであり、ゲート電極２１に負の電圧を印加する必要なく、表面空乏層１４により２次元電子ガス層２を空乏化させることができる（図２（ａ））。そして、ゲート電極２１の電圧を正に近づけることで表面空乏層１４を後退させることができるので（図２（ｂ））、このときにチャネルに電流が流れるように溝の深さを設定して、縦型ＧａＮ系ＨＥＭＴを実現している。
ここで、負に帯電した界面準位を持った保護膜３２は、例えば、保護膜３２を形成する際に、成膜条件である原料ガスの混合比や流量比を制御することにより負の固定電荷を持たせることができる。
尚、保護膜３２を形成しない場合でも、表面空乏層は形成されるが、好ましくは、保護膜３２を形成して、その成膜条件により表面空乏層の厚さを調整する。このように成膜条件により負に帯電した界面準位を持つ保護膜３２の材料としては、例えば、ＳｉＯ_２、ＳｉＮ、Ａｌ_２Ｏ_３などを用いることができる。
また、表面空乏層の厚さＬは、次の式１により設定することができる。

Ｌ＝（２ε・Ｖ_Ｓ／（ｑ・Ｎ_Ｄ））^１／２・・・式１
ここで、εは、ｎ型ＧａＮ層１１の誘電率、ｑは、素電荷量、Ｖ_Ｓは、表面障壁電位、Ｎ_Ｄは、キャリア濃度（ドナー濃度）である。
式１から、空乏層を厚くする場合には、表面障壁電位を大きくするか、キャリア濃度を低くすればよいことが理解される。なお、表面障壁電位は表面負電荷のバンド内分布や濃度で決まる。
例えば、キャリア濃度１×１０^１６／ｃｍ^３の場合、表面空乏層の厚さＬの障壁電位依存性を図７に示す。
尚、キャリア濃度１×１０^１６／ｃｍ^３は、高耐圧素子として求められる耐圧１０００Ｖが達成できる目安の値である。また、表面障壁電位は表面処理や保護膜の材料・成膜条件等により０．５ｅＶ〜１．５ｅＶの範囲で設定することができる。

以上のように、実施形態２の電界効果トランジスタは、溝に沿って形成された表面空乏層を利用することにより、チャネルを流れる電流を制御しているので、構造が簡単でかつ漏洩電流を少なくできる。
また、実施形態２の電界効果トランジスタによれば、実施形態１の電界効果トランジスタと同様、層の構成、各層のキャリア濃度、組成、膜厚を適宜調整することにより、ノーマリオン型又はノーマリオフ型の電界効果トランジスタを提供することができる。

以下、本発明に係る実施例について説明する。

実施例１．
実施例１では、図４に示すように、ｎ型ＧａＮ層１１とＡｌＧａＮ層１２の間に、０．９ｎｍのアンドープｉ型ＡｌＮ層１６を形成し、ｎ型ＧａＮ層１１の第２面側には、ｎ型ＧａＮ層１１より高濃度にＳｉをドープした厚さが２μｍでＳｉドープ量が５×１０^１８／ｃｍ^３に設定されたｎ型ＧａＮ層１９を形成した４層構造の半導体積層体１０ａを用いて、電解効果トランジスタを作製した。また、実施例１では、ｎ型ＧａＮ層１１を、厚さが６μｍでＳｉドープ量が１×１０^１６／ｃｍ^３に設定されたｎ型ＧａＮ層により構成し、ＡｌＧａＮ層１２を、厚さが７ｎｍのアンドープｉ型Ａｌ_０．２３Ｇａ_０．７７Ｎ層により構成した。

また、実施例１では、ゲート電極２１は、Ｎｉ（１０ｎｍ）／Ａｕ（１５０ｎｍ）の２層構造とし、ゲート電極２１の直下には厚さが２０ｎｍのｐ型ＧａＮ層１７を形成した。
このｐ型ＧａＮ層１７は、効果的にしきい値を上げノーマリオフ化するために形成するものであり、成膜時のＭｇ／Ｇａのモル比は、６×１０^−３に設定した。ソース電極２２は、Ｔｉ（１０ｎｍ）／Ａｌ（３００ｎｍ）とし、ドレイン電極２３もＴｉ（１０ｎｍ）／Ａｌ（３００ｎｍ）とした。また、半導体積層体１０ａの第１面には、ゲート電極２１及びソース電極２２の接続用表面を除き保護膜３１を形成し、第２面にはドレイン電極２３の接続用表面を除き保護膜３２を形成した。保護膜３１、３２として、ＳｉＯ_２を厚さが６００ｎｍに形成した。
溝１５は、溝１５の底面からｉ型ＡｌＮ層１６までの距離Ｗが１００ｎｍとなるような深さに２μｍ幅で形成した。尚、溝１５の内部にも保護膜３２が形成されている。また、溝１５は、図７（ａ）に示すように、半導体積層体１０ａを完全に横断するように形成した。

以上のように作製した実施例１の電解効果トランジスタにより、溝を形成するという簡単な構造で漏洩電流の発生を抑制することが可能であった。

実施例２．
実施例２では、実施例１において、溝１５をエッチングにより形成する際、溝１５の深さを規定するエッチングストッパー層として１ｎｍの厚さのアンドープｉ型Ａｌ_０．１Ｇａ_０．９Ｎ層１８をさらに形成した以外は実施例１と同様に作製した。
すなわち、実施例２では、図５に示すように、ｎ型ＧａＮ層１１ｂを介してアンドープｉ型Ａｌ_０．１Ｇａ_０．９Ｎ層１８を形成し、さらに１００ｎｍの厚さのｎ型ＧａＮ層１１ａを形成した。
以上のように作製した実施例２の電解効果トランジスタは、実施例１と同様、簡単な構造で漏洩電流の発生を抑制することができ、さらにエッチングストッパー層を形成したことにより、溝の深さの制御性に優れ、歩留りの点で優れていた。

２２次元電子ガス層
１０半導体積層体
１１ｎ型ＧａＮ層
１２ＡｌＧａＮ層
１３空乏層
１４表面空乏層
１５溝
１６アンドープｉ型ＡｌＮ層
１７ｐ型ＧａＮ層
１８エッチングストッパー層
１９高濃度Ｓｉドープｎ型ＧａＮ層
２１ゲート電極
２２ソース電極
２３ドレイン電極

Claims

第１のIII族窒化物半導体層と、該第１のIII族窒化物半導体層よりもバンドギャップエネルギーが大きい第２のIII族窒化物半導体層と、を含む半導体積層体と、
該半導体積層体の一方の面である第１面側に設けられたソース電極及びゲート電極と、
前記半導体積層体の他方の面である第２面側に設けられたドレイン電極と、
を備え、
前記第１のIII族窒化物半導体層の前記第２のIII族窒化物半導体層側に２次元電子ガス層が形成される電界効果トランジスタであって、
前記半導体積層体は、前記ドレイン電極と前記ソース電極とを結ぶ経路の少なくとも一部を遮断するように、前記第２面から前記２次元電子ガス層に向かって形成された溝を有し、前記溝は平面視において前記ソース電極側及び前記ドレイン電極側にはみ出すことなく前記ゲート電極の直下に設けられ、前記ゲート電極は、平面視において、前記ドレイン電極の少なくとも一部と重なっていることを特徴とする電界効果トランジスタ。
前記ソース電極及び前記ドレイン電極は、前記２次元電子ガス層が形成される領域の一端側及び他端側にそれぞれ配置されており、
前記溝は、平面視において前記２次元電子ガス層が形成される領域を横断する溝である請求項１記載の電界効果トランジスタ。
前記ソース電極は、前記ドレイン電極を囲むように配置されており、
前記溝は、平面視において前記ドレイン電極を囲む溝であり、前記ゲート電極は、前記ドレイン電極及び前記溝の直上に配置されている請求項１記載の電界効果トランジスタ。
前記溝の表面に沿って表面空乏層が形成されている請求項１〜３のうちのいずれか１つに記載の電界効果トランジスタ。
前記溝に、前記溝と界面において負に帯電した界面準位を持つ保護膜が設けられた請求項１〜４のうちのいずれか１つに記載の電解効果トランジスタ。
前記半導体積層体は、前記第１のIII族窒化物半導体層と前記ドレイン電極の間に前記第１のIII族窒化物半導体層よりｎ型不純物が多くドープされたｎ型III族窒化物半導体からなる第３のIII族窒化物半導体層を前記ドレイン電極に接して有する請求項１〜５のうちのいずれか１つに記載の電界効果トランジスタ。
前記第１のIII族窒化物半導体層はｎ型ＧａＮ層であり、前記第２のIII族窒化物半導体層はＡｌＧａＮ層である請求項１〜６のうちのいずれか１つに記載の電界効果トランジスタ。