JP4912604B2 - 窒化物半導体hemtおよびその製造方法。 - Google Patents

窒化物半導体hemtおよびその製造方法。 Download PDF

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Description

本発明は窒化物半導体HEMTおよびその製造方法に関する。
窒化物半導体、特に窒化ガリウム(GaN)を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。特に、マイクロ波、準ミリ波、ミリ波等の高周波帯域において増幅を行うのに適した半導体装置として、高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)が知られている。窒化物半導体HEMTの高出力化のため、高ドレイン電圧で動作可能なHEMTの技術開発が進められている。
窒化物半導体は、V族元素である窒素(N)とIII族元素の化合物であり、窒化ガリウム(GaN)、窒化アルミニウム(AlN)、窒化インジウム(InN)などがある。特許文献1、特許文献2および特許文献3にはGaN層と、GaNとAlNの混晶であるAlGaN層を含む窒化物半導体を用いたHEMT(以下、窒化物半導体HEMT)が開示されている。
特許文献1には、GaNチャネル層上に、AlGaN電子供給層が形成され、AlGaN電子供給層上にゲート電極、ソース電極およびドレイン電極が形成された窒化物半導体HEMTが開示されている。ここでは、ゲート電極とドレイン電極の間の半導体表面層はAlGaN層である。
特許文献2には、AlGaN電子供給層上に、GaN電子蓄積層が形成され、GaN電子蓄積層上にゲート電極、ソース電極およびドレイン電極が形成された窒化物半導体HEMTが開示されている。ここでは、ゲート電極とドレイン電極の間の半導体表面層はGaN層である。
特許文献3には、GaNチャネル層上に、AlGaN電子供給層が形成され、AlGaN電子供給層上にゲート電極、AlGaN電子供給層上にGaNコンタクト層を介してソース電極およびドレイン電極が形成された窒化物半導体HEMTが開示されている。ここでは、ゲート電極とドレイン電極の間の半導体表面層はGaN層とAlGaN層である。
特開2004−200248号公報 図1 特開2003−229439号公報 図1 特開2001−77353号公報 図1
しかしながら、従来の窒化物半導体HEMTでは高いドレイン電圧を印加すると、ドレイン電流が減少してしまう現象(コラプス現象)が問題となっている。以下にコラプス現象につき説明する。図1は窒化物半導体HEMT(従来例)にドレイン電圧として順次10V、20V、50Vを印加したときのドレイン電流(Ids)−ドレイン電圧(Vds)特性を示している。ドレイン電圧を20V印加したときのドレイン電流は、ドレイン電圧を10V印加したときのドレイン電流に比べ減少する。さらに、ドレイン電圧を50V印加したときのドレイン電流は、ドレイン電圧10V印加したときのドレイン電流の約半分となっている。このようなHEMTにおいては、ドレイン電圧を20V以上印加することができず、高出力動作は難しい。
本発明の目的は、高ドレイン電圧を印加したときに生じるコラプス現象を抑制し、高出力動作可能な窒化物半導体HEMTおよびその製造方法を提供することである。
本発明は、基板上に順に形成されたGaN電子走行層、AlGaN電子供給層およびGaNキャップ層と、前記GaNキャップ層上に形成されたゲート電極と、該ゲート電極を挟んで形成されたソース電極およびドレイン電極と、前記ソース電極と前記ゲート電極との間および前記ゲート電極と前記ドレイン電極との間の前記GaNキャップ層の表面の全体に形成され、珪素の組成比が窒素に対し0.85〜1.12窒化珪素からなる絶縁膜と、を具備することを特徴とする窒化物半導体HEMTである。本発明によれば、コラプス現象の原因となるゲート電極とドレイン電極の間の半導体表面層内に形成されるIII族元素の酸化物を減らすことができる。これによりコラプス現象を抑制することができる。よって、高出力動作可能な窒化物半導体HEMTを提供することが可能となる。
本発明は前記基板は、SiC、Si、サファイアおよびGaN系半導体のいずれかからなることを特徴とする窒化物半導体HEMTとすることができる。
本発明は、基板上にGaN電子走行層、AlGaN電子供給層およびGaNキャップ層順に形成する工程と、前記GaNキャップ層の表面にプラズマCVD法によって、珪素の組成比が窒素に対し0.85〜1.12の窒化珪素からなる絶縁膜を形成する工程と、前記GaNキャップ層上にゲート電極を形成する工程と、前記ゲート電極を挟んでソース電極およびドレイン電極を形成する工程と、を具備し、前記絶縁膜は、前記ソース電極と前記ゲート電極との間および前記ゲート電極と前記ドレイン電極との間の前記GaNキャップ層の表面の全体に形成されることを特徴とする窒化物半導体HEMTの製造方法である。本発明によれば、コラプス現象の原因となるゲート電極とドレイン電極の間の半導体表面層内に形成されるIII族元素の酸化物を減らすことができる。これによりコラプス現象を抑制することができる。よって、高出力動作可能な窒化物半導体HEMTの製造方法を提供することが可能となる。
本発明は、前記窒化珪素からなる絶縁膜は、SiH4ガスの流量が4〜15sccm、NH3ガスの流量が0〜8sccm、N2ガスの流量が20〜200sccmにより形成されることを特徴とずる窒化物半導体HEMTの製造方法とすることができる。さらに、本発明は、前記絶縁膜は10nm以上で形成されることを特徴とする窒化物半導体HEMTの製造方法とすることができる。さらに、本発明は、前記GaN電子走行層、前記AlGaN電子供給層および前記GaNキャップ層は、MOCVD法で形成されることを特徴とする窒化物半導体HEMTの製造方法とすることができる。
本発明によれば、半導体表面層上に形成された絶縁膜層が、半導体表面層内の絶縁膜層界面に形成されるIII族元素の酸化物を減らし、これにより、高ドレイン電圧を印加したときに生じるコラプス現象を抑制することができる。この結果、高出力動作可能な窒化物半導体HEMTおよびその製造方法を提供することが可能となる。
本発明者は、コラプス現象の原因について、以下のように推論した。図2はコラプス現象の原因につき説明するための従来例にかかるHEMTの断面模式図である。サファイア基板またはSiC基板11上に、GaN系半導体層13として、GaNチャネル層およびAlGaN電子供給層を含む半導体層10、半導体表面層12であるGaNキャップ層が形成されている。GaN系半導体層13の表面に絶縁膜20が形成されている。さらに、絶縁膜20の所定領域に開口部を設け、開口部にGaN系半導体層13上にゲート電極18が形成されている。さらに、ゲート電極18を挟んでソース電極14およびドレイン電極16が形成されている。
このとき、半導体表面層12内の絶縁膜層20界面には半導体表面層12を構成するIII族元素の酸化物40が存在する。ドレイン電流である電子46の流れ44は、ソース電極14からドレイン電極16に流れる。高ドレイン電圧を印加することにより、何らかの原因で、電子46の一部が、ゲート電極18とドレイン電極間の酸化物40に捕獲される。これにより、ドレイン電流が減少する。ここで、高電界によって、電子が捕獲されるメカニズムは明確ではないが、例えば、高ドレイン電圧印加時の高電界により酸化物40内に電子トラップ42が誘発する。または、高電界によって、ホットになった電子が表面空乏層を通過し、酸化物40内の電子トラップ42に捕獲される、などが考えられる。いずれにしても、コラプス現象は半導体表面層12内の絶縁膜層20界面に存在する酸化物40に起因するのではないかと推論した。そこで、本発明者は、半導体表面層内のIII族元素の酸化物を減らす手段として、標準生成自由エネルギーに着目した。
ガリウム(Ga)、アルミニウム(Al)、インジウム(In)、珪素(Si)の酸化物における標準生成自由エネルギーは以下である。Gaは−499kJ/mole、Alは−791kJ/mole、Inは−419kJ/mole、SiOは−857kJ/moleである。標準生成自由エネルギーとは反応の進み易さを表し、負に大きくなれば、自発的にその組成になるように反応が進むことを表す。
SiOが標準生成自由エネルギーが最も小さい。半導体表面層12が例えばGaN層であった場合、その酸化物としてはGaが考えられる。半導体表面層12であるGaN層は、窒素抜けによりGaが過剰な状態になる。そのため、大気中の酸素と反応し、例えばGaのような酸化物が形成される。半導体表面層化学量論的な窒化珪素膜(Si)より珪素(Si)の含有量の多い窒化珪素膜がGaN層上に形成されれば、窒化珪素膜中の余剰な珪素(余剰なボンドが水素と結合しSi−H基となっている珪素)は、GaN層内の酸化物であるGaの酸素と反応し、珪素自らが酸化する。その結果、酸化物であるGaを減らすことができると考えた。
図3は、窒化珪素膜中の屈折率と、窒化珪素膜中の窒素に対する珪素の組成比(珪素/窒素組成比)との関係を示す図である。屈折率が2.0よりやや小さな値のとき、珪素と窒素は化学量論的な値である0.75となる。よって、屈折率が2.0以上であれば、窒化珪素膜中の珪素は化学量論的な窒化珪素膜より珪素が余剰になる。
そこで、後述する実施例1と同じ構造を有する半導体装置において、絶縁膜層25として窒化珪素膜層の屈折率を2.05とした半導体装置と2.20とした半導体装置を作製した。
表1は、絶縁膜層25として窒化珪素膜層の屈折率を2.05とした半導体装置と2.20とした半導体装置における、半導体表面層12と絶縁膜層25界面付近のエネルギー分散型蛍光X線分析(EDX分析)の結果である。半導体表面層12と絶縁膜層界面の絶縁膜層側の箇所30と半導体表面層側の箇所32の2箇所で分析を行っている。ここで、各元素の比率は組成比を示すものではなく、信号の強さを表している。
Figure 0004912604
屈折率2.05の窒化珪素膜層を有する半導体装置では、半導体表面層側の箇所32において、絶縁膜層側の箇所30に比べ、酸素とガリウムが多く検出される。これより、半導体表面層内にガリウム酸化物が形成されていることが考えられる。
一方、屈折率2.20の窒化珪素膜層を有する半導体装置では、屈折率2.05の窒化珪素膜層を有する半導体装置に比べ、半導体表面層側の箇所32の酸素が減っている。また、絶縁膜層側の箇所30の酸素が増えている。このことから、窒化珪素膜層の屈折率を2.20としたことにより、窒化珪素膜層中の余剰な珪素(すなわちSi−H基)が、半導体表面層内のガリウム酸化物中の酸素と反応し、その結果、ガリウム酸化物が減ったものと考えられる。
このように、屈折率が2.2以上、すなわち珪素/窒素組成比が0.85以上の窒化珪素膜を半導体表面層12上に形成することにより、半導体表面層12内のIII族元素の酸化物を減ずることができる。ここで、屈折率が2.05でなく2.2以上が好ましいのは、ガリウム酸化物を減らすためにはある程度の余剰な珪素(Si−H基)が必要だからである。
実施例1は、絶縁膜層25として屈折率2.2〜2.3、すなわち珪素/窒素組成比0.850.9の窒化珪素膜層を半導体表面層12上に形成した窒化物半導体HEMTの例である。
以下、窒化物半導体HEMTの製造方法について説明する。図4において、例えばSiC基板11上に、MOCVD法を用い、GaN系半導体層13として、不純物無添加のGaN電子走行層、Siを添加したN型のAlGaN電子供給層を含む半導体層10、半導体表面層12としてGaNキャップ層を形成する。これにより、エピタキシャル基板が完成する。半導体表面層12の表面に、絶縁膜層25として屈折率2.2〜2.3の窒化珪素膜層を形成する。この窒化珪素膜は、珪素/窒素組成比は0.85〜0.9に相当する。以上により、半導体製造用基板が完成する。基板11はSiC、Si、サファイアまたはGaN系半導体のいずれかからなる基板を用いることができる。これにより、結晶性のよいGaN系半導体層13を形成することができる。GaN系半導体13とは、例えば、GaN、AlGaN、InGaNのいずれかからなる半導体である。実施例1においては、GaN系半導体層13はGaN層およびAlGaN層からなる。
絶縁膜層25である窒化珪素膜の形成は、プラズマCVD装置を用い、例えば、SiH(シラン)ガスの流量を4.0〜15sccm、NH(アンモニア)ガスの流量を0〜8%sccm、N(窒素)ガスの流量を20〜200sccm、高周波電力密度を0.04〜0.24W/cm2の条件で行った。ここで、例えば、NHガスを低流量にすることで、珪素の含有量および屈折率を大きくすることができ、高周波電力密度を所定の値とすることで、珪素の含有量および所望の屈折率とすることができる。本実施例では、屈折率は2.2〜2.3、珪素/窒素組成比は0.85〜0.9とした。プラズマCVD装置としては平行平板型プラズマCVD装置、ICP型CVD装置、ECR型CVD装置を用いることができる。また、絶縁膜層25は、スパッタ装置を用い、例えば、Arのガス流量比を20〜80%、高周波電力を50〜500Wの条件で形成することもできる。絶縁膜層25の形成をCVD装置またはスパッタ装置を用いることにより、簡単に所望の絶縁膜層25を成膜することができる。
絶縁膜層25の膜厚は200nmから300nmを使用した。半導体表面層12表面の酸化物を減らす効果を得るためには、絶縁膜層25の膜厚は、10nm以上であることが好ましい。
次に、図5において、所定領域の絶縁膜層25をドライエッチング法で選択的にエッチングし、半導体表面層12上にゲート電極16を形成する。ゲート電極18は、例えばNi/AlまたはNi/Auであり、蒸着法およびリフトオフ法により形成する。所定領域の絶縁膜層25をドライエッチング法で選択的にエッチングし、ゲート電極18を挟んでソース電極14およびドレイン電極16を形成する。ソース電極14およびドレイン電極16は、例えばTi/AlまたはTi/Auであり、蒸着法およびリフトオフ法により形成される。以上により、実施例1に係る窒化物半導体HEMTが完成する。
図6は、このように作製されたHEMTに、ドレイン電圧として順次10V、20V、50Vを印加したときのドレイン電流(Ids)−ドレイン電圧(Vds)特性を示している。いずれのドレイン電圧印加時も、ドレイン電流曲線はほぼ一致し、コラプス現象は生じていない。
このように、実施例1に係る窒化物半導体HEMTにおいては、絶縁膜層25として化学量論的な組成より珪素の多い窒化珪素膜層を、ゲート電極18とドレイン電極16間の半導体表面層12上に形成することにより、半導体表面層12内のIII族元素の酸化物を減ずることができた。これにより、コラプス現象を抑制させることができた。この結果、実施例1に係るHEMTにおいては、高出力動作可能な半導体装置の提供が可能となった。なお、実施例1においては、窒化物半導体HEMTの例を示したが、MESFET(Metal Semiconductor FET)においても同様の効果が得られる。
また、図4に示した半導体装置製造用基板においては、絶縁膜層25がエピタキシャル基板の表面保護として機能する。基板上に種々の半導体層を形成したエピタキシャル基板は、予め作りだめをしておき、製造の所要があった場合に残りの工程を行う。あるいは、エピタキシャル成長技術を持たないメーカが、外部から購入して使用することになるものである。以上のように、エピタキシャル基板は、その表面が長期にわたって外部雰囲気に曝されることになるが、その間、表面の酸化などが進行してしまう。このようなエピタキシャル基板の表面に絶縁膜層25を形成しておくことにより、長期に外部雰囲気に曝されることがなくなる。その結果、GaN系半導体層13の表面に半導体装置の特性を劣化させる酸化物が形成されることを防止できる。従来の化学量論的な組成の絶縁膜においては、酸化物を低減させる機能は存在しなかった。しかし、実施例1に係る半導体装置を製造するための半導体装置製造用基板においては、絶縁膜25を設けることで、半導体表面層12に形成された酸化物を低減できるのである。よって、GaN系半導体層13の表面に半導体装置の特性を劣化させる酸化物が形成されることを防止できる。
本実施例において、絶縁膜層25として屈折率2.1から2.2の窒化珪素膜層を使用した例を示した。絶縁膜層25は、窒化珪素膜層の屈折率が大きい方、すなわち窒化珪素膜中に珪素の含有量は多い方が、半導体表面層12内に形成された酸化物を減らす効果は大きい。言い換えると、屈折率の大きく、すなわち、窒素に対する珪素の組成比が大きい絶縁膜の効果が大きいと言える。しかし、珪素/窒素組成比が、例えば、3.0を越えると、大気中の酸素と反応してしまうため、窒化珪素膜下の酸化物との反応が低減されてしまう。さらに、珪素/窒素組成比が3.0を越える場合には、バンドギャップが急激に減少し、金属としての性質を帯び絶縁膜とはならず、アモルファス珪素となる。このため、珪素/窒素組成比は3.0以下とすることが
好ましい。
以上のように、窒化珪素膜の珪素/窒素組成比は(珪素の組成比が窒素に対し)、珪素の組成を化学量論的な組成より多くするため、0.85以上であることが好ましい。0.85より小さいと、例えばGaを引き抜くためのSi−H基の密度が足りないため、コラプス現象を抑制する効果が低くなるためである。また、上記より、珪素/窒素組成比は3.0以下が好ましい。さらに、1.0〜3.0がより好ましい。
本実施例において、半導体表面層12としてGaN層である場合の例を示した。しかし、前述の標準生成自由エネルギーを考慮すれば、例えば、GaNとAlNの混晶であるAlGaN層であっても同様に考えることができる。AlGaN層の表面にはガリウム酸化物とアルミニウム酸化物が形成されている。アルミニウム酸化物であるAl23の標準生成自由エネルギーよりSiO2の標準生成自由エネルギーの方が小さい。よって、絶縁膜層25内の余剰な珪素は、GaおよびAl23の酸素と反応し、これら酸化物を減らすことができる。
上記のごとく、特許文献1のような、ゲート電極とドレイン電極の間の半導体表面12層がAlGaN層である構造、特許文献2のような、ゲート電極とドレイン電極の間の半導体表面層12がGaN層である構造、および特許文献3のような、ゲート電極とドレイン電極の間の半導体表面層12がAlGaN層とGaN層である構造に対しても、半導体表面層12上に絶縁膜層25として化学量論的な組成より珪素が多く含まれた窒化珪素膜層を形成することにより、半導体表面層12内のIII族元素の酸化物を減らし、コラプス現象を抑制できる。
また、絶縁膜層25としては、窒化珪素膜層のみならず、珪素を含む酸化珪素膜や窒化酸化珪素膜であっても、珪素が化学量論的な組成より多い膜であれば、余剰な珪素が、GaおよびAl23の酸素と反応し、これら酸化物を減らす効果がある。
酸化珪素膜を用いる場合は、酸化珪素膜の珪素/酸素組成比は(珪素の組成比が酸素に対し)、珪素の組成を化学量論的な組成比である0.5より多くするため、0.6以上であることが必要である。0.6より小さいと、例えばGaを引き抜くためのSi−H基の密度が足りないため、コラプス現象を抑制する効果が低くなるためである。また、珪素/酸素組成比が3.0を越えると、窒化珪素膜と同様、大気中の酸素と反応してしまう。また、金属的な性質を帯びたアモルファス珪素となってしまう。以上より、酸化珪素膜の珪素/酸素組成比は(珪素の組成比が酸素に対し)、0.6以上が好ましく、3.0以下が好ましい。さらに、1.0〜3.0がより好ましい。
酸化珪素膜の形成は、プラズマCVD装置を用い、例えば、SiHガスの流量を4〜10sccm、NO(二酸化窒素)ガスの流量を2〜15sccm、Nガスの流量を20〜500sccm、電力密度を0.03〜0.3W/cmの条件で行うことができる。
酸化窒化珪素膜を用いる場合は、酸化窒化珪素膜の珪素/窒素並びに酸素組成比が(珪素の組成比が窒素および酸素に対し)0.6以上であることが必要である。0.6より小さいと、例えばGaを引き抜くためのSi−H基の密度が足りないため、コラプス現象を抑制する効果が低くなるためである。また、珪素/窒素並びに酸素組成比が3.0を越えると、窒化珪素膜と同様、大気中の酸素と反応してしまう。また、金属的な性質を帯びたアモルファス珪素となってしまう。以上より、窒化酸化珪素膜の珪素/酸素および窒素組成比は(珪素の組成比が酸素および窒素に対し)、0.6以上が好ましく、3.0以下が好ましい。さらに、1.0〜3.0がより好ましい。
酸化窒化珪素膜の形成は、平行平板型プラズマCVD装置を用い、例えば、SiHガスの流量を4〜10sccm、NO(二酸化窒素)ガスの流量を2〜8sccm、Nガスの流量を20〜500sccm、高周波電力密度を0.07〜0.25W/cmの条件で行うことができる。
さらに、半導体表面層12としてGaN層の表面に形成されたGaに対しては、絶縁膜層25としてアルミニウムが化学量論的な組成より多く含まれる窒化アルミニウム膜層や酸化アルミニウム膜層を使用することもできる。Al23の標準生成自由エネルギーはGaの標準生成自由エネルギーに対し小さいため、絶縁膜層25中の余剰なアルミニウムがGaの酸素と反応し、これら酸化物を減らす効果があるためである。
窒化アルミニウム膜を用いる場合は、窒化アルミニウム膜のアルミニウム/窒素組成比を化学量論的な組成である1.0より多くするため、1.2以上であることが必要である。1.2より小さいと、例えばGaを引き抜くAlのダングリングボンドの密度が足りないため、コラプス現象を抑制する効果が低くなるためである。また、アルミニウム/窒素組成比が2.0を越えると、大気中の酸素と反応してしまうため、窒化アルミニウム膜下の酸化物との反応が低減されてしまう。以上より、窒化アルミニウム膜のアルミニウム/窒素組成比は(アルミニウムの組成比が窒素に対し)、1.2以上が好ましく
、2.0以下が好ましい。さらに、1.5〜2.0がより好ましい。
窒化アルミニウム膜の形成は、窒化アルミニウム膜からなるターゲット、スパッタ法を用い、例えば、Arガスの流量が20〜100sccm、高周波電力が100〜200Wの条件で行うことができる。
酸化アルミニウム膜を用いる場合は、酸化アルミニウムのアルミニウム/酸素組成比は(アルミニウムの組成比が酸素に対し)、化学量論的な組成である0.67より多くするため、0.7以上であることが必要である。0.7より小さいと、例えばGaを引き抜くAlのダングリングボンドの密度が足りないため、コラプス現象を抑制する効果が低くなるためである。また、アルミニウム/酸素組成比が2.0を越えると、大気中の酸素と反応してしまうため、窒化アルミニウム膜下の酸化物との反応が低減されてしまう。以上より、窒化アルミニウム膜のアルミニウム/窒素組成比は(アルミニウムの組成比が酸素に対し)、0.7以上が好ましく、2.0以下が好ましい。さらに、1.5〜2.0がより好ましい。
酸化アルミニウム膜の形成は、酸化アルミニウムからなるターゲット、スパッタ法を用い、例えば、Arガスの流量20〜100sccm、高周波電力100〜200Wの条件で行うことができる。
また、Inの標準生成自由エネルギーはAlおよびSiO2に対し大きいため。絶縁膜層25が珪素またはアルミニウムを化学量論的な組成より余剰に含む膜であれば、半導体表面層12として、GaN層の代わりにInGaN層であっても、インジウムの酸化物を減らす効果が得られる。
以上説明したように、半導体表面層12上に形成された絶縁膜層25が以下の要件を満たせば、半導体表面層12内に形成されるIII族元素の酸化物を減らすことができる。この結果、コラプス現象を抑制でき、高出力動作可能な窒化物半導体HEMTあるいはMESFETを提供することができる。
ここで、前述の絶縁膜層25の要件としては、絶縁膜層25を構成する金属元素の酸化物の標準生成自由エネルギーをG1、半導体表面層12を構成するIII族元素の酸化物の標準生成自由エネルギーをG2としたとき、G1<G2であって、かつ化学量論的な組成より前記金属元素を多く含む絶縁膜層であることである。
図1は従来例の電気的特性を示す図である。 図2はコラプス現象の原因を説明するための図である。 図3は窒化珪素膜の屈折率と珪素/窒素組成比を示す図である。 図4は実施例1に係るHEMTの製造工程を示す断面図である。 図5は実施例1に係るHEMTの断面図である。 図6は実施例1の電気的特性を示す図である。
符号の説明
10 半導体層
11 基板
12 半導体表面層
13 GaN系半導体層
14 ソース電極
16 ドレイン電極
18 ゲート電極
25 絶縁膜層

Claims (6)

  1. 基板上に順に形成されたGaN電子走行層、AlGaN電子供給層およびGaNキャップ層と、
    前記GaNキャップ層上に形成されたゲート電極と、該ゲート電極を挟んで形成されたソース電極およびドレイン電極と、
    前記ソース電極と前記ゲート電極との間および前記ゲート電極と前記ドレイン電極との間の前記GaNキャップ層の表面の全体に形成され、珪素の組成比が窒素に対し0.85〜1.12窒化珪素からなる絶縁膜と、
    を具備することを特徴とする窒化物半導体HEMT
  2. 前記基板は、SiC、Si、サファイアおよびGaN系半導体のいずれかからなることを特徴とする請求項1載の窒化物半導体HEMT
  3. 基板上にGaN電子走行層、AlGaN電子供給層およびGaNキャップ層順に形成する工程と、
    前記GaNキャップ層の表面にプラズマCVD法によって、珪素の組成比が窒素に対し0.85〜1.12の窒化珪素からなる絶縁膜を形成する工程と、
    前記GaNキャップ層上にゲート電極を形成する工程と、
    前記ゲート電極を挟んでソース電極およびドレイン電極を形成する工程と、を具備し、
    前記絶縁膜は、前記ソース電極と前記ゲート電極との間および前記ゲート電極と前記ドレイン電極との間の前記GaNキャップ層の表面の全体に形成されることを特徴とする窒化物半導体HEMTの製造方法。
  4. 前記窒化珪素からなる絶縁膜は、SiHガスの流量が4〜15sccm、NHガスの流量が0〜8sccm、Nガスの流量が20〜200sccmにより形成されることを特徴とする請求項記載の窒化物半導体HEMTの製造方法。
  5. 前記絶縁膜は10nm以上で形成されることを特徴とする請求項記載の窒化物半導体HEMTの製造方法。
  6. 前記GaN電子走行層、前記AlGaN電子供給層および前記GaNキャップ層は、MOCVD法で形成されることを特徴とする請求項記載の窒化物半導体HEMTの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9893210B2 (en) 2015-09-24 2018-02-13 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
JP7301465B2 (ja) 2019-03-10 2023-07-03 ジヤトコ株式会社 動力伝達装置

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4897948B2 (ja) 2005-09-02 2012-03-14 古河電気工業株式会社 半導体素子
WO2008035403A1 (en) * 2006-09-20 2008-03-27 Fujitsu Limited Field-effect transistor
JP2008198691A (ja) * 2007-02-09 2008-08-28 New Japan Radio Co Ltd 窒化物半導体装置
US20090321787A1 (en) * 2007-03-20 2009-12-31 Velox Semiconductor Corporation High voltage GaN-based heterojunction transistor structure and method of forming same
US7939853B2 (en) * 2007-03-20 2011-05-10 Power Integrations, Inc. Termination and contact structures for a high voltage GaN-based heterojunction transistor
JP5420157B2 (ja) * 2007-06-08 2014-02-19 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP4963455B2 (ja) * 2007-09-04 2012-06-27 国立大学法人北海道大学 半導体基板の表面に絶縁膜を形成する方法と装置
US7915643B2 (en) 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
JP5069531B2 (ja) * 2007-09-28 2012-11-07 富士フイルム株式会社 窒化シリコン膜の形成方法
US8093136B2 (en) * 2007-12-28 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5345328B2 (ja) 2008-02-22 2013-11-20 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP2009239230A (ja) * 2008-03-28 2009-10-15 Fujitsu Ltd 半導体装置及びその製造方法
US8519438B2 (en) * 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
US8289065B2 (en) 2008-09-23 2012-10-16 Transphorm Inc. Inductive load power switching circuits
US7898004B2 (en) 2008-12-10 2011-03-01 Transphorm Inc. Semiconductor heterostructure diodes
US8742459B2 (en) 2009-05-14 2014-06-03 Transphorm Inc. High voltage III-nitride semiconductor devices
US8390000B2 (en) 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
US8389977B2 (en) 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices
US8242510B2 (en) * 2010-01-28 2012-08-14 Intersil Americas Inc. Monolithic integration of gallium nitride and silicon devices and circuits, structure and method
JP2011210780A (ja) * 2010-03-29 2011-10-20 Oki Electric Industry Co Ltd GaN−MISトランジスタ、GaN−IGBT、およびこれらの製造方法
US8742460B2 (en) 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
US8643062B2 (en) 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
US8716141B2 (en) 2011-03-04 2014-05-06 Transphorm Inc. Electrode configurations for semiconductor devices
US8772842B2 (en) 2011-03-04 2014-07-08 Transphorm, Inc. Semiconductor diodes with low reverse bias currents
US8901604B2 (en) 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
US9257547B2 (en) 2011-09-13 2016-02-09 Transphorm Inc. III-N device structures having a non-insulating substrate
US8598937B2 (en) 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
JP5306438B2 (ja) * 2011-11-14 2013-10-02 シャープ株式会社 電界効果トランジスタおよびその製造方法
US8633094B2 (en) 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
US9165766B2 (en) 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
JP5957994B2 (ja) * 2012-03-16 2016-07-27 富士通株式会社 半導体装置の製造方法
JP6025242B2 (ja) 2012-03-30 2016-11-16 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
WO2013155108A1 (en) 2012-04-09 2013-10-17 Transphorm Inc. N-polar iii-nitride transistors
US9184275B2 (en) 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
JP2014029908A (ja) * 2012-07-31 2014-02-13 Toyota Central R&D Labs Inc 半導体装置および半導体装置の製造方法
JP6145985B2 (ja) * 2012-10-09 2017-06-14 日亜化学工業株式会社 電界効果トランジスタ
JP6106908B2 (ja) 2012-12-21 2017-04-05 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP6093190B2 (ja) * 2013-01-18 2017-03-08 住友電気工業株式会社 Mis構造トランジスタ、及びmis構造トランジスタを作製する方法
WO2014127150A1 (en) 2013-02-15 2014-08-21 Transphorm Inc. Electrodes for semiconductor devices and methods of forming the same
US8928037B2 (en) 2013-02-28 2015-01-06 Power Integrations, Inc. Heterostructure power transistor with AlSiN passivation layer
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9245993B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
WO2015009514A1 (en) 2013-07-19 2015-01-22 Transphorm Inc. Iii-nitride transistor including a p-type depleting layer
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
JP6627441B2 (ja) * 2015-11-11 2020-01-08 住友電気工業株式会社 半導体装置
JP6107922B2 (ja) * 2015-11-30 2017-04-05 富士通株式会社 半導体装置
US11322599B2 (en) 2016-01-15 2022-05-03 Transphorm Technology, Inc. Enhancement mode III-nitride devices having an Al1-xSixO gate insulator
US10224401B2 (en) 2016-05-31 2019-03-05 Transphorm Inc. III-nitride devices including a graded depleting layer
JP6640687B2 (ja) * 2016-09-09 2020-02-05 株式会社東芝 半導体装置
JP6885710B2 (ja) * 2016-11-16 2021-06-16 株式会社アドバンテスト 化合物半導体装置およびその製造方法
US10741494B2 (en) * 2018-11-07 2020-08-11 Semiconductor Components Industries, Llc Electronic device including a contact structure contacting a layer
CN112382662B (zh) * 2020-11-13 2022-06-21 宁波铼微半导体有限公司 氮化镓增强型器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07211713A (ja) * 1994-01-17 1995-08-11 Sumitomo Electric Ind Ltd アニール保護膜
US6316820B1 (en) 1997-07-25 2001-11-13 Hughes Electronics Corporation Passivation layer and process for semiconductor devices
JPH11233731A (ja) * 1998-02-12 1999-08-27 Mitsubishi Electric Corp ショットキーゲートfetおよびモノリシック型マイクロ波集積回路装置ならびにその製造方法
JP2001077353A (ja) 1999-06-30 2001-03-23 Toshiba Corp 高電子移動度トランジスタ及び電力増幅器
JP4117535B2 (ja) 2001-11-30 2008-07-16 信越半導体株式会社 化合物半導体素子
JP4385205B2 (ja) * 2002-12-16 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP4385206B2 (ja) * 2003-01-07 2009-12-16 日本電気株式会社 電界効果トランジスタ
JP4179539B2 (ja) * 2003-01-15 2008-11-12 富士通株式会社 化合物半導体装置及びその製造方法
JP4077731B2 (ja) * 2003-01-27 2008-04-23 富士通株式会社 化合物半導体装置およびその製造方法
JP4509031B2 (ja) * 2003-09-05 2010-07-21 サンケン電気株式会社 窒化物半導体装置
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
JP2005286135A (ja) * 2004-03-30 2005-10-13 Eudyna Devices Inc 半導体装置および半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9893210B2 (en) 2015-09-24 2018-02-13 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
DE102016217862B4 (de) 2015-09-24 2022-09-01 Mitsubishi Electric Corporation Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung
JP7301465B2 (ja) 2019-03-10 2023-07-03 ジヤトコ株式会社 動力伝達装置

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