JP6119215B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタ Download PDFInfo
- Publication number
- JP6119215B2 JP6119215B2 JP2012264546A JP2012264546A JP6119215B2 JP 6119215 B2 JP6119215 B2 JP 6119215B2 JP 2012264546 A JP2012264546 A JP 2012264546A JP 2012264546 A JP2012264546 A JP 2012264546A JP 6119215 B2 JP6119215 B2 JP 6119215B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- nitride semiconductor
- layer
- effect transistor
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005669 field effect Effects 0.000 title claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 205
- 150000004767 nitrides Chemical class 0.000 claims description 142
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 27
- 229910002704 AlGaN Inorganic materials 0.000 description 20
- 239000012535 impurity Substances 0.000 description 20
- 125000006850 spacer group Chemical group 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 230000010287 polarization Effects 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005381 potential energy Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000002269 spontaneous effect Effects 0.000 description 2
- -1 GaAs compound Chemical class 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
本発明は、窒化物半導体を用いた電界効果トランジスタに関する。
近年、ＧａＡｓ系化合物半導体に代えてＧａＮ系化合物半導体を用いた高電子移動度トランジスタ（ＧａＮ系ＨＥＭＴ）に代表される電界効果トランジスタ（以下、「ＧａＮ系ＦＥＴ」という）が、次世代型の高速ＦＥＴとして注目されている。ＧａＮ系化合物半導体はバンドギャップが広く、電子有効質量から見積もられる飽和電子移動度も高いことから、より大出力で高耐圧かつ高温動作可能な高周波デバイスを実現できる可能性があり、研究が重ねられている。
ＧａＮ系化合物半導体を用いたＧａＮ系ＦＥＴは、例えば、絶縁性のサファイア基板上にバッファ層、ＧａＮ層、ＡｌＧａＮ層を順次積層し、ＡｌＧａＮ層の上面に、ソース電極、ゲート電極、ドレイン電極が形成されることにより構成される。この構造のＨＥＭＴは、不純物のドーピングにより発生したキャリアにより駆動するＧａＡｓ系化合物半導体ＦＥＴとは異なり、自発分極とピエゾ分極との両作用により発生する高濃度のキャリアによって動作する。すなわち、ＧａＮ層の上にＡｌＧａＮ層を成長すると、自発分極とピエゾ分極との両作用によりヘテロ界面に正の固定電荷が発生し、ＡｌＧａＮ層表面には負の分極電荷が発生する。分極電荷濃度はＡｌＧａＮ層の組成や膜厚によって変化するが、ＡｌＧａＮ／ＧａＮヘテロ構造では、１×１０１３／ｃｍ２程度の極めて大きなシート電子濃度が発生する。このヘテロ構造にオーミック電極を形成し電極間に電界を印加すると、１×１０１３／ｃｍ２程度の高電子濃度の電荷輸送に基づく電流が流れる。
このＧａＮ系ＦＥＴは、従来のＳｉパワーデバイス（ＭＯＳＦＥＴやＩＧＢＴ）に比べると高耐圧でかつ低オン抵抗のデバイスが作製できると言われており、このＧａＮ系ＦＥＴを用いることにより、機器の消費電力を低減できると期待される。
しかしながら、窒化物半導体からなる電界効果トランジスタには、ノーマリオフ化が難しいという課題があった。
上記課題に鑑み、特許文献１には、ノーマリオフ型の窒化物半導体からなる電界効果トランジスタを提供することを目的として、窒化物半導体積層構造の上に、高濃度ｐ型ＧａＮ層を介してゲート電極を形成してゲート電極と高濃度ｐ型ＧａＮ層とをオーミック接合させてゲート領域にｐｎ接合を形成することが開示されている。
また、特許文献２には、特許文献１と同様の目的で形成されたｐ−ＧａＮ選択再成長層２８の上層に、厚さ１ｎｍ程度のｉ−ＧａＮ選択再成長層２９を形成してｐ−ＧａＮ選択再成長層２８の表層酸化を防止して、安定したエンハンスメントモードＧａＮ−ＨＥＭＴ特性を得る技術が開示されている。
また、特許文献２には、特許文献１と同様の目的で形成されたｐ−ＧａＮ選択再成長層２８の上層に、厚さ１ｎｍ程度のｉ−ＧａＮ選択再成長層２９を形成してｐ−ＧａＮ選択再成長層２８の表層酸化を防止して、安定したエンハンスメントモードＧａＮ−ＨＥＭＴ特性を得る技術が開示されている。
しかしながら、特許文献１及び２に開示された窒化物半導体からなる電界効果トランジスタは、ノーマリオフ化が実現できても、閾値電圧が十分に高くないという問題があった。
また、特許文献１及び２に開示された電界効果トランジスタは、ゲートリーク電流が大きく、損失が大きいという問題があった。このような電界効果トランジスタにおいて、ゲートリーク電流を抑制するためには、小さいゲートバイアスで駆動する必要があるが、そうするとチャネルが生じる部分にある空乏層をゲートバイアスによって十分に消滅させることができず、チャネルに空乏層が一部残存した状態となってしまうという問題があった。
その結果、ソース−ドレイン間の抵抗を充分に小さくすることができず、得られる最大電流が小さくなってしまううえ、損失が大きく、ゲートリーク電流が大きいという問題があった。
また、特許文献１及び２に開示された電界効果トランジスタは、ゲートリーク電流が大きく、損失が大きいという問題があった。このような電界効果トランジスタにおいて、ゲートリーク電流を抑制するためには、小さいゲートバイアスで駆動する必要があるが、そうするとチャネルが生じる部分にある空乏層をゲートバイアスによって十分に消滅させることができず、チャネルに空乏層が一部残存した状態となってしまうという問題があった。
その結果、ソース−ドレイン間の抵抗を充分に小さくすることができず、得られる最大電流が小さくなってしまううえ、損失が大きく、ゲートリーク電流が大きいという問題があった。
本発明は、このような問題を解決し、高い閾値電圧を有し、ゲート電極に順方向バイアスを印加した際におけるゲートリーク電流が低減でき、しかも大きな最大電流が得られる窒化物半導体からなる電界効果トランジスタを提供することを目的とする。
以上の目的を達成するために、
本発明に係る電界効果トランジスタは、
第１の窒化物半導体からなる第１の半導体層と、前記第１の窒化物半導体よりもバンドギャップエネルギーが大きい第２の窒化物半導体からなる第２の半導体層とを有し、前記第１の半導体層の前記第２の半導体層側の界面に２次元電子ガス層が生じる半導体積層構造と、
ソース電極と、ドレイン電極と、前記第２の半導体層上に設けられ、前記ソース電極と前記ドレイン電極間にある２次元電子ガス層を流れる電子の流れを制御するゲート電極と、
を備え、
前記ゲート電極と前記第２の半導体層との間に、ｐ型窒化物半導体からなる第３の半導体層と、前記第３の半導体層と前記ゲート電極の間に設けられた窒化物半導体からなる第４の半導体層とを含み、
前記ゲート電極は前記第４の半導体層と接して設けられ、前記ゲート電極はショットキー接触していることを特徴とする。
本発明に係る電界効果トランジスタは、
第１の窒化物半導体からなる第１の半導体層と、前記第１の窒化物半導体よりもバンドギャップエネルギーが大きい第２の窒化物半導体からなる第２の半導体層とを有し、前記第１の半導体層の前記第２の半導体層側の界面に２次元電子ガス層が生じる半導体積層構造と、
ソース電極と、ドレイン電極と、前記第２の半導体層上に設けられ、前記ソース電極と前記ドレイン電極間にある２次元電子ガス層を流れる電子の流れを制御するゲート電極と、
を備え、
前記ゲート電極と前記第２の半導体層との間に、ｐ型窒化物半導体からなる第３の半導体層と、前記第３の半導体層と前記ゲート電極の間に設けられた窒化物半導体からなる第４の半導体層とを含み、
前記ゲート電極は前記第４の半導体層と接して設けられ、前記ゲート電極はショットキー接触していることを特徴とする。
また、本発明に係る電界効果トランジスタは、
第１の窒化物半導体からなる第１の半導体層と、前記第１の窒化物半導体よりもバンドギャップエネルギーが大きい第２の窒化物半導体からなる第２の半導体層とを有し、前記第１の半導体層の前記第２の半導体層側の界面に２次元電子ガス層が生じる半導体積層構造と、
ソース電極と、ドレイン電極と、前記第２の半導体層上に設けられ、前記ソース電極と前記ドレイン電極間にある２次元電子ガス層を流れる電子の流れを制御するゲート電極と、
を備え、
前記ゲート電極と前記第２の半導体層との間に、ｐ型窒化物半導体からなる第３の半導体層と、前記第３の半導体層と前記ゲート電極の間に設けられた窒化物半導体からなる第４の半導体層とを含み、
前記第４の半導体層は、そのｐ型不純物濃度が５×１０１７ｃｍ−３以下であり、かつ膜厚が３ｎｍ以上であることを特徴とする。
第１の窒化物半導体からなる第１の半導体層と、前記第１の窒化物半導体よりもバンドギャップエネルギーが大きい第２の窒化物半導体からなる第２の半導体層とを有し、前記第１の半導体層の前記第２の半導体層側の界面に２次元電子ガス層が生じる半導体積層構造と、
ソース電極と、ドレイン電極と、前記第２の半導体層上に設けられ、前記ソース電極と前記ドレイン電極間にある２次元電子ガス層を流れる電子の流れを制御するゲート電極と、
を備え、
前記ゲート電極と前記第２の半導体層との間に、ｐ型窒化物半導体からなる第３の半導体層と、前記第３の半導体層と前記ゲート電極の間に設けられた窒化物半導体からなる第４の半導体層とを含み、
前記第４の半導体層は、そのｐ型不純物濃度が５×１０１７ｃｍ−３以下であり、かつ膜厚が３ｎｍ以上であることを特徴とする。
したがって、本発明によれば、高い閾値電圧を有し、ゲートリーク電流が低減でき、しかも大きな最大電流と低い抵抗とが得られる窒化物半導体からなる電界効果トランジスタを提供することができる。
以下、図面を参照しながら本発明に係る実施形態の電界効果トランジスタについて説明する。
実施形態．
本発明に係る実施形態の電界効果トランジスタは、ＧａＮ系ＨＥＭＴであり、図１に示すように、例えば、アンドープのＧａＮからなる第１の窒化物半導体層１１（第１の半導体層）と、例えば、アンドープ又はｎ型不純物を含有させたＡｌＧａＮからなる第２の窒化物半導体層１２（第２の半導体層）とを含む半導体積層構造１０を備える。以上の半導体積層構造１０において、第２の窒化物半導体層は、第１の窒化物半導体よりもバンドギャップエネルギーが大きい第２の窒化物半導体によって構成されており、これにより、第２の窒化物半導体層との界面近傍の第１の窒化物半導体層１１に２次元電子ガス層１５が形成される。以上の構成において、後述するゲート電極２１に印加される電圧に対応して、空乏層１６が２次元電子ガス層１５（チャネル）を制御する。
尚、実施形態の半導体積層構造１０は、さらに第１の窒化物半導体層１１と第２の窒化物半導体層１２の間に、例えば、ＡｌＮからなるスペーサ層１３を含んでいてもよい。
本発明に係る実施形態の電界効果トランジスタは、ＧａＮ系ＨＥＭＴであり、図１に示すように、例えば、アンドープのＧａＮからなる第１の窒化物半導体層１１（第１の半導体層）と、例えば、アンドープ又はｎ型不純物を含有させたＡｌＧａＮからなる第２の窒化物半導体層１２（第２の半導体層）とを含む半導体積層構造１０を備える。以上の半導体積層構造１０において、第２の窒化物半導体層は、第１の窒化物半導体よりもバンドギャップエネルギーが大きい第２の窒化物半導体によって構成されており、これにより、第２の窒化物半導体層との界面近傍の第１の窒化物半導体層１１に２次元電子ガス層１５が形成される。以上の構成において、後述するゲート電極２１に印加される電圧に対応して、空乏層１６が２次元電子ガス層１５（チャネル）を制御する。
尚、実施形態の半導体積層構造１０は、さらに第１の窒化物半導体層１１と第２の窒化物半導体層１２の間に、例えば、ＡｌＮからなるスペーサ層１３を含んでいてもよい。
また、実施形態の半導体積層構造１０では、例えば、ストライプ状にメサ部１０ａが形成されており、２次元電子ガス層１５はメサ部のみに存在する。すなわち、メサ部１０ａはその両側が例えばエッチング等により第１の窒化物半導体層１１の途中まで除去されることにより形成されており、２次元電子ガス層１５は、メサ部１０ａにおいて、第１の窒化物半導体層１１における第２の窒化物半導体層１２との界面近傍の全体にわたって形成される。
実施形態の電界効果トランジスタにおいて、ソース電極３２は、例えば、メサ部の２つの側面の一方（第１側面）に設けられて２次元電子ガス層１５に接続される。ソース電極３２は、メサ部の第１側面からメサ部上面に延在して設けられていてもよいし、２次元電子ガス層１５に電気的に接続される限り、メサ部上面のみに設けられていてもよい。ソース電極３２をメサ部上面のみに設ける場合には、例えば、第２の窒化物半導体層１２にｎ型不純物をドープして低抵抗にしたり、ソース電極３２を形成する部分に高濃度にｎ型不純物をドープして低抵抗の高濃度ソース領域を形成するようにすることができる。
実施形態の電界効果トランジスタにおいて、ドレイン電極３３は、例えば、メサ部の２つの側面の他方（第２側面）に設けられて２次元電子ガス層１５に接続される。ドレイン電極３３は、メサ部１０ａの第２側面からメサ部上面に延在して設けられていてもよいし、２次元電子ガス層１５に電気的に接続される限り、メサ部上面のみに設けられていてもよい。ドレイン電極３３をメサ部上面のみに設ける場合には、ソース電極３２の場合と同様、例えば、第２の窒化物半導体層１２にｎ型不純物をドープして低抵抗にしたり、ドレイン電極３３を形成する部分に高濃度にｎ型不純物をドープして低抵抗の高濃度ドレイン領域を形成するようにすることができる。
実施形態の電界効果トランジスタにおいて、ゲート電極２１を含むゲート構造２０は、例えば、ｐ型ＧａＮからなる第３のｐ型窒化物半導体層２３（第３の半導体層）と、例えばアンドープのＧａＮからなりゲート電極２１とショットキー接触する第４の窒化物半導体層２２（第４の半導体層）とをさらに含んでなる。
以上のようなゲート構造とすることにより、以下のような作用効果が得られる。
まず、ｐ型である第３のｐ型窒化物半導体層２３を第２の窒化物半導体層１２の上に形成することにより、第１の窒化物半導体層１１と第２の窒化物半導体層１２のポテンシャルエネルギーが引き上げられ、ノーマリオフ化が容易になる。すなわち、ノーマリオフ化は、ゲート電圧をゼロとしたときに、２次元電子ガス層１５が生じる部分（第１の窒化物半導体層１１の第２の窒化物半導体層１２との界面近傍）の伝導帯の下端がフェルミ準位より高くなることで実現されるが、ポテンシャルエネルギーが引き上げられた分、伝導帯の下端が引き上げられ、ノーマリオフが容易になるというものである。尚、２次元電子ガス層１５の伝導帯の下端の位置は、第１の窒化物半導体層１１と第２の窒化物半導体層１２の組成を適宜変更することによっても調整できる。
まず、ｐ型である第３のｐ型窒化物半導体層２３を第２の窒化物半導体層１２の上に形成することにより、第１の窒化物半導体層１１と第２の窒化物半導体層１２のポテンシャルエネルギーが引き上げられ、ノーマリオフ化が容易になる。すなわち、ノーマリオフ化は、ゲート電圧をゼロとしたときに、２次元電子ガス層１５が生じる部分（第１の窒化物半導体層１１の第２の窒化物半導体層１２との界面近傍）の伝導帯の下端がフェルミ準位より高くなることで実現されるが、ポテンシャルエネルギーが引き上げられた分、伝導帯の下端が引き上げられ、ノーマリオフが容易になるというものである。尚、２次元電子ガス層１５の伝導帯の下端の位置は、第１の窒化物半導体層１１と第２の窒化物半導体層１２の組成を適宜変更することによっても調整できる。
さらに、ｐ型である第３のｐ型窒化物半導体層２３に加えて、本実施形態では、アンドープの第４の窒化物半導体層２２を第３のｐ型窒化物半導体層２１とゲート電極２１の間に設けている。
この第４の窒化物半導体層２２は、アンドープであることからホール濃度が小さく、ゲート電極２１との接合はショットキー性になり、ゲート電極２１との界面近傍に空乏層が発生する。このような空乏層を含む積層構造のゲート構造２０を備えた電界効果トランジスタにおいて、ゲート電圧が正となる方向に電圧を印加してオン動作をさせる場合、主として、ゲート構造内の主にキャリアの少ない部分、つまり第４の窒化物半導体層２２内の空乏層にバイアスがかかり、第１の窒化物半導体層１１の２次元電子ガス層１５が生じる部分にはバイアスがかかりにくいものと考えられる。つまり、第４の窒化物半導体層２２を設けることで、２次元電子ガス層１５が生じる部分における、ゲート電圧の印加に伴う伝導帯の引き下げ幅を小さくすることができる。
この様子を図２のバンドギャップの模式図に示している。この図２の模式図には、閾値よりゲート電圧が低い状態でまだ２次元電子ガス層が発生していないときの様子を示している。このように、ゲート電圧が正（＋）となる方向に電圧を印加しても、第４の窒化物半導体層２２とゲート電極２１とのショットキー接合部の空乏層が大きく下がる（矢印Ａ１で示す）のに対して、２次元電子ガス層となる部分の低下は少ない（矢印Ａ２で示す）。
この第４の窒化物半導体層２２は、アンドープであることからホール濃度が小さく、ゲート電極２１との接合はショットキー性になり、ゲート電極２１との界面近傍に空乏層が発生する。このような空乏層を含む積層構造のゲート構造２０を備えた電界効果トランジスタにおいて、ゲート電圧が正となる方向に電圧を印加してオン動作をさせる場合、主として、ゲート構造内の主にキャリアの少ない部分、つまり第４の窒化物半導体層２２内の空乏層にバイアスがかかり、第１の窒化物半導体層１１の２次元電子ガス層１５が生じる部分にはバイアスがかかりにくいものと考えられる。つまり、第４の窒化物半導体層２２を設けることで、２次元電子ガス層１５が生じる部分における、ゲート電圧の印加に伴う伝導帯の引き下げ幅を小さくすることができる。
この様子を図２のバンドギャップの模式図に示している。この図２の模式図には、閾値よりゲート電圧が低い状態でまだ２次元電子ガス層が発生していないときの様子を示している。このように、ゲート電圧が正（＋）となる方向に電圧を印加しても、第４の窒化物半導体層２２とゲート電極２１とのショットキー接合部の空乏層が大きく下がる（矢印Ａ１で示す）のに対して、２次元電子ガス層となる部分の低下は少ない（矢印Ａ２で示す）。
このように、ゲートバイアスを強く与えなければ２次元電子ガス層となる部分の伝導帯下端がフェルミ準位ＦＬ以下に下がらず、２次元電子ガス層（チャネル）が発生しない。したがって、本実施形態のゲート構造を備えることにより、ゲート電極の閾値電圧が大きいノーマリオフのトランジスタが実現できる。なお、図２ではスペーサ層１３を省略したが、スペーサ層１３がある場合も同様である。
また、ゲートバイアスを強めると、従来の構造ではゲートリーク電流が増える傾向にあるが、本実施形態の構造では、ゲートバイアスを強めて第１の窒化物半導体層１１の伝導帯をフェルミ準位以下に下げて２次元電子ガス層を発生させても、ゲート電極２１と第４の窒化物半導体層２２とがショットキー性接合しているためにショットキー障壁があり、ゲートリーク電流を小さくできる。
また、ゲートバイアスを強めると、従来の構造ではゲートリーク電流が増える傾向にあるが、本実施形態の構造では、ゲートバイアスを強めて第１の窒化物半導体層１１の伝導帯をフェルミ準位以下に下げて２次元電子ガス層を発生させても、ゲート電極２１と第４の窒化物半導体層２２とがショットキー性接合しているためにショットキー障壁があり、ゲートリーク電流を小さくできる。
したがって、上記ゲート構造２０を備えた本実施形態の電界効果トランジスタは、閾値を高くでき、ゲート電極に順方向バイアスを印加した際におけるゲートリーク電流が低減できる。
また、ゲートリーク電流が低減されたことで、チャネルに空乏層が残存しない程度に十分にゲート電圧を高くして駆動することができるので、ソース−ドレイン間の抵抗を充分に小さくすることができ、得られる最大電流を大きくできる。
また、ゲートリーク電流が低減されたことで、チャネルに空乏層が残存しない程度に十分にゲート電圧を高くして駆動することができるので、ソース−ドレイン間の抵抗を充分に小さくすることができ、得られる最大電流を大きくできる。
このように、本実施形態の電界効果トランジスタにおいて、閾値を高くするためには、ゲート電極２１と第４の窒化物半導体層２２とがショットキー接合していることが重要であり、ゲート電極２１と良好なショットキー接合をするために、第４の窒化物半導体層２２の膜厚は、好ましくは３ｎｍ以上、より好ましくは５ｎｍ以上、よりいっそう好ましくは７ｎｍ以上に設定する。また、第４の窒化物半導体層２２の膜厚は、好ましくは１０００ｎｍ以下、より好ましくは３００ｎｍ以下に設定する。さらに膜厚を薄くして１００ｎｍ以下に設定することもできる。これによって、閾値電圧および実際の駆動時に必要なゲート駆動電圧の過剰な上昇を防ぐことができる。また、製造精度の点からも、このような膜厚範囲とすることが好ましい。つまり、図１に示すゲート構造２０のように、第３の窒化物半導体層２３および第４の窒化物半導体層２２をゲート電極２１の直下に選択的に設けた形状とする場合には、第３の窒化物半導体層２３および第４の窒化物半導体層２２を成長後、その一部をエッチング等により除去して第２の窒化物半導体層１２を露出させこのような形状とするが、このとき、除去量が過剰に大きいと除去量の制御が困難となるので、第４の窒化物半導体層２２の膜厚を上記の範囲とすることが好ましい。また、後述する選択的エッチングを用いる場合は、除去量の制御は容易であるが、除去量が大きいほどエッチング時間のマージンを大きく取ることとなり、露出された第２の窒化物半導体層１２がエッチングに曝される時間が長くなりやすく、この結果、第２の窒化物半導体層１２に対するエッチングによるダメージが大きくなりやすい。このため、第４の窒化物半導体層２２の膜厚を上記の範囲とすることが好ましい。
以下、実施形態に係る電界効果トランジスタにおける各構成要素について詳細に説明する。
第１の窒化物半導体層１１
第１の窒化物半導体層１１は、２次元電子ガス層１５が形成される層であり、ソース電極３２及びドレイン電極３３がゲート電極２１と同じ面側に設けられる構造では、アンドープの窒化物半導体により構成されることが好ましい。また、縦型ＧａＮ系ＨＥＭＴに代表される、ソース電極３２がゲート電極２１と同じ面側（上面側）に設けられドレイン電極がゲート電極２１と反対の面（下面）に設けられる構造では、ｎ型不純物がドープされたｎ型窒化物半導体により構成することが好ましい。
また、２次元電子ガス層１５が形成される層を構成する材料は、ＧａＮに限定されるものではなく、III族窒化物半導体から選択することができ、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ、０≦ｙ、ｘ＋ｙ≦１）を用いることができる。
第１の窒化物半導体層１１は、２次元電子ガス層１５が形成される層であり、ソース電極３２及びドレイン電極３３がゲート電極２１と同じ面側に設けられる構造では、アンドープの窒化物半導体により構成されることが好ましい。また、縦型ＧａＮ系ＨＥＭＴに代表される、ソース電極３２がゲート電極２１と同じ面側（上面側）に設けられドレイン電極がゲート電極２１と反対の面（下面）に設けられる構造では、ｎ型不純物がドープされたｎ型窒化物半導体により構成することが好ましい。
また、２次元電子ガス層１５が形成される層を構成する材料は、ＧａＮに限定されるものではなく、III族窒化物半導体から選択することができ、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ、０≦ｙ、ｘ＋ｙ≦１）を用いることができる。
第２の窒化物半導体層１２
第２の窒化物半導体層１２は、第１の族窒化物半導体層１１がＧａＮ層である場合には、ＡｌＧａＮ層を用いることが好ましく、ＡｌＧａＮ層としては、ＡｌａＧａ１−ａＮ（０＜ａ＜１）を用いることができる。好ましくは、０＜ａ≦０．４とする。Ａｌ混晶比ａが０．４未満の範囲であると、結晶性の良好なＡｌＧａＮ層が形成可能なため、移動度を高いものにできる。高耐圧化のためには、アンドープの層であることが好ましい。
なお、上述のように、第１の窒化物半導体層１１がＧａＮ層である場合は第２の窒化物半導体層をＡｌＧａＮ層とすることが好ましいが、第２の窒化物半導体層を第１の窒化物半導体層よりもバンドギャップエネルギーが大きい層とし、第１の窒化物半導体層に２次元電子ガス層が形成される構成であればよく、第１，２の窒化物半導体層としては種々の窒化物半導体材料を採用することができる。
また、第２の窒化物半導体層１２は、膜厚の増加や、ｎ型不純物濃度の増加や、ＡｌＧａＮのＡｌ混晶比の増加などによって、電界効果トランジスタを低抵抗化することができるが、閾値上昇とトレードオフの関係である。しかし、上述したように、本実施形態の電界効果トランジスタは、抵抗を増大させることなく閾値を上昇させることができるので、このような低抵抗化の手段を採用しても十分な閾値を得ることが可能になる。
第２の窒化物半導体層１２は、第１の族窒化物半導体層１１がＧａＮ層である場合には、ＡｌＧａＮ層を用いることが好ましく、ＡｌＧａＮ層としては、ＡｌａＧａ１−ａＮ（０＜ａ＜１）を用いることができる。好ましくは、０＜ａ≦０．４とする。Ａｌ混晶比ａが０．４未満の範囲であると、結晶性の良好なＡｌＧａＮ層が形成可能なため、移動度を高いものにできる。高耐圧化のためには、アンドープの層であることが好ましい。
なお、上述のように、第１の窒化物半導体層１１がＧａＮ層である場合は第２の窒化物半導体層をＡｌＧａＮ層とすることが好ましいが、第２の窒化物半導体層を第１の窒化物半導体層よりもバンドギャップエネルギーが大きい層とし、第１の窒化物半導体層に２次元電子ガス層が形成される構成であればよく、第１，２の窒化物半導体層としては種々の窒化物半導体材料を採用することができる。
また、第２の窒化物半導体層１２は、膜厚の増加や、ｎ型不純物濃度の増加や、ＡｌＧａＮのＡｌ混晶比の増加などによって、電界効果トランジスタを低抵抗化することができるが、閾値上昇とトレードオフの関係である。しかし、上述したように、本実施形態の電界効果トランジスタは、抵抗を増大させることなく閾値を上昇させることができるので、このような低抵抗化の手段を採用しても十分な閾値を得ることが可能になる。
半導体積層構造１０
半導体積層構造１０は、第１の窒化物半導体層１１と第２の窒化物半導体層１２の他に、さらに以下のような層を含んでいてもよい。
半導体積層構造１０は、第１の窒化物半導体層１１と第２の窒化物半導体層１２の他に、さらに以下のような層を含んでいてもよい。
（ａ）第１の窒化物半導体層１１と第２の窒化物半導体層１２の間に設けられるスペーサ層１３
スペーサ層１３は、第１の窒化物半導体層１１をＧａＮ層とし、第２の窒化物半導体層１２をＡｌＧａＮ層とする場合、例えば、ＡｌＮ層により構成することができる。
ＡｌＮからなるスペーサ層１３は、ＡｌＧａＮからなる第２の窒化物半導体層１２よりも薄膜で設けられる。このようなスペーサ層１３を設けることで、第２の窒化物半導体層１２のみの場合よりもチャネルにおけるキャリア移動度を向上させることができる。ＡｌＮによりスペーサ層１３を構成する場合は、その膜厚を２ｎｍ以下の膜厚とすると、結晶性よく形成でき好ましく、特に０．５〜１ｎｍ程度の膜厚とすることが好ましい。
スペーサ層１３は、第１の窒化物半導体層１１をＧａＮ層とし、第２の窒化物半導体層１２をＡｌＧａＮ層とする場合、例えば、ＡｌＮ層により構成することができる。
ＡｌＮからなるスペーサ層１３は、ＡｌＧａＮからなる第２の窒化物半導体層１２よりも薄膜で設けられる。このようなスペーサ層１３を設けることで、第２の窒化物半導体層１２のみの場合よりもチャネルにおけるキャリア移動度を向上させることができる。ＡｌＮによりスペーサ層１３を構成する場合は、その膜厚を２ｎｍ以下の膜厚とすると、結晶性よく形成でき好ましく、特に０．５〜１ｎｍ程度の膜厚とすることが好ましい。
ソース電極３２、ドレイン電極３３
ソース電極３１、ドレイン電極３３等の電極は、例えばＴｉ、Ａｌ、Ｃｕ、Ｗ、Ａｕ、Ａｇ、Ｍｏ、Ｎｉ、Ｐｔ、Ｉｎ、Ｒｈ、Ｉｒ、Ｃｒ等導電性に優れた材質で構成される。また金属材料に限定せず、導電性酸化物、導電性を有する導電性プラスチック等も利用できる。さらに電極は単一元素の材料のみならず、合金化、共晶化、混晶等、複数の元素で構成し、例えばＩＴＯや酸化亜鉛（ＺｎＯ）等が利用できる。さらにまた２層以上の層構造も採用できる。好ましくは、ＡｌＧａＮ系やＧａＮ系半導体層に対して、Ｔｉ／Ａｌ電極が採用される。また、各電極とワイヤとの密着性等を考慮して、パッド電極を形成してもよい。なお、本明細書において、例えばＴｉ／Ａｌとは、半導体側からＴｉとＡｌが順に積層された構造を指す。
ソース電極３１、ドレイン電極３３等の電極は、例えばＴｉ、Ａｌ、Ｃｕ、Ｗ、Ａｕ、Ａｇ、Ｍｏ、Ｎｉ、Ｐｔ、Ｉｎ、Ｒｈ、Ｉｒ、Ｃｒ等導電性に優れた材質で構成される。また金属材料に限定せず、導電性酸化物、導電性を有する導電性プラスチック等も利用できる。さらに電極は単一元素の材料のみならず、合金化、共晶化、混晶等、複数の元素で構成し、例えばＩＴＯや酸化亜鉛（ＺｎＯ）等が利用できる。さらにまた２層以上の層構造も採用できる。好ましくは、ＡｌＧａＮ系やＧａＮ系半導体層に対して、Ｔｉ／Ａｌ電極が採用される。また、各電極とワイヤとの密着性等を考慮して、パッド電極を形成してもよい。なお、本明細書において、例えばＴｉ／Ａｌとは、半導体側からＴｉとＡｌが順に積層された構造を指す。
ゲート構造２０
本発明において、ゲート構造２０は、上述したように、半導体積層構造１０側から順に、第３のｐ型窒化物半導体層２３、アンドープの第４の窒化物半導体層２２、ゲート電極２１を含み、第４の窒化物半導体層２２がゲート電極２１とショットキー接触する。
本発明において、ゲート構造２０は、上述したように、半導体積層構造１０側から順に、第３のｐ型窒化物半導体層２３、アンドープの第４の窒化物半導体層２２、ゲート電極２１を含み、第４の窒化物半導体層２２がゲート電極２１とショットキー接触する。
（第３のｐ型窒化物半導体層２３）
第３のｐ型窒化物半導体層２３は、III族窒化物半導体により形成することができるが、好ましくは、ｐ型ＡｌＧａＮ又はｐ型ＧａＮにより形成する。ＡｌＧａＮにより形成する場合には、第２の窒化物半導体層１２よりもバンドギャップエネルギーの小さいＡｌＧａＮとする。また、上述したようにその一部を除去する場合には、第２の窒化物半導体層１２が除去されないように第３のｐ型窒化物半導体層２３が選択的にエッチングされる選択的エッチングを用いることが好ましく、この場合には、第３のｐ型窒化物半導体層２３を第２の窒化物半導体層１２と異なる組成とする。例えば、第２の窒化物半導体層１２がＡｌＧａＮであれば、第３のｐ型窒化物半導体層２３はＧａＮであることが好ましい。第３のｐ型窒化物半導体層２３には、ｐ型不純物として例えばＭｇを含有させる。第３のｐ型窒化物半導体層２３のホール濃度は５×１０１７ｃｍ−３以上とすることができる。
また、第３のｐ型窒化物半導体層２３の膜厚は、上述したｐ型層を設けた効果を得るために、好ましくは５ｎｍ以上、より好ましくは１０ｎｍ以上とする。膜厚が厚くなるとゲートバイアスがチャネルに効きにくくなるため、また、製造容易のため、好ましくは１０００ｎｍ以下、より好ましくは１００ｎｍ以下とする。典型的には、１０〜５０ｎｍとする。
第３のｐ型窒化物半導体層２３は、III族窒化物半導体により形成することができるが、好ましくは、ｐ型ＡｌＧａＮ又はｐ型ＧａＮにより形成する。ＡｌＧａＮにより形成する場合には、第２の窒化物半導体層１２よりもバンドギャップエネルギーの小さいＡｌＧａＮとする。また、上述したようにその一部を除去する場合には、第２の窒化物半導体層１２が除去されないように第３のｐ型窒化物半導体層２３が選択的にエッチングされる選択的エッチングを用いることが好ましく、この場合には、第３のｐ型窒化物半導体層２３を第２の窒化物半導体層１２と異なる組成とする。例えば、第２の窒化物半導体層１２がＡｌＧａＮであれば、第３のｐ型窒化物半導体層２３はＧａＮであることが好ましい。第３のｐ型窒化物半導体層２３には、ｐ型不純物として例えばＭｇを含有させる。第３のｐ型窒化物半導体層２３のホール濃度は５×１０１７ｃｍ−３以上とすることができる。
また、第３のｐ型窒化物半導体層２３の膜厚は、上述したｐ型層を設けた効果を得るために、好ましくは５ｎｍ以上、より好ましくは１０ｎｍ以上とする。膜厚が厚くなるとゲートバイアスがチャネルに効きにくくなるため、また、製造容易のため、好ましくは１０００ｎｍ以下、より好ましくは１００ｎｍ以下とする。典型的には、１０〜５０ｎｍとする。
（第４の窒化物半導体層２２）
第４の窒化物半導体層２２は、第３のｐ型窒化物半導体層２３よりもｐ型不純物濃度が小さいか、もしくはｐ型不純物を含有しないIII族窒化物半導体により形成することができる。具体的には、ｐ型不純物濃度が１×１０１８ｃｍ−３以下であることが好ましく、さらに好ましくは１×１０１８ｃｍ−３より小さくし、より一層好ましくは５×１０１７ｃｍ−３以下とする。さらには１×１０１７ｃｍ−３以下とすることが好ましい。また、ｎ型不純物濃度も同様に１×１０１７ｃｍ−３以下であることが好ましい。好ましくは、アンドープのＧａＮにより形成する。なお、本実施形態においてアンドープとは、形成時に意図的に不純物を添加しないものであり、例えば不純物濃度が１×１０１７ｃｍ−３以下もしくは不純物を含まないものをいう。また、第４の窒化物半導体層２２のホール濃度は５×１０１７ｃｍ−３より小さいことが好ましい。
また、第３のｐ型窒化物半導体層２３と第４の窒化物半導体層２２とは、ゲート電極側から見た平面視において、同じ形状とすることができる。ゲート電極２１はこれらの層よりも小さい幅で設け、第４の窒化物半導体層２２の表面の一部をゲート電極２１から露出させてもよいが、同じ幅で設け、第４の窒化物半導体層２２の表面を完全に被覆させることができる。また、ゲート電極２１と第２の窒化物半導体層１２との間に設けられる第３，４の窒化物半導体層２２，２３は、ソース電極３２およびドレイン電極３３とは接触しないように配置する。
また、第４の窒化物半導体層２２の膜厚は、好ましくは３ｎｍ以上、より好ましくは５ｎｍ以上、さらに好ましくは７ｎｍ以上とする。後述する図５に示すように、３ｎｍ以上の第４の窒化物半導体層２２を設けることで閾値を上昇させることができ、７ｎｍ以上とすることでさらに閾値を上昇させることができる。さらには、１０ｎｍ以上とすることが好ましく、また、５０ｎｍ以上とすることでゲートリーク電流を大幅に低減することができる。膜厚が厚くなるとゲートバイアスがチャネルに効きにくくなるため、また、製造容易のため、好ましくは１０００ｎｍ以下、より好ましくは３００ｎｍ以下とする。さらに膜厚を薄くして１００ｎｍ以下とすることもできる
なお、本実施形態では、第３のｐ型窒化物半導体層と第４の窒化物半導体層とを別個の層として設けたが、別の形態として、第３のｐ型窒化物半導体層と第４の窒化物半導体層とを１つの層とし、この層のゲート電極と接する側に、第４の窒化物半導体層に相当するｐ型不純物低濃度領域を形成し、当該領域よりもチャネル側に、第３のｐ型窒化物半導体層に相当するｐ型不純物高濃度領域を形成することもできる。ｐ型不純物濃度は連続的に変化させてもよい。
第４の窒化物半導体層２２は、第３のｐ型窒化物半導体層２３よりもｐ型不純物濃度が小さいか、もしくはｐ型不純物を含有しないIII族窒化物半導体により形成することができる。具体的には、ｐ型不純物濃度が１×１０１８ｃｍ−３以下であることが好ましく、さらに好ましくは１×１０１８ｃｍ−３より小さくし、より一層好ましくは５×１０１７ｃｍ−３以下とする。さらには１×１０１７ｃｍ−３以下とすることが好ましい。また、ｎ型不純物濃度も同様に１×１０１７ｃｍ−３以下であることが好ましい。好ましくは、アンドープのＧａＮにより形成する。なお、本実施形態においてアンドープとは、形成時に意図的に不純物を添加しないものであり、例えば不純物濃度が１×１０１７ｃｍ−３以下もしくは不純物を含まないものをいう。また、第４の窒化物半導体層２２のホール濃度は５×１０１７ｃｍ−３より小さいことが好ましい。
また、第３のｐ型窒化物半導体層２３と第４の窒化物半導体層２２とは、ゲート電極側から見た平面視において、同じ形状とすることができる。ゲート電極２１はこれらの層よりも小さい幅で設け、第４の窒化物半導体層２２の表面の一部をゲート電極２１から露出させてもよいが、同じ幅で設け、第４の窒化物半導体層２２の表面を完全に被覆させることができる。また、ゲート電極２１と第２の窒化物半導体層１２との間に設けられる第３，４の窒化物半導体層２２，２３は、ソース電極３２およびドレイン電極３３とは接触しないように配置する。
また、第４の窒化物半導体層２２の膜厚は、好ましくは３ｎｍ以上、より好ましくは５ｎｍ以上、さらに好ましくは７ｎｍ以上とする。後述する図５に示すように、３ｎｍ以上の第４の窒化物半導体層２２を設けることで閾値を上昇させることができ、７ｎｍ以上とすることでさらに閾値を上昇させることができる。さらには、１０ｎｍ以上とすることが好ましく、また、５０ｎｍ以上とすることでゲートリーク電流を大幅に低減することができる。膜厚が厚くなるとゲートバイアスがチャネルに効きにくくなるため、また、製造容易のため、好ましくは１０００ｎｍ以下、より好ましくは３００ｎｍ以下とする。さらに膜厚を薄くして１００ｎｍ以下とすることもできる
なお、本実施形態では、第３のｐ型窒化物半導体層と第４の窒化物半導体層とを別個の層として設けたが、別の形態として、第３のｐ型窒化物半導体層と第４の窒化物半導体層とを１つの層とし、この層のゲート電極と接する側に、第４の窒化物半導体層に相当するｐ型不純物低濃度領域を形成し、当該領域よりもチャネル側に、第３のｐ型窒化物半導体層に相当するｐ型不純物高濃度領域を形成することもできる。ｐ型不純物濃度は連続的に変化させてもよい。
（ゲート電極２１）
ゲート電極２１の材料としては、第４の窒化物半導体層２２に対してショットキー接触するものを選択することができる。このような材料としては、仕事関数が小さいものが挙げられ、Ｈｇ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｚｎ、Ｆｅを用いることが好ましい。例えば、Ｔｉ／ＡｌやＴｉ／Ａｌ／Ｔｉ／Ｐｔで形成される。また、この上にさらに、ワイヤ等を接続するためのパッド電極を設けてもよい。
ゲート電極２１の材料としては、第４の窒化物半導体層２２に対してショットキー接触するものを選択することができる。このような材料としては、仕事関数が小さいものが挙げられ、Ｈｇ、Ｚｒ、Ｔｉ、Ｔａ、Ａｌ、Ｚｎ、Ｆｅを用いることが好ましい。例えば、Ｔｉ／ＡｌやＴｉ／Ａｌ／Ｔｉ／Ｐｔで形成される。また、この上にさらに、ワイヤ等を接続するためのパッド電極を設けてもよい。
以下、本発明に係る実施例について説明する。
実施例
実施例として、ゲート構造において、第４の窒化物半導体層２２の厚さを、３ｎｍ（実施例１）、５ｎｍ（実施例２）、７ｎｍ（実施例３）、１０ｎｍ（実施例４）、５０ｎｍ（実施例５）とした電界効果トランジスタを作製し、それぞれの閾値電圧を測定した。
実施例１〜５において、第４の窒化物半導体層２２の膜厚以外は以下のようにした。
尚、実施例１〜５の電界効果トランジスタの上方からみた電極配置（平面構造）は、図６に示すようにし、その寸法は後述するようにした。
実施例として、ゲート構造において、第４の窒化物半導体層２２の厚さを、３ｎｍ（実施例１）、５ｎｍ（実施例２）、７ｎｍ（実施例３）、１０ｎｍ（実施例４）、５０ｎｍ（実施例５）とした電界効果トランジスタを作製し、それぞれの閾値電圧を測定した。
実施例１〜５において、第４の窒化物半導体層２２の膜厚以外は以下のようにした。
尚、実施例１〜５の電界効果トランジスタの上方からみた電極配置（平面構造）は、図６に示すようにし、その寸法は後述するようにした。
半導体積層構造１０
半導体積層構造１０は、サファイア基板上に、バッファ層を介して、厚さが３μｍのアンドープＧａＮ層からなる第１の窒化物半導体層１１と、厚さが０．７５ｎｍのアンドープＡｌＮからなるスペーサ層１３と、厚さが１１ｎｍのアンドープＡｌ０．３Ｇａ０．７Ｎからなる第２の窒化物半導体層１２とを順に積層して作製した。
半導体積層構造１０は、サファイア基板上に、バッファ層を介して、厚さが３μｍのアンドープＧａＮ層からなる第１の窒化物半導体層１１と、厚さが０．７５ｎｍのアンドープＡｌＮからなるスペーサ層１３と、厚さが１１ｎｍのアンドープＡｌ０．３Ｇａ０．７Ｎからなる第２の窒化物半導体層１２とを順に積層して作製した。
メサ構造１０ａ
メサ構造１０ａは、サファイア基板上に各半導体層を積層した後、メサ部１０ａとする部分の両側を第１の窒化物半導体層１１の途中までエッチングにより除去することにより作製した。
メサ部１０ａは、長手方向の長さＬが１２μｍ、幅Ｗ１が１００μｍ、高さｈが１００ｎｍになるようにした。
メサ構造１０ａは、サファイア基板上に各半導体層を積層した後、メサ部１０ａとする部分の両側を第１の窒化物半導体層１１の途中までエッチングにより除去することにより作製した。
メサ部１０ａは、長手方向の長さＬが１２μｍ、幅Ｗ１が１００μｍ、高さｈが１００ｎｍになるようにした。
ゲート構造２０
ゲート構造２０は、厚さ２０ｎｍのｐ型ＧａＮからなる第３の窒化物半導体層２３とアンドープＧａＮからなる第４の窒化物半導体層２２とを順に積層した後、第３の窒化物半導体層２３および第４の窒化物半導体層２２の一部を除去し、幅Ｗ２が１μｍになるように、メサ構造１０ａの全長にわたって形成した。ゲート電極２１は、第４の窒化物半導体層２２の上にほぼ同じ幅で形成した。
また、ゲート電極２１は、第４の窒化物半導体層２２側から、Ｔｉ（厚さ１０ｎｍ）／Ａｌ（厚さ１００ｎｍ）／Ｔｉ（厚さ５０ｎｍ）／Ｐｔ（厚さ２００ｎｍ）の４層構造とした。
ゲート構造２０は、厚さ２０ｎｍのｐ型ＧａＮからなる第３の窒化物半導体層２３とアンドープＧａＮからなる第４の窒化物半導体層２２とを順に積層した後、第３の窒化物半導体層２３および第４の窒化物半導体層２２の一部を除去し、幅Ｗ２が１μｍになるように、メサ構造１０ａの全長にわたって形成した。ゲート電極２１は、第４の窒化物半導体層２２の上にほぼ同じ幅で形成した。
また、ゲート電極２１は、第４の窒化物半導体層２２側から、Ｔｉ（厚さ１０ｎｍ）／Ａｌ（厚さ１００ｎｍ）／Ｔｉ（厚さ５０ｎｍ）／Ｐｔ（厚さ２００ｎｍ）の４層構造とした。
ソース電極３２、ドレイン電極３３
ソース電極３２は、例えば、メサ部１０の一方の側面からメサ部１０の上面に延在して形成し、ドレイン電極３３は、メサ部１０の他方の側面からメサ部１０の上面に延在して形成した。また、ソース電極３２及びドレイン電極３３とゲート電極２１（ゲート構造２０）との間隔はそれぞれ２μｍ及び７μｍとした。
ソース電極３２は、例えば、メサ部１０の一方の側面からメサ部１０の上面に延在して形成し、ドレイン電極３３は、メサ部１０の他方の側面からメサ部１０の上面に延在して形成した。また、ソース電極３２及びドレイン電極３３とゲート電極２１（ゲート構造２０）との間隔はそれぞれ２μｍ及び７μｍとした。
さらに、実施例１〜５と比較するために、アンドープＧａＮからなる第４の窒化物半導体層２２を形成していない以外は、実施例と同様に作製した電界効果トランジスタを作製して比較例とした。
尚、実施例及び比較例の電界効果トランジスタの上面には、ゲート電極２１、ソース電極３２及びドレイン電極３３の接続用表面を除き、ＳｉＯ２からなる保護膜４０を形成した。
尚、実施例及び比較例の電界効果トランジスタの上面には、ゲート電極２１、ソース電極３２及びドレイン電極３３の接続用表面を除き、ＳｉＯ２からなる保護膜４０を形成した。
以上のように作製した、実施例１〜５の電界効果トランジスタと比較例の電界効果トランジスタの、ゲート電極幅あたりのドレイン電流Ｉｄ＝１ｍＡ／ｍｍにおける閾値電圧Ｖｔｈを評価した。
その結果を図５に示す。
図５に示すように、比較例の電界効果トランジスタの閾値Ｖｔｈが約１．３Ｖであるのに対して、実施例の電界効果トランジスタの閾値Ｖｔｈは、低いもの（実施例２）でも約１．９Ｖであり、他の実施例１，３−５は、いずれも２Ｖ以上であった。
また、第４の窒化物半導体層２２の膜厚が７ｎｍ以上では膜厚の増加とともに閾値Ｖｔｈが上昇する傾向にあった。
その結果を図５に示す。
図５に示すように、比較例の電界効果トランジスタの閾値Ｖｔｈが約１．３Ｖであるのに対して、実施例の電界効果トランジスタの閾値Ｖｔｈは、低いもの（実施例２）でも約１．９Ｖであり、他の実施例１，３−５は、いずれも２Ｖ以上であった。
また、第４の窒化物半導体層２２の膜厚が７ｎｍ以上では膜厚の増加とともに閾値Ｖｔｈが上昇する傾向にあった。
また、実施例４及び５、比較例のゲート電圧Ｖｇに対するドレイン電流を図３に示し、ゲートリーク電流を図４に示す。
１５ ２次元電子ガス層
１０ 半導体積層構造
１１ ＧａＮ層
１２ ＡｌＧａＮ層
１６ 空乏層
２０ ゲート構造
２１ ゲート電極
２２ 第４の窒化物半導体層
２３ ｐ型ＧａＮ層
３２ ソース電極
３３ ドレイン電極
４０ 保護膜
１０ 半導体積層構造
１１ ＧａＮ層
１２ ＡｌＧａＮ層
１６ 空乏層
２０ ゲート構造
２１ ゲート電極
２２ 第４の窒化物半導体層
２３ ｐ型ＧａＮ層
３２ ソース電極
３３ ドレイン電極
４０ 保護膜
Claims (5)
- 第１の窒化物半導体からなる第１の半導体層と、前記第１の窒化物半導体よりもバンドギャップエネルギーが大きい第２の窒化物半導体からなる第２の半導体層とを有し、前記第１の半導体層の前記第２の半導体層側の界面に２次元電子ガス層が生じる半導体積層構造と、
ソース電極と、ドレイン電極と、前記第２の半導体層上に設けられ、前記ソース電極と前記ドレイン電極間にある２次元電子ガス層を流れる電子の流れを制御するゲート電極と、
を備え、
前記ゲート電極と前記第２の半導体層との間に、ｐ型窒化物半導体からなる第３の半導体層と、前記第３の半導体層と前記ゲート電極の間に設けられた窒化物半導体からなる第４の半導体層とを含み、
前記ゲート電極は前記第４の半導体層と接して設けられ、
前記第３の半導体層及び前記第４の半導体層は、前記ゲート電極の直下に選択的に設けた形状であり、
前記第４の半導体層は、アンドープ層であり、かつ膜厚が３ｎｍ以上であることを特徴とする電界効果トランジスタ。 - 前記第３の半導体層は、ｐ型ＧａＮからなる請求項１に記載の電界効果トランジスタ。
- 前記第４の半導体層は、ＧａＮからなる請求項１又は２に記載の電界効果トランジスタ。
- 前記第４の半導体層の膜厚が１０ｎｍ以上である請求項１〜３のうちのいずれか１つに記載の電界効果トランジスタ。
- 前記第４の半導体層の膜厚が５０ｎｍ以上である請求項１〜４のうちのいずれか１つに記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012264546A JP6119215B2 (ja) | 2012-12-03 | 2012-12-03 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012264546A JP6119215B2 (ja) | 2012-12-03 | 2012-12-03 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014110345A JP2014110345A (ja) | 2014-06-12 |
| JP6119215B2 true JP6119215B2 (ja) | 2017-04-26 |
Family
ID=51030810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012264546A Active JP6119215B2 (ja) | 2012-12-03 | 2012-12-03 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6119215B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5616557B1 (ja) | 2013-08-08 | 2014-10-29 | パナソニック インテレクチュアル プロパティ コーポレーション オブアメリカＰａｎａｓｏｎｉｃ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｃｏｒｐｏｒａｔｉｏｎ ｏｆ Ａｍｅｒｉｃａ | 電子機器および座標検出方法 |
| JP6287629B2 (ja) * | 2014-06-26 | 2018-03-07 | 日亜化学工業株式会社 | ヘテロ接合電界効果トランジスタ |
| JP7025853B2 (ja) * | 2016-08-24 | 2022-02-25 | ローム株式会社 | 窒化物半導体デバイスおよび窒化物半導体パッケージ |
| US20180061975A1 (en) | 2016-08-24 | 2018-03-01 | Rohm Co., Ltd. | Nitride semiconductor device and nitride semiconductor package |
| WO2018230136A1 (ja) | 2017-06-13 | 2018-12-20 | パナソニックＩｐマネジメント株式会社 | 窒化物半導体装置及びその製造方法 |
| CN111527592A (zh) * | 2017-12-28 | 2020-08-11 | 罗姆股份有限公司 | 氮化物半导体装置 |
| CN113990950A (zh) * | 2020-12-01 | 2022-01-28 | 深圳市晶相技术有限公司 | 一种半导体器件及其应用与制造方法 |
| CN114759080B (zh) * | 2022-06-13 | 2022-09-09 | 深圳市时代速信科技有限公司 | 一种半导体器件及其制备方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004273486A (ja) * | 2003-03-05 | 2004-09-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2008153330A (ja) * | 2006-12-15 | 2008-07-03 | Oki Electric Ind Co Ltd | 窒化物半導体高電子移動度トランジスタ |
| JP2010056250A (ja) * | 2008-08-27 | 2010-03-11 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| CN102365745B (zh) * | 2009-04-08 | 2015-04-08 | 宜普电源转换公司 | 反向扩散抑制结构 |
| JP2011029247A (ja) * | 2009-07-22 | 2011-02-10 | Panasonic Corp | 窒化物半導体装置及びその製造方法 |
| JP5775321B2 (ja) * | 2011-02-17 | 2015-09-09 | トランスフォーム・ジャパン株式会社 | 半導体装置及びその製造方法、電源装置 |
-
2012
- 2012-12-03 JP JP2012264546A patent/JP6119215B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014110345A (ja) | 2014-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6167889B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JP6119215B2 (ja) | 電界効果トランジスタ | |
| JP4761319B2 (ja) | 窒化物半導体装置とそれを含む電力変換装置 | |
| JP4775859B2 (ja) | 窒化物半導体装置とそれを含む電力変換装置 | |
| US8390029B2 (en) | Semiconductor device for reducing and/or preventing current collapse | |
| JP4221697B2 (ja) | 半導体装置 | |
| JP6229172B2 (ja) | 半導体装置 | |
| JP5591776B2 (ja) | 窒化物半導体装置およびそれを用いた回路 | |
| JP4705481B2 (ja) | 窒化物半導体装置 | |
| JP6189235B2 (ja) | 半導体装置 | |
| US20140110759A1 (en) | Semiconductor device | |
| TWI424568B (zh) | Semiconductor device | |
| JP5526470B2 (ja) | 窒化物系化合物半導体装置 | |
| JP5779284B2 (ja) | スイッチング素子 | |
| JP2008034438A (ja) | 半導体装置 | |
| JP2008288474A (ja) | ヘテロ接合電界効果トランジスタ | |
| JP7369725B2 (ja) | 窒化物半導体装置 | |
| US20150263155A1 (en) | Semiconductor device | |
| JP5721782B2 (ja) | 半導体装置 | |
| JP2015056413A (ja) | 窒化物半導体装置 | |
| JP6145985B2 (ja) | 電界効果トランジスタ | |
| JP6083259B2 (ja) | 窒化物半導体装置 | |
| JP2013074128A (ja) | スイッチング素子 | |
| JP2013183034A (ja) | 電力用半導体装置 | |
| JP2016134563A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151030 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20160217 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160909 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160927 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161122 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170228 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170313 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6119215 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |