JP2007250652A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2007250652A JP2007250652A JP2006069360A JP2006069360A JP2007250652A JP 2007250652 A JP2007250652 A JP 2007250652A JP 2006069360 A JP2006069360 A JP 2006069360A JP 2006069360 A JP2006069360 A JP 2006069360A JP 2007250652 A JP2007250652 A JP 2007250652A
- Authority
- JP
- Japan
- Prior art keywords
- island
- semiconductor layer
- semiconductor device
- transistor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 304
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000009792 diffusion process Methods 0.000 claims description 105
- 239000012535 impurity Substances 0.000 claims description 95
- 229910052751 metal Inorganic materials 0.000 description 47
- 239000002184 metal Substances 0.000 description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 28
- 238000004519 manufacturing process Methods 0.000 description 17
- 230000004048 modification Effects 0.000 description 16
- 238000012986 modification Methods 0.000 description 16
- 239000010936 titanium Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 14
- 229910052719 titanium Inorganic materials 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 5
- 239000010941 cobalt Substances 0.000 description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】島状半導体層の側壁に形成される三次元構造のトランジスタの優れた特性を生かしつつ、インバータ、NAND、NOR、AND、OR、あるいはそれらの組み合わせを含む論理回路が構成された半導体装置を提供する。
【解決手段】表面に1以上の島状半導体層を有する半導体基板と、各島状半導体層の側壁部に形成されトランジスタもしくは抵抗体として動作する1以上の素子と、1以上の島状半導体層に形成された複数の前記素子が組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置。
【選択図】図15
【解決手段】表面に1以上の島状半導体層を有する半導体基板と、各島状半導体層の側壁部に形成されトランジスタもしくは抵抗体として動作する1以上の素子と、1以上の島状半導体層に形成された複数の前記素子が組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置。
【選択図】図15
Description
この発明は、1つ以上の島状半導体層を有する半導体装置に関する。
集積回路を構成する回路素子として、プレーナトランジスタが多用されている。プレーナトランジスタはチャネル領域によって分離されたソース電極およびドレイン電極となる拡散層を有する。チャネル領域の上には該チャネル領域からゲート酸化膜によって絶縁されたゲート電極が配置されている。プレーナトランジスタは、数多くの集積回路に使用され、かつ有用であるが基板の表面部に各トランジスタが配置され、かつ各トランジスタが大きな基板面積を占有する。
集積回路の基本設計寸法がサブミクロンの領域にまで微細化されるにつれて、プレーナトランジスタはその特性上、種々の課題を持つことになった。従来よりも形状が小さくなり、ゲート酸化膜が薄くなるため、ホットキャリア注入、リーク電流、素子分離不良、短チャネル効果およびチャネル長の変動といったような課題が顕在化してきた。
上述の課題のいくつかを克服するため、たとえば低ドープドレイン(LDD)トランジスタのような改良品が開発された。しかし、各トランジスタの基板占有面積を縮小して高集積度を実現し、かつ前述の特性上の課題を克服できるような手法が望まれている。
上述の課題のいくつかを克服するため、たとえば低ドープドレイン(LDD)トランジスタのような改良品が開発された。しかし、各トランジスタの基板占有面積を縮小して高集積度を実現し、かつ前述の特性上の課題を克服できるような手法が望まれている。
これらの課題に対し、半導体基板上に形成された島状半導体層の側壁を利用したトランジスタ(三次元構造のトランジスタ)が提案されている(例えば、特許文献1参照)。図36は、その一例を示す断面図である。このような三次元構造を有するトランジスタでは、ゲート長の方向が半導体基板の表面に垂直な方向(高さ方向)であるため、微細化に伴う短チャネル効果から自由である。また、部分空乏型もしくは完全空乏型構造の素子を形成することが比較的容易であるので、高速デバイスや低消費電力の素子に適している。
さらにまた、島状半導体層の側壁にメモリ素子、抵抗体、MOSキャパシタ、ダイオードを形成するもの(三次元構造をそれぞれ有するメモリ素子、抵抗体、MOSキャパシタならびにダイオード)が知られている。
特開平2−71556号公報
前述の三次元構造をそれぞれ有するトランジスタ、メモリ素子、抵抗体、キャパシタ、ダイオードは、高集積度と微細化に伴う特性上の課題を同時に解決し得るものとして優れた特性を有している。
島状半導体層の側壁に前述の三次元構造の素子をそれぞれ形成するものは知られているが、それらの素子を組み合わせて、インバータ、NAND、NOR、AND、OR、あるいはそれらの組み合わせを含む論理回路を側壁上に形成するものは知られていない。しかし、実用的な半導体装置の多くは、その回路の少なくとも一部に前記論理回路を含むものであり、当該論理回路を三次元構造のトランジスタを用いて形成することができなければ、設計の自由度が制約されて用途が限られるばかりでなく、三次元構造の素子が持つ優れた特性を生かしきれない。
本発明は、上記課題に鑑みなされたものであり、島状半導体層の側壁に形成される三次元構造のトランジスタの優れた特性を生かしつつ、インバータ、NAND、NOR、AND、OR、あるいはそれらの組み合わせを含む論理回路が構成された半導体装置を提供するものである。
この発明は、表面に1以上の島状半導体層を有する半導体基板と、各島状半導体層の側壁部に形成されトランジスタもしくは抵抗体として動作する1以上の素子と、1以上の島状半導体層に形成された複数の前記素子が組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置を提供する。
また、この発明は、表面の一部領域に島状半導体層を有する半導体基板と、各島状半導体層の側壁に形成されトランジスタもしくは抵抗体として動作する1以上の素子からなる第1素子群と、半導体基板表面の他の領域に形成されトランジスタもしくは抵抗体として動作する1以上の素子からなる第2素子群と、第1素子群の素子と第2素子群の素子とが組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置を提供する。
この発明の半導体装置は、
(1)島状半導体層の側壁部に形成される複数の素子で論理回路が構成されているので、微細化が可能である。また、島状半導体層の側壁部に形成される三次元構造のトランジスタは、高速、低消費電力など優れた特性を有している。したがって、そのトランジスタを含む、優れた特性の論理回路を実現することができる。
(1)島状半導体層の側壁部に形成される複数の素子で論理回路が構成されているので、微細化が可能である。また、島状半導体層の側壁部に形成される三次元構造のトランジスタは、高速、低消費電力など優れた特性を有している。したがって、そのトランジスタを含む、優れた特性の論理回路を実現することができる。
(2)島状半導体層の側壁に形成される第1素子群と、半導体基板表面の他の領域に形成される第2素子群とで論理回路が構成されているので、素子配置の自由度が高く、かつ微細化が可能である。また、島状半導体層の側壁部に形成される三次元構造のトランジスタは、高速、低消費電力など優れた特性を有している。したがって、そのトランジスタを含む、優れた特性の論理回路を実現することができる。
前記(1)の半導体装置において、各島状半導体層の高さ方向あるいは周方向に沿って複数の素子が形成され、前記導電部が、一つの島状半導体層に形成された複数の素子を互いに接続してもよい。このようにすれば、一つの島状半導体にひとつの素子だけを形成する場合に比べて、各素子あたりの半導体表面の占有面積を低減することができ、より高い集積度の半導体装置が実現される。
また、各島状半導体層に1つの素子が形成され、前記導電部が、複数の島状半導体層の各素子を互いに接続してもよい。
また、各島状半導体層に1つの素子が形成され、前記導電部が、複数の島状半導体層の各素子を互いに接続してもよい。
前記(1)または(2)の半導体装置において、前記素子が、島状半導体層の側壁の周囲の全部又は一部に形成されるゲート電極と該ゲート電極を挟んで島状半導体層の側壁部に形成される2つの拡散層とを有するトランジスタを含んでいてもよい。
あるいは、前記素子が、島状半導体層に所定の不純物濃度を有する不純物拡散層を形成してなる抵抗体を含んでいてもよい。
また、前記論理回路が、インバータ、NAND、NOR、ANDもしくはORの少なくともいずれかの論理回路であってもよい。
前記半導体基板が第1導電型であり、前記拡散層が第2導電型であり、前記トランジスタが、第2導電型の2つの拡散層の一方をソースとし他方をドレインとするMOSトランジスタであってもよい。
さらに、前記論理回路が、前記MOSトランジスタと抵抗体とから構成されてもよい。
あるいは、前記論理回路が、複数の前記MOSトランジスタから構成されてもよい。
また、前記島状半導体層が、その側壁に段差部を有していてもよい。
あるいは、前記論理回路が、複数の前記MOSトランジスタから構成されてもよい。
また、前記島状半導体層が、その側壁に段差部を有していてもよい。
本発明の半導体装置によれば、島状半導体層に形成したNMOSトランジスタ、PMOSトランジスタ、抵抗体などを組み合わせて用いることにより、動作速度、消費電力、占有面積に優れた論理回路を形成することが可能となる。
本発明によれば、第1導電型の半導体基板と、少なくとも1つの島状半導体層を有する半導体装置であって、1つ以上の島状半導体層に形成した2つ以上のトランジスタ、もしくは1つ以上のトランジスタと1つ以上の抵抗体とによりインバータやNANDなどの論理回路が提供される。
さらに具体的には、島状半導体層の側壁に形成したゲート電極と該島状半導体層とゲート電極に挟まれて配置されたゲート絶縁膜と該ゲート電極を挟むように配置された不純物拡散層とによりトランジスタが形成され、該トランジスタを少なくとも1つ有することにより動作速度や消費電力などに優れた論理回路を得ることができる。
さらに、本発明によれば、トランジスタのゲート長方向が島状半導体層の高さ方向となるのでゲート長の増加による面積増加が無い。そのため、ゲート長を短縮することから生じる種々の問題を回避することが可能である。
また、同一の島状半導体層にトランジスタもしくは抵抗体などの素子を複数形成することにより、素子数よりも少ない数の島状半導体層で論理回路を形成することができる。このために、論理回路1つあたりの占有面積を縮小することができる。さらに、いかなる入力数の論理回路をも1つの島状半導体層内に形成することが可能である。
以下、図面を用いてこの発明をさらに詳述する。以下の説明により、この発明をよりよく理解することが可能であろう。なお、以下の説明は、すべての点で例示であって、限定的なものではないと考えられるべきである。
図20〜図26は、この発明の半導体装置で実現されるMOSインバータの等価回路の例を示す回路図である。図20は、NMOSトランジスタであるTr1とPMOSトランジスタであるTr2とを用いたCMOS型のインバータの等価回路図である。図21は、抵抗Rを負荷抵抗としたインバータの等価回路図である。図22は、NMOSトランジスタTr2を負荷抵抗として用いるインバータの等価回路図である。図22において、該NMOSトランジスタTr2がエンハンスメントモードのトランジスタであれば破線のC1が接続され、ディプレッションモードのトランジスタであれば破線のC2が接続される。インバータは、入力に”1”(ここではHighとする)が入力されると”0”(ここではLowとする)が出力され、”0”が入力された場合には”1”が出力される論理回路である。
また、図23〜図25は、NAND論理回路の等価回路を示す回路図である。図23は、NMOSトランジスタであるTr1とTr2およびPMOSトランジスタであるTr3とTr4を用いたCMOS型のNAND回路の等価回路図である。図24は、抵抗Rを負荷抵抗としたNAND回路の等価回路図である。図25は、NMOSトランジスタTr3を負荷抵抗として用いる場合のNAND回路の等価回路図である。該NMOSトランジスタTr3がエンハンスメントモードのトランジスタであれば破線のC3が接続され、ディプレッションモードのトランジスタであれば破線のC4が接続される。NAND回路は、全ての入力に”1”が入力されたときのみ”0”が出力され、それ以外の場合は”1”が出力される論理回路である。
さらに、図26は、NOR論理回路の等価回路を示す回路図である。
以下の説明では、p型半導体基板を用いる場合を例に、この発明の半導体装置の構造例について説明する。
以下の説明では、p型半導体基板を用いる場合を例に、この発明の半導体装置の構造例について説明する。
(実施の形態1)
図1は、図20の等価回路に対応するこの発明の半導体装置の構造の一例を示す平面図および断面図である。図1は、2つの島状半導体層にそれぞれ形成されたNMOSトランジスタとPMOSとが互いに接続され、図20に示すCMOS型のインバータ回路が構成された構造を示している。図1(a)は平面図、図1(b)は、図1(a)におけるA−A’の断面図である。
図1は、図20の等価回路に対応するこの発明の半導体装置の構造の一例を示す平面図および断面図である。図1は、2つの島状半導体層にそれぞれ形成されたNMOSトランジスタとPMOSとが互いに接続され、図20に示すCMOS型のインバータ回路が構成された構造を示している。図1(a)は平面図、図1(b)は、図1(a)におけるA−A’の断面図である。
より詳細には、図1(a)及び(b)において、半導体基板100上に2つの島状半導体層110、111が配置され、島状半導体層110と111との間に素子分離210が配置されている。
一方の島状半導体層110とその近傍の半導体基板100には、NMOSトランジスタTr1が形成されている。トランジスタTr1は、n型の不純物拡散層310と311とがチャネル層となるp型の不純物拡散層400挟むように配置されてなる。さらに、島状半導体層110の側壁には、例えば多結晶シリコンからなるゲート電極500が島状半導体層110を取り囲むように配置される。またさらに、島状半導体層110とゲート電極500との間には例えばシリコン酸化膜からなるゲート絶縁膜200が配置される。
他方の島状半導体層111には、PMOSトランジスタTr2が形成されている。島状半導体層111の底部には、p型不純物拡散層400が形成されている。p型不純物拡散層400は、ウェルとして形成されたn型の不純物拡散層300内に形成されている。また、島状半導体層111の上端部に、p型不純物拡散層401が形成されている。そして、p型不純物拡散層400と401とに挟まれて、n型の不純物拡散層301が配置され、チャネル層となっている。さらに、島状半導体層111の側壁には、例えば多結晶シリコンからなるゲート電極501が島状半導体層110を取り囲むように配置されている。またさらに、島状半導体層111とゲート電極501との間には例えばシリコン酸化膜からなるゲート絶縁膜201が配置される。
さらに、いくつかの不純物拡散層は、コンタクトとメタル配線とを介して図示しない電極にそれぞれ接続されている。即ち、不純物拡散層310は、コンタクト600aとメタル配線610aとを介して図示しない第1の電極に接続されている。また、不純物拡散層311は、コンタクト600bとメタル配線610bとを介して、図示しない第2の電極に接続されている。さらに、不純物拡散層401は、コンタクト600cとメタル配線610bとを介して第2の電極に接続されている。また、不純物拡散層400は、コンタクト600dとメタル配線610cとを介して図示しない第3の電極に接続されている。以降、コンタクトを総称するときは、コンタクト600と、メタル配線を総称するときはメタル配線610と記す。尚、コンタクト600と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜は、その一部がTiやCoなどを用いてシリサイド化され、コンタクト600との接触抵抗が低減されたものであっても構わない。
なお、理解し易いように図示を省略しているが、図1(a)及び(b)において、ゲート電極500および501は、図示しないメタル配線に接続される。また、図1(a)において、島状半導体層110および111の拡散層310、311、400、401は、それぞれコンタクトを介してメタル配線に接続される。
図1(a)及び(b)は、島状半導体層の断面形状が、半導体基板の表面に沿う水平方向において円形となる場合を図示したが、前記断面形状は円形に限定されるものではなく、楕円形や多角形でも構わない。以降の実施例においても同様である。
(実施の形態2)
図2は、図20の等価回路に対応するこの発明の半導体装置の異なる構造の一例を示す平面図および断面図である。図2の半導体装置は、1つの島状半導体層に形成されたNMOSトランジスタTr1とPMOSトランジスタTr2とが互いに接続されてなるインバータ回路を実現する。図2(a)は平面図、図2(b)は、図2(a)におけるA−A’の断面図である。
図2は、図20の等価回路に対応するこの発明の半導体装置の異なる構造の一例を示す平面図および断面図である。図2の半導体装置は、1つの島状半導体層に形成されたNMOSトランジスタTr1とPMOSトランジスタTr2とが互いに接続されてなるインバータ回路を実現する。図2(a)は平面図、図2(b)は、図2(a)におけるA−A’の断面図である。
NMOSトランジスタTr1は、実施の形態1のトランジスタTr1と同様の構造である。図2では、NMOSトランジスタTr1が形成された島状半導体層110の上方にPMOSトランジスタTr2が直列に接続されている。さらに、n型不純物拡散層311には、導電膜520が接続され、導電膜520、コンタクト600fおよびメタル配線610fを介して図示しない出力端子に接続されている。尚、コンタクト600と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜はその一部がTi(チタン)やCo(コバルト)などを用いてシリサイド化され、コンタクト600との接触抵抗が低減されたものであっても構わない。
尚、導電膜520はp型不純物拡散層400に接続されても構わない。また、変形例として、NMOSトランジスタTr1とPMOSトランジスタTr2との位置を入れ替え、かつGNDと出力の端子とを入れ替えても構わない。
また、理解し易いように図示を省略しているが、図2(a)及び(b)において、ゲート電極500および501は、図示しないメタル配線に接続される。また、図2(a)において、島状半導体層110の拡散層310、401は、それぞれコンタクトを介してメタル配線に接続される。
(実施の形態3)
図4は、図21の等価回路に対応するこの発明の半導体装置の構造の一例を示す平面図及び断面図である。図21の回路は、負荷抵抗型のインバータ回路である。図4の半導体装置は、2つの島状半導体の一方の側壁部にNMOSトランジスタが形成され、他方の側壁部に高抵抗体が形成され、前記NMOSトランジスタと前記高抵抗体とが互いに接続されている。図4(a)は平面図、図4(b)は、図4(a)におけるA−A’の断面図である。
図4は、図21の等価回路に対応するこの発明の半導体装置の構造の一例を示す平面図及び断面図である。図21の回路は、負荷抵抗型のインバータ回路である。図4の半導体装置は、2つの島状半導体の一方の側壁部にNMOSトランジスタが形成され、他方の側壁部に高抵抗体が形成され、前記NMOSトランジスタと前記高抵抗体とが互いに接続されている。図4(a)は平面図、図4(b)は、図4(a)におけるA−A’の断面図である。
より詳細には、図4(a)及び(b)において、半導体基板100上に2つの島状半導体層110、111が配置されている。一方の島状半導体層110とその近傍の半導体基板100にはNMOSトランジスタTr1が形成されている。トランジスタTr1は、n型の不純物拡散層310と311とがチャネル層となるp型の不純物拡散層400を挟むように配置されてなる。さらに、島状半導体層110の側壁には、例えば多結晶シリコンからなるゲート電極500が島状半導体層110を取り囲むように配置される。またさらに、島状半導体層110とゲート電極500との間には例えばシリコン酸化膜からなるゲート絶縁膜200が配置される。
他方の島状半導体層111には抵抗体Rが形成されている。抵抗体Rは、所定の抵抗が得られるようにその不純物濃度が調整されたn型不純物拡散層320を形成し、さらに島状半導体層111の上端部に、コンタクト600と良好な接続が得られるようにその濃度が調整されたn型不純物拡散層313を配置してなる。
さらに、いくつかの不純物拡散層は、コンタクトとメタル配線とを介して図示しない電極にそれぞれ接続されている。
なお、理解し易いように図示を省略しているが、図4(a)及び(b)において、ゲート電極500は、図示しないメタル配線に接続される。また、図4(a)において、島状半導体層110および111の拡散層310、311、313は、それぞれコンタクトを介してメタル配線に接続される。
また、変形例として、抵抗体Rを次のようにして形成してもよい。島状半導体111の側壁にトランジスタTr1を形成した後、島状半導体111を埋め込むように埋め込み膜700を形成し、その後、埋め込み膜700に所定の径とn型拡散層310に到達する深さとを有する溝部を形成する。形成した溝部に、所定の抵抗値が得られるようにその不純物濃度を調整した導電膜510を埋め込む。導電膜510は、例えば、多結晶シリコンからなる。さらに、導電膜510の上端部に、不純物拡散層511を配置する。不純物拡散層511は、コンタクト600と良好な接続が得られるようにその不純物濃度が調整されてなる。さらに、不純物拡散層511に、コンタクト600とメタル配線610とを接続し、図示しない電極と接続する。図5(a)及び(b)は、このようにして抵抗体Rを形成した半導体装置の構造例を示す。
なお、理解し易いように図示を省略しているが、図4(a)、(b)、図5(a)及び(b)において、ゲート電極500は、図示しないメタル配線に接続される。また、図4(a)および図5(a)において、島状半導体層110および111の不純物拡散層310、311、313、511は、それぞれコンタクトを介してメタル配線に接続される。
尚、コンタクト600と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜は、その一部がTiやCoなどを用いてシリサイド化され、コンタクト600との接触抵抗が低減されたものであっても構わない。
(実施の形態4)
次に、図21の等価回路に対応する本発明の半導体装置の異なる構造の一例として、1つの島状半導体層にNMOSトランジスタTr1と抵抗体Rとが形成された場合を図6(a)及び(b)に示す。図6(a)は平面図、図6(b)は、図6(a)におけるA−A’の断面図である。
次に、図21の等価回路に対応する本発明の半導体装置の異なる構造の一例として、1つの島状半導体層にNMOSトランジスタTr1と抵抗体Rとが形成された場合を図6(a)及び(b)に示す。図6(a)は平面図、図6(b)は、図6(a)におけるA−A’の断面図である。
NMOSトランジスタTr1は、実施の形態3と同様の構造である。図6では、NMOSトランジスタTr1が形成された島状半導体層110の上方に抵抗体Rが直列に接続されている。さらに、n型不純物拡散層311には、導電膜520が接続され、導電膜520、コンタクト600fおよびメタル配線610fを介して図示しない出力端子に接続されている。尚、コンタクト600と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜はその一部がTi(チタン)やCo(コバルト)などを用いてシリサイド化され、コンタクト600との接触抵抗が低減されたものであっても構わない。
尚、抵抗体Rは、島状半導体層110に不純物拡散層を形成してもよいし、多結晶シリコン膜などの導電膜を溝部に埋め込んで形成しても構わない。また、変形例として、NMOSトランジスタTr1と抵抗体Rとの位置を入れ替え、かつGNDと出力の端子とを入れ替えても構わない。
また、理解し易いように図示を省略しているが、図6(a)及び(b)において、ゲート電極500は、図示しないメタル配線に接続される。また、図6(a)において、島状半導体層110の拡散層310、313は、それぞれコンタクトを介してメタル配線に接続される。
(実施の形態5)
図7は、図22の等価回路に対応する本発明の半導体装置の構造の一例を示す平面図および断面図である。図7の半導体装置は、2つの島状半導体層にそれぞれ形成されたNMOSトランジスタが互いに接続されてなるインバータ回路を実現する。図7(a)は平面図、図7(b)は図7(a)におけるA−A’の断面図である。
図7は、図22の等価回路に対応する本発明の半導体装置の構造の一例を示す平面図および断面図である。図7の半導体装置は、2つの島状半導体層にそれぞれ形成されたNMOSトランジスタが互いに接続されてなるインバータ回路を実現する。図7(a)は平面図、図7(b)は図7(a)におけるA−A’の断面図である。
より詳細には、図7(a)及び(b)において、半導体基板100上に2つの島状半導体層110、111が配置される。
一方の島状半導体層110とその近傍の半導体基板100には、NMOSトランジスタTr1が形成されている。トランジスタTr1は、n型の不純物拡散層310と311とがチャネル層となるp型の不純物拡散層400を挟むように配置されてなる。さらに、島状半導体層110の側壁には、例えば多結晶シリコンからなるゲート電極500が島状半導体層110を取り囲むように配置される。またさらに、島状半導体層110とゲート電極500との間には、例えばシリコン酸化膜からなるゲート絶縁膜200が配置される。
他方の島状半導体層111には、NMOSトランジスタTr2が形成されている。トランジスタTr2は、n型の不純物拡散層310と313とがチャネル層となるp型の不純物拡散層402をように挟むように配置されてなる。さらに、島状半導体層111の側壁には、例えば多結晶シリコンからなるゲート電極501が島状半導体層111を取り囲むように配置される。またさらに、島状半導体層110とゲート電極500および島状半導体層111とゲート電極501との間には、例えばシリコン酸化膜からなるゲート絶縁膜201が配置される。
さらに、いくつかの不純物拡散層は、コンタクトとメタル配線とを介して図示しない電極にそれぞれ接続されている。尚、コンタクト600と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜は、その一部がTiやCoなどを用いてシリサイド化され、コンタクト600との接触抵抗が低減されたものであっても構わない。
なお、理解し易いように図示を省略しているが、図7(a)及び(b)において、ゲート電極500もしくは501は、図示しないメタル配線に接続される。また、図7(a)において、島状半導体層110および111の拡散層310、311、313は、それぞれコンタクトを介してメタル配線に接続される。
(実施の形態6)
次に、図22の等価回路に相当する本発明の半導体装置の異なる構造の一例として、1つの島状半導体層にNMOSトランジスタTr1とNMOSトランジスタTr2とが形成された場合を図8(a)及び(b)に示す。図8(a)は平面図、図8(b)は、図8(a)におけるA−A’の断面図である。
次に、図22の等価回路に相当する本発明の半導体装置の異なる構造の一例として、1つの島状半導体層にNMOSトランジスタTr1とNMOSトランジスタTr2とが形成された場合を図8(a)及び(b)に示す。図8(a)は平面図、図8(b)は、図8(a)におけるA−A’の断面図である。
NMOSトランジスタTr1は、実施の形態5と同様の構造である。図8では、NMOSトランジスタTr1が形成された島状半導体層110の上方にNMOSトランジスタTr2が直列に接続されている。さらに、n型不純物拡散層311には、導電膜520が接続され、導電膜520、コンタクト600fおよびメタル配線610fを介して図示しない出力端子に接続されている。尚、コンタクト600と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜はその一部がTi(チタン)やCo(コバルト)などを用いてシリサイド化され、コンタクト600との接触抵抗が低減されたものであっても構わない。
また、変形例として、NMOSトランジスタTr1とNMOSトランジスタTr2との位置を入れ替え、かつGNDと出力の端子とを入れ替えても構わない。
また、理解し易いように図示を省略しているが、図8(a)及び(b)において、ゲート電極500および501は、図示しないメタル配線にそれぞれ接続される。また、図8(a)において、島状半導体層110、111の拡散層310、311、313は、それぞれコンタクトを介してメタル配線に接続される。
(実施の形態7)
図11は、図23の等価回路に対応する本発明の半導体装置の構造の一例を示す平面図及び断面図である。図11の半導体装置は、3つの島状半導体層に形成されたNMOS及びPMOSトランジスタが互いに接続されたCMOS型のNAND論理回路を実現する。図11(a)が平面図、図11(b)は、図11(a)におけるA−A’の断面図である。
図11は、図23の等価回路に対応する本発明の半導体装置の構造の一例を示す平面図及び断面図である。図11の半導体装置は、3つの島状半導体層に形成されたNMOS及びPMOSトランジスタが互いに接続されたCMOS型のNAND論理回路を実現する。図11(a)が平面図、図11(b)は、図11(a)におけるA−A’の断面図である。
より詳細には、図11に示すように、半導体基板100上に3つの島状半導体層110、111および112が配置され、島状半導体層110と111との間に素子分離210が配置されている。一つの島状半導体層110とその近傍の半導体基板100にはNMOSトランジスタTr1とTr2とが形成される。
トランジスタTr1は、n型の不純物拡散層310と311とが、チャネル層となるp型の不純物拡散層400をように挟むように配置されてなる。また、トランジスタTr2は、n型の不純物拡散層311と312とが、チャネル層となるp型の不純物拡散層401を挟むように配置されてなる。さらに、島状半導体層110の側壁には、例えば多結晶シリコンからなるゲート電極500、503が島状半導体層110を取り囲むように配置される。またさらに、島状半導体層110とゲート電極500、501との間には、例えばシリコン酸化膜からなるゲート絶縁膜200がそれぞれ配置される。
残る2つの島状半導体層111、112にはPMOSトランジスタTr3およびTr4がそれぞれ形成されている。島状半導体層111と112との底部には、p型不純物拡散層400が形成されている。p型不純物拡散層400は、ウェルとして形成されたn型の不純物拡散層300内に形成されている。
島状半導体層111と112との上端部には、p型不純物拡散層401および402がそれぞれ形成されている。p型不純物拡散層400と401との間に挟まれて、Tr3のチャネル層となるn型の不純物拡散層301が配置されている。また、p型不純物拡散層400と402との間に挟まれて、Tr4のチャネル層となるn型の不純物拡散層302が配置されている。さらに、島状半導体層111の側壁には、例えば多結晶シリコンからなるゲート電極502が配置されている。さらにまた、島状半導体層111とゲート電極502との間には、例えばシリコン酸化膜からなるゲート絶縁膜201が配置されている。島状半導体層112の側壁には、例えば多結晶シリコンからなるゲート電極503が配置されている。さらにまた、島状半導体層112とゲート電極503との間には、例えばシリコン酸化膜からなるゲート絶縁膜202が配置されている。
さらに、いくつかの不純物拡散層は、コンタクトとメタル配線とを介して図示しない電極にそれぞれ接続されている。例えば、不純物拡散層310は、コンタクト600aとメタル配線610aとを介して図示しない第1の電極に接続されている。また、不純物拡散層312は、コンタクト600bとメタル配線610bとを介して、図示しない第2の電極に接続されている。さらに、不純物拡散層401は、コンタクト600cとメタル配線610bとを介して第2の電極に接続されている。さらにまた、不純物拡散層402は、コンタクト600dとメタル配線610bとを介して第2の電極に接続されている。また、不純物拡散層400は、コンタクト600eとメタル配線610cとを介して図示しない第3の電極に接続されている。尚、各コンタクト600と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜は、その一部がTiやCoなどを用いてシリサイド化され、コンタクト600との接触抵抗が低減されたものであっても構わない。
なお、理解し易いように図示を省略しているが、図11(a)及び(b)において、ゲート電極500および501は、図示しないメタル配線に接続される。また、図11(a)において、島状半導体層110、111および112の拡散層310、312、400、401、402は、それぞれコンタクトを介してメタル配線に接続される。
(実施の形態8)
図12は、図23の等価回路に対応する本発明の半導体装置の異なる構造の一例を示す平面図および断面図である。図12(a)が平面図、図12(b)は、図12(a)におけるA−A’の断面図、図12(c)は、図12(a)におけるB−B’の断面図である。
図12は、図23の等価回路に対応する本発明の半導体装置の異なる構造の一例を示す平面図および断面図である。図12(a)が平面図、図12(b)は、図12(a)におけるA−A’の断面図、図12(c)は、図12(a)におけるB−B’の断面図である。
実施の形態7においては、2つの島状半導体層111、112にそれぞれPMOSトランジスタを形成したが、この実施形態に係る図12の半導体装置は、1つの島状半導体層111上に2つのPMOSトランジスタを形成してなる。島状半導体層111は、矩形の水平断面形状を有する。そして、島状半導体層111の対向する側壁のそれぞれの上に、互いに電気的に絶縁されたゲート電極501と502とが形成されている。島状半導体層111の底部には、p型不純物拡散層400が形成されている。p型不純物拡散層400は、ウェルとして形成されたn型の不純物拡散層300内に形成されている。また、島状半導体層111の上端部に、p型不純物拡散層401が形成されている。そして、p型不純物拡散層400と401とに挟まれて、n型の不純物拡散層301が配置され、トランジスタTr3とTr4とのチャネル層となっている。トランジスタTr3は、不純物拡散層400、4001とゲート電極501からなり、トランジスタTr4は、不純物拡散層400、4001とゲート電極502からなる。トランジスタTr3とTr4とは並列に接続されている。
このような形状とすることでCMOS型NAND論理回路において並列に接続されるPMOSトランジスタを面積効率よく形成することが可能となる。
尚、図12では、島状半導体層111の水平断面形状が矩形の場合を示したが、ゲート電極501及び502が電気的に絶縁されていればその断面形状は矩形に限定されず、円形や楕円形でも構わない。
(実施の形態9)
図13は、図24の等価回路に対応する本発明の半導体装置の構造の一例を示す平面図および断面図である。図13の半導体装置は、2つの島状半導体層に形成されたNMOSトランジスタ及び高抵抗体が互いに接続された負荷抵抗型のインバータ回路を実現する。図13(a)が平面図、図13(b)が図13(a)におけるA−A’の断面図である。
図13は、図24の等価回路に対応する本発明の半導体装置の構造の一例を示す平面図および断面図である。図13の半導体装置は、2つの島状半導体層に形成されたNMOSトランジスタ及び高抵抗体が互いに接続された負荷抵抗型のインバータ回路を実現する。図13(a)が平面図、図13(b)が図13(a)におけるA−A’の断面図である。
この実施の形態に係る図13の半導体装置は、実施の形態3で述べた図6の半導体装置に対して、その島状半導体層110の側壁上に、さらにトランジスタTr2を形成し、トランジスタTr1とNAND論理回路をなしたものである。その他の構造は同様である。トランジスタTr2は、島状半導体層110の側壁上のトランジスタTr1の上に形成され、ゲート電極501とn型拡散層311、312、p型拡散層401からなるNMOSトランジスタである。
また、図13の半導体装置の変形例として、図5の半導体装置のように、例えば多結晶シリコン膜を溝部に埋め込んで抵抗体Rを形成してもよい。図14は、このようにして抵抗体Rを形成した半導体装置の構造例を示す。
尚、コンタクト600と接続される不純物半導体層やゲート電極などには、例えば、多結晶シリコンなどの導電膜が用いられる。前記導電膜は、その一部がTiやCoなどを用いてシリサイド化され、コンタクト600との接触抵抗が低減されたものであっても構わない。
(実施の形態10)
次に、図24の等価回路に対応する本発明の半導体装置のさらに異なる構造の一例として、1つの島状半導体層にNMOSトランジスタTr1とTr2と抵抗体Rとが形成された場合を図15(a)及び(b)に示す。図15において、NMOSトランジスタTr1及びTr2は実施の形態9と同様の構造である。そして、NMOSトランジスタTr1およびTr2が形成された島状半導体層110の上方に抵抗体Rが形成され、トランジスタTr2と直列に接続されている。さらに、n型不純物拡散層311には、導電膜520が接続され、導電膜520、コンタクト600fおよびメタル配線610fを介して図示しない出力端子に接続されている。尚、コンタクト600と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜はその一部がTi(チタン)やCo(コバルト)などを用いてシリサイド化され、コンタクト600との接触抵抗が低減されたものであっても構わない。
次に、図24の等価回路に対応する本発明の半導体装置のさらに異なる構造の一例として、1つの島状半導体層にNMOSトランジスタTr1とTr2と抵抗体Rとが形成された場合を図15(a)及び(b)に示す。図15において、NMOSトランジスタTr1及びTr2は実施の形態9と同様の構造である。そして、NMOSトランジスタTr1およびTr2が形成された島状半導体層110の上方に抵抗体Rが形成され、トランジスタTr2と直列に接続されている。さらに、n型不純物拡散層311には、導電膜520が接続され、導電膜520、コンタクト600fおよびメタル配線610fを介して図示しない出力端子に接続されている。尚、コンタクト600と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜はその一部がTi(チタン)やCo(コバルト)などを用いてシリサイド化され、コンタクト600との接触抵抗が低減されたものであっても構わない。
尚、抵抗体Rは、島状半導体層110に不純物拡散層を形成してもよいし、多結晶シリコン膜などの導電膜を溝部に埋め込んで形成しても構わない。また、変形例として、NMOSトランジスタTr1と抵抗体Rとの位置を入れ替え、かつGNDと出力の端子とを入れ替えても構わない。
また、理解し易いように図示を省略しているが、図15(a)及び(b)において、ゲート電極500は、図示しないメタル配線に接続される。また、図15(a)において、島状半導体層110の拡散層310、313は、それぞれコンタクトを介してメタル配線に接続される。
(実施の形態11)
図17は、図25の等価回路に相当する本発明の半導体装置の構造の一例を示す平面図および断面図である。図17の半導体装置は、3つの島状半導体層に形成されたNMOSトランジスタが互いに接続されてNAND回路を実現する。図17(a)が平面図、図17(b)が図17(a)におけるA−A’の断面図である。
図17は、図25の等価回路に相当する本発明の半導体装置の構造の一例を示す平面図および断面図である。図17の半導体装置は、3つの島状半導体層に形成されたNMOSトランジスタが互いに接続されてNAND回路を実現する。図17(a)が平面図、図17(b)が図17(a)におけるA−A’の断面図である。
この実施の形態に係る図17の半導体装置は、半導体基板100上に2つの島状半導体層110、111が配置されている。一方の島状半導体層110とその近傍の半導体基板100には、NMOSトランジスタTr1とTr2が形成されている。島状半導体層110には、n型の不純物拡散層310、311および312が形成される。また、不純物拡散層310と311とに挟まれて、トランジスタTr1のチャネル層となるp型の不純物拡散層400が配置される。さらに、不純物拡散層311と312とに挟まれて、トランジスタTr2のチャネル層となるp型の不純物拡散層401が配置される。
島状半導体層111には、NMOSトランジスタTr3が形成される。島状半導体層111には、n型の不純物拡散層310と313とがトランジスタTr3のチャネル層となるp型の不純物拡散層402をように挟むように配置される。さらに島状半導体層側壁には、例えば多結晶シリコンからなるゲート電極500と501とが島状半導体層110を取り囲むように配置される。またさらに、島状半導体層110とゲート電極500、501との間には、例えばシリコン酸化膜からなるゲート絶縁膜200がそれぞれ配置される。
さらに、いくつかの不純物拡散層は、コンタクトとメタル配線とを介して図示しない電極にそれぞれ接続されている。尚、コンタクト600と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜は、その一部がTiやCoなどを用いてシリサイド化され、コンタクト600との接触抵抗が低減されたものであっても構わない。
なお、理解し易いように図示を省略しているが、図17(a)及び(b)において、ゲート電極500および501は、図示しないメタル配線に接続される。また、図17(a)において、拡散層310、312、313は、それぞれコンタクトを介してメタル配線に接続される。
(実施の形態12)
次に、図25の等価回路に対応する本発明の半導体装置の異なる構造の一例として、1つの島状半導体層にNMOSトランジスタTr1とTr2とTr3とが形成された場合を図18(a)及び(b)に示す。図18(a)は平面図、図18(b)は、図18(a)におけるA−A’の断面図である。
次に、図25の等価回路に対応する本発明の半導体装置の異なる構造の一例として、1つの島状半導体層にNMOSトランジスタTr1とTr2とTr3とが形成された場合を図18(a)及び(b)に示す。図18(a)は平面図、図18(b)は、図18(a)におけるA−A’の断面図である。
図18において、NMOSトランジスタTr1およびTr2は、実施の形態11に係る図17と同様の構造である。そして、NMOSトランジスタTr1およびTr2を形成した島状半導体層110の上方に、さらにNMOSトランジスタTr3が形成され、トランジスタTr2と直列に接続されている。さらに、n型不純物拡散層311には、導電膜520が接続され、導電膜520、コンタクト600fおよびメタル配線610fを介して図示しない出力端子に接続されている。尚、コンタクト600と接続される不純物半導体層やゲート電極などには、例えば多結晶シリコンなどの導電膜が用いられる。前記導電膜はその一部がTi(チタン)やCo(コバルト)などを用いてシリサイド化され、コンタクト600との接触抵抗が低減されたものであっても構わない。
尚、変形例として、NMOSトランジスタTr1とNMOSトランジスタTr3との位置を入れ替え、かつGNDと出力の端子を入れ替えても構わない。
また、理解し易いように図示を省略しているが、図18(a)及び(b)において、ゲート電極500、501および502は、図示しないメタル配線にそれぞれ接続される。また、図1(a)において、拡散層310、313は、それぞれコンタクトを介してメタル配線に接続される。
(その他の変形例)
実施の形態1〜12では、一例として、インバータとNAND論理回路について説明した。しかし、島状半導体層の側壁部に形成されたNMOSトランジスタ、PMOSトランジスタ、抵抗体などを互いに接続することによりNORやORやANDなど、インバータやNAND以外の論理回路を作ることができるのはいうまでもない。
実施の形態1〜12では、一例として、インバータとNAND論理回路について説明した。しかし、島状半導体層の側壁部に形成されたNMOSトランジスタ、PMOSトランジスタ、抵抗体などを互いに接続することによりNORやORやANDなど、インバータやNAND以外の論理回路を作ることができるのはいうまでもない。
NOR論理回路の一例として、図26に等価回路を示す。図26の等価回路に対応する半導体装置の構造を、図19(a)〜(b)に示す。図19(a)は平面図、図19(b)は、図19(a)におけるA−A’の断面図である。
図19の半導体装置は、島状半導体層110の側壁部に形成されたNMOSトランジスタTr1、Tr2および抵抗体Rの構造が、実施の形態10に係る図15の半導体装置と同様である。また、n型拡散層312に導電膜520が接続されている点も同様である。さらにn型拡散層311には、導電膜521が接続されている。トランジスタTr1、Tr2と抵抗体Rとは、コンタクト600とメタル配線610によって互いに接続され、図26の等価回路を実現する。
また、AND回路は、NAND回路とインバータ回路とを組み合わせて実現できる。即ち、NAND回路の出力をインバータ回路の入力に接続すれば、AND回路が実現できる。さらに、OR回路は、NOR回路とインバータ回路とを組み合わせて実現できる。即ち、NOR回路の出力をインバータ回路の入力に接続すれば、OR回路が実現できる。
またさらに、実施の形態1〜12で述べたインバータやNAND論理回路などを配線により互いに接続すれば、リングオシレータやフリップフロップ回路なども形成することが可能である。
さらに、島状半導体層110の形状の変形例として、島状半導体層110が高さ方向に段差を有する場合の構造の例を図9(a)及び(b)に示す。島状半導体層110は、その段差よりも高い位置の水平断面の断面積が段差よりも低い位置の水平断面の断面積と異なる。より詳細には、段差よりも高い位置の断面積が、低い位置の断面積よりも小さい。図9の半導体装置は、図8の半導体装置の変形例であるが、段差を有する島状半導体層110の形状は、図9の半導体装置に限定されるものではない。
また、図10(a)及び(b)は、図9の半導体装置のさらなる変形例であって、島状半導体層110に形成された段差を利用して、出力端子に接続しているコンタクト600fを導電膜520を介さず島状半導体層110に直接接続した例を示している。なお、島状半導体層110の側壁は、半導体の基板表面に対して垂直である必要はない。例えば、図3(a)及び(b)に示す様に、半導体の基板表面に対して斜めになっていてもよく、垂直な面に限定されない。前述したような、島状半導体層の形状の変形例は、前述の全ての実施の形態について適応可能である。
また、論理回路を構成する一部のトランジスタや抵抗体を、既知のプレーナ技術により形成しても構わない。実施の形態9に対応する一例を図16(a)〜(b)に示す。図16において、抵抗体Rが、素子分離210上に配置された導電膜510により形成されている。そのほかは、実施の形態9に係る図13の半導体装置と同じである。尚、抵抗体Rは直線状に形成される必要はない。また、前述のように導電膜により形成されるのでなく、拡散層を使用して抵抗体Rを形成されてもよい。尚、論理回路を構成する一部のトランジスタや抵抗体を既知のプレーナ技術により形成することは、前述の全ての実施の形態に適応可能である。
また、実施の形態7〜12においては、入力線が2本の場合を述べた。しかし、入力線の本数は、2本に限定されない。ただし、トランジスタの数が入力線の数に応じて増加することはいうまでもない。
尚、p型半導体基板を使用した場合について説明したが、n型半導体基板を使用しても構わなく、n型拡散層310を取り囲むようにp型拡散層をウェルとして形成する必要がある。
また、前述の実施の形態では、n型拡散層310もしくはp型拡散層400によって島状半導体層に形成されたトランジスタのチャネルが、基板に対してフローティングになっている。このことにより、前記チャネルが基板に対してフローティングになっていない場合に比べて、動作が高速化され、基板バイアスフリーであるといったメリットがある。ただし、本発明は、前記チャネルが基板に対してフローティングである態様に限定されない。
(製造方法)
次にこの発明の半導体装置の製造方法の例について説明する。ここでは、実施の形態2で示した構造の半導体装置を代表例に挙げてその製造方法を説明する。
次にこの発明の半導体装置の製造方法の例について説明する。ここでは、実施の形態2で示した構造の半導体装置を代表例に挙げてその製造方法を説明する。
図27〜図35は、この実施の形態に係る製造方法の各工程を示す製造工程図である。この実施の形態に係る製造方法によれば、まず、p半導体基板100上にn型不純物拡散層301および311、p型不純物拡散層400および401をそれぞれ所望の不純物濃度、厚さでエピタキシャル成長法により堆積させる(図27)。
続いて既知の技術により各不純物拡散層が堆積した半導体基板100上にフォトレジストをパターニングする。その後、パターニングされたレジストをマスクとして、たとえばRIE(反応性イオンエッチング法)により、前記半導体基板100をエッチングし、島状半導体層110を形成する。その後、島状半導体層110が形成された半導体基板100上にさらにフォトレジストをパターニングし、前記フォトレジストをマスクにして、例えばイオン注入法によりp型不純物拡散層310を形成する(図28)。
次に、例えばCVD法により絶縁膜を堆積させた後、堆積した絶縁膜をエッチバックするなどして島状半導体層110を除く半導体基板100の表面に絶縁膜901を形成する。その後、例えば熱酸化法により、島状半導体層110の露出部に例えばCVD法により3〜100nm程度の絶縁膜を堆積させる。島状半導体層110の側壁部に堆積した前記絶縁膜は、ゲート絶縁膜200となる。さらに、後述するゲート電極500を形成するために、例えば多結晶シリコン膜からなる導電膜530を堆積させる(図29)。
続いて、ゲート電極を引き出すためのパターニングを既知のフォト技術とRIEなどの異方性エッチングにて行った後、絶縁膜901と同様の方法を用いるなどして、所望の高さまで絶縁膜902を堆積させる。堆積した絶縁膜902をマスクに多結晶シリコンを等方性エッチングなどによりエッチングしてゲート電極500を形成する。
さらに、絶縁膜903を絶縁膜902と同様の方法で堆積させ、絶縁膜903をマスクにゲート絶縁膜200を除去する。この除去のため、例えばゲート絶縁膜200が酸化膜であれば、絶縁膜903はシリコンナイトライドなどの酸化膜以外の膜であることが望ましい。
次に、絶縁膜903とは異なる材質の絶縁膜904を絶縁膜903上に堆積させる。さらに絶縁膜904とは異なる材質の絶縁膜905を、例えばCVD法により絶縁膜904上に堆積させる(図30)。
次に絶縁膜905を異方性エッチングによりエッチバックした後、ウェットエッチングなどの等方性エッチングにより絶縁膜904を除去する(図31)。
続いて、導電膜520を堆積したのち、既知のフォト技術によりパターニングし、異方性エッチングにより加工した後、絶縁膜906を形成する(図32)。
さらに、絶縁膜906をマスクに例えばCDE(ケミカルドライエッチング)により等方性エッチングを行った後、絶縁膜907を形成する(図33)。
次に、Tr2のゲート絶縁膜201およびゲート電極501を、Tr1と同様の方法で形成する(図34)。
さらに、コンタクト600およびメタル配線601を既知の技術により形成することで図35の半導体装置を得ることができる。
この実施形態においては、代表例として、実施の形態2で説明した素子を形成するための製造方法の一例を述べた。しかし、そのほかの実施の形態で説明した素子においても、本製造例の手法を組み合わせることで形成することが可能である。
最後に、前述した実施の形態の他にも、この発明について種々の変形例があり得ることは明らかである。そのような変形例は、この発明の特徴及び範囲に属さないと解釈されるべきものではない。本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更とが含まれることが意図される。
100 p型半導体基板
110、111 島状半導体層
200 ゲート絶縁膜
210 素子分離
300、301,311、312,313、320 n型の不純物拡散層
400、401,402,410,411 p型の不純物拡散層
500、501、ゲート電極
510 高抵抗多結晶シリコン膜
511 低抵抗多結晶シリコン膜
520、521、530 導電膜
600 コンタクト
610 メタル配線
901,902,903,904,905,906,907 絶縁膜
110、111 島状半導体層
200 ゲート絶縁膜
210 素子分離
300、301,311、312,313、320 n型の不純物拡散層
400、401,402,410,411 p型の不純物拡散層
500、501、ゲート電極
510 高抵抗多結晶シリコン膜
511 低抵抗多結晶シリコン膜
520、521、530 導電膜
600 コンタクト
610 メタル配線
901,902,903,904,905,906,907 絶縁膜
Claims (11)
- 表面に1以上の島状半導体層を有する半導体基板と、
各島状半導体層の側壁部に形成されトランジスタもしくは抵抗体として動作する1以上の素子と、
1以上の島状半導体層に形成された複数の前記素子が組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置。 - 各島状半導体層の高さ方向あるいは周方向に沿って複数の素子が形成され、前記導電部が、一つの島状半導体層に形成された複数の素子を互いに接続する請求項1記載の半導体装置。
- 各島状半導体層に1つの素子が形成され、前記導電部が、複数の島状半導体層の各素子を互いに接続する請求項1記載の半導体装置。
- 表面の一部領域に島状半導体層を有する半導体基板と、
各島状半導体層の側壁に形成されトランジスタもしくは抵抗体として動作する1以上の素子からなる第1素子群と、
半導体基板表面の他の領域に形成されトランジスタもしくは抵抗体として動作する1以上の素子からなる第2素子群と、
第1素子群の素子と第2素子群の素子とが組み合わされて論理回路を構成するように前記素子を互いに接続する導電部とを備えることを特徴とする半導体装置。 - 前記素子が、島状半導体層の側壁の周囲の全部又は一部に形成されるゲート電極と該ゲート電極を挟んで島状半導体層の側壁部に形成される2つの拡散層とを有するトランジスタを含む請求項1〜4のいずれか一つに記載の半導体装置。
- 前記素子が、島状半導体層に所定の不純物濃度を有する不純物拡散層を形成してなる抵抗体を含む請求項1〜4のいずれか一つに記載の半導体装置。
- 前記論理回路が、インバータ、NAND、NOR、ANDもしくはORの少なくともいずれかの論理回路である請求項1または4記載の半導体装置。
- 前記半導体基板が第1導電型であり、前記拡散層が第2導電型であり、前記トランジスタが、第2導電型の2つの拡散層の一方をソースとし他方をドレインとするMOSトランジスタである請求項1〜4のいずれか一つに記載の半導体装置。
- 前記論理回路が、前記MOSトランジスタと抵抗体とから構成される請求項8記載の半導体装置。
- 前記論理回路が、複数の前記MOSトランジスタから構成される請求項8記載の半導体装置。
- 前記島状半導体層が、その側壁に段差部を有する1〜4のいずれか一つに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006069360A JP2007250652A (ja) | 2006-03-14 | 2006-03-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006069360A JP2007250652A (ja) | 2006-03-14 | 2006-03-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007250652A true JP2007250652A (ja) | 2007-09-27 |
Family
ID=38594655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006069360A Pending JP2007250652A (ja) | 2006-03-14 | 2006-03-14 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007250652A (ja) |
Cited By (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009088134A (ja) * | 2007-09-28 | 2009-04-23 | Elpida Memory Inc | 半導体装置、半導体装置の製造方法並びにデータ処理システム |
JP2009260099A (ja) * | 2008-04-18 | 2009-11-05 | Takehide Shirato | 半導体装置及びその製造方法 |
JP2010232631A (ja) * | 2009-12-10 | 2010-10-14 | Unisantis Electronics Japan Ltd | 半導体装置及びその製造方法 |
EP2246883A1 (en) * | 2008-01-29 | 2010-11-03 | Unisantis Electronics (Japan) Ltd. | Semiconductor storage device, semiconductor device having memory mounted therein, and methods for fabricating the devices |
JP2010267814A (ja) * | 2009-05-14 | 2010-11-25 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP2011061181A (ja) * | 2009-08-11 | 2011-03-24 | Unisantis Electronics Japan Ltd | 半導体装置及びその製造方法 |
WO2011043402A1 (ja) * | 2009-10-06 | 2011-04-14 | 国立大学法人東北大学 | 半導体装置 |
JP2011077437A (ja) * | 2009-10-01 | 2011-04-14 | Unisantis Electronics Japan Ltd | 半導体装置 |
JP2011086900A (ja) * | 2009-09-16 | 2011-04-28 | Unisantis Electronics Japan Ltd | 半導体装置 |
JP2011108702A (ja) * | 2009-11-13 | 2011-06-02 | Unisantis Electronics Japan Ltd | 半導体装置 |
US8319293B2 (en) | 2009-03-25 | 2012-11-27 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
JP2013012765A (ja) * | 2012-08-29 | 2013-01-17 | Unisantis Electronics Singapore Pte Ltd | 半導体装置 |
US8482041B2 (en) | 2007-10-29 | 2013-07-09 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
EP2242096A3 (en) * | 2009-04-17 | 2013-07-31 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
JP2014003325A (ja) * | 2008-01-29 | 2014-01-09 | Unisantis Electronics Singapore Pte Ltd | 半導体記憶装置 |
US8772881B2 (en) | 2009-06-05 | 2014-07-08 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device |
WO2014162018A1 (en) | 2013-04-05 | 2014-10-09 | University College Cork - National University Of Ireland, Cork | Junctionless nanowire transistors for 3d monolithic integration of cmos inverters |
JP5692884B1 (ja) * | 2014-08-19 | 2015-04-01 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | Sgtを有する半導体装置の製造方法 |
US9012976B2 (en) | 2012-07-27 | 2015-04-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
US9136392B2 (en) | 2012-08-28 | 2015-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
WO2016009473A1 (ja) * | 2014-07-14 | 2016-01-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
WO2016031014A1 (ja) * | 2014-08-28 | 2016-03-03 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び、半導体装置の製造方法 |
JP5938529B1 (ja) * | 2015-01-08 | 2016-06-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 柱状半導体装置と、その製造方法 |
JP2016119342A (ja) * | 2014-12-18 | 2016-06-30 | 猛英 白土 | 半導体装置及びその製造方法 |
CN105895635A (zh) * | 2015-02-13 | 2016-08-24 | 台湾积体电路制造股份有限公司 | 互补式金氧半场效晶体管结构及制作其的方法 |
WO2016139755A1 (ja) * | 2015-03-03 | 2016-09-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
JP6065190B2 (ja) * | 2014-09-05 | 2017-01-25 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置 |
JP2017522715A (ja) * | 2014-06-18 | 2017-08-10 | インテル・コーポレーション | 集積回路のためのピラー抵抗器構造 |
US9748244B2 (en) | 2011-12-19 | 2017-08-29 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
WO2017136100A3 (en) * | 2016-02-01 | 2017-10-26 | Qualcomm Incorporated | Vertically stacked nanowire field effect transistors |
US9806163B2 (en) | 2011-12-19 | 2017-10-31 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device having an nMOS SGT and a pMOS SGT |
CN108538836A (zh) * | 2017-02-27 | 2018-09-14 | 三星电子株式会社 | 垂直半导体器件 |
JP2019507502A (ja) * | 2016-02-18 | 2019-03-14 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | 超高密度縦型輸送fet回路 |
CN109964318A (zh) * | 2016-10-31 | 2019-07-02 | 国际商业机器公司 | 具有合并的有源区域的垂直晶体管 |
JP2020061561A (ja) * | 2015-09-30 | 2020-04-16 | 株式会社ニコン | 撮像素子および撮像装置 |
DE102015115939B4 (de) | 2015-01-16 | 2021-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gestapeltes Bauelement und zugehörige Layoutstruktur |
JP2022504474A (ja) * | 2018-11-16 | 2022-01-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 積み重ねられた垂直デバイスを利用するマイクロ電子デバイスおよび方法 |
WO2022205732A1 (zh) * | 2021-03-29 | 2022-10-06 | 长鑫存储技术有限公司 | 半导体结构和半导体结构的形成方法 |
US12051699B2 (en) | 2021-03-29 | 2024-07-30 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for forming same |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58178551A (ja) * | 1982-04-14 | 1983-10-19 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPS62176157A (ja) * | 1985-11-12 | 1987-08-01 | テキサス インスツルメンツ インコ−ポレイテツド | 論理ゲート |
JPH0613623A (ja) * | 1992-03-02 | 1994-01-21 | Motorola Inc | 半導体装置 |
JPH08116068A (ja) * | 1994-08-25 | 1996-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH08335699A (ja) * | 1995-06-08 | 1996-12-17 | Matsushita Electric Ind Co Ltd | 縦型電界効果トランジスタ、相補型の縦型電界効果トランジスタ及びその製造方法 |
JP2003224211A (ja) * | 2002-01-22 | 2003-08-08 | Hitachi Ltd | 半導体記憶装置 |
JP2003324198A (ja) * | 2002-04-30 | 2003-11-14 | Ricoh Co Ltd | インバータ |
-
2006
- 2006-03-14 JP JP2006069360A patent/JP2007250652A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58178551A (ja) * | 1982-04-14 | 1983-10-19 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPS62176157A (ja) * | 1985-11-12 | 1987-08-01 | テキサス インスツルメンツ インコ−ポレイテツド | 論理ゲート |
JPH0613623A (ja) * | 1992-03-02 | 1994-01-21 | Motorola Inc | 半導体装置 |
JPH08116068A (ja) * | 1994-08-25 | 1996-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH08335699A (ja) * | 1995-06-08 | 1996-12-17 | Matsushita Electric Ind Co Ltd | 縦型電界効果トランジスタ、相補型の縦型電界効果トランジスタ及びその製造方法 |
JP2003224211A (ja) * | 2002-01-22 | 2003-08-08 | Hitachi Ltd | 半導体記憶装置 |
JP2003324198A (ja) * | 2002-04-30 | 2003-11-14 | Ricoh Co Ltd | インバータ |
Cited By (78)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009088134A (ja) * | 2007-09-28 | 2009-04-23 | Elpida Memory Inc | 半導体装置、半導体装置の製造方法並びにデータ処理システム |
US8482041B2 (en) | 2007-10-29 | 2013-07-09 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
JP2014003325A (ja) * | 2008-01-29 | 2014-01-09 | Unisantis Electronics Singapore Pte Ltd | 半導体記憶装置 |
EP2246883A1 (en) * | 2008-01-29 | 2010-11-03 | Unisantis Electronics (Japan) Ltd. | Semiconductor storage device, semiconductor device having memory mounted therein, and methods for fabricating the devices |
EP2246883A4 (en) * | 2008-01-29 | 2013-08-14 | Unisantis Elect Singapore Pte | SEMICONDUCTOR MEMORY ARRANGEMENT, SEMICONDUCTOR ARRANGEMENT WITH SAID MEMORY, AND METHOD FOR PRODUCING THE ARRANGEMENTS |
JP2009260099A (ja) * | 2008-04-18 | 2009-11-05 | Takehide Shirato | 半導体装置及びその製造方法 |
US8319293B2 (en) | 2009-03-25 | 2012-11-27 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
US8642426B2 (en) | 2009-03-25 | 2014-02-04 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
EP2242096A3 (en) * | 2009-04-17 | 2013-07-31 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
JP2010267814A (ja) * | 2009-05-14 | 2010-11-25 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US8772881B2 (en) | 2009-06-05 | 2014-07-08 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device |
JP2011061181A (ja) * | 2009-08-11 | 2011-03-24 | Unisantis Electronics Japan Ltd | 半導体装置及びその製造方法 |
US9059309B2 (en) | 2009-08-11 | 2015-06-16 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method |
US8558317B2 (en) | 2009-08-11 | 2013-10-15 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method |
US9484268B2 (en) | 2009-08-11 | 2016-11-01 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method |
US8441066B2 (en) | 2009-09-16 | 2013-05-14 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device |
JP2011086900A (ja) * | 2009-09-16 | 2011-04-28 | Unisantis Electronics Japan Ltd | 半導体装置 |
EP2306507A3 (en) * | 2009-10-01 | 2012-06-13 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
JP2011077437A (ja) * | 2009-10-01 | 2011-04-14 | Unisantis Electronics Japan Ltd | 半導体装置 |
US8610202B2 (en) | 2009-10-01 | 2013-12-17 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device having a surrounding gate |
TWI422011B (zh) * | 2009-10-01 | 2014-01-01 | Unisantis Elect Singapore Pte | 半導體裝置 |
WO2011043402A1 (ja) * | 2009-10-06 | 2011-04-14 | 国立大学法人東北大学 | 半導体装置 |
CN102136496A (zh) * | 2009-11-13 | 2011-07-27 | 日本优尼山帝斯电子株式会社 | 半导体元件及半导体器件 |
US8901640B2 (en) | 2009-11-13 | 2014-12-02 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor element and semiconductor device |
JP2011108702A (ja) * | 2009-11-13 | 2011-06-02 | Unisantis Electronics Japan Ltd | 半導体装置 |
JP2010232631A (ja) * | 2009-12-10 | 2010-10-14 | Unisantis Electronics Japan Ltd | 半導体装置及びその製造方法 |
US9806163B2 (en) | 2011-12-19 | 2017-10-31 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device having an nMOS SGT and a pMOS SGT |
US9748244B2 (en) | 2011-12-19 | 2017-08-29 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
US9012976B2 (en) | 2012-07-27 | 2015-04-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
US9136392B2 (en) | 2012-08-28 | 2015-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
JP2013012765A (ja) * | 2012-08-29 | 2013-01-17 | Unisantis Electronics Singapore Pte Ltd | 半導体装置 |
WO2014162018A1 (en) | 2013-04-05 | 2014-10-09 | University College Cork - National University Of Ireland, Cork | Junctionless nanowire transistors for 3d monolithic integration of cmos inverters |
JP2017522715A (ja) * | 2014-06-18 | 2017-08-10 | インテル・コーポレーション | 集積回路のためのピラー抵抗器構造 |
US10243034B2 (en) | 2014-06-18 | 2019-03-26 | Intel Corporation | Pillar resistor structures for integrated circuitry |
US10483366B2 (en) | 2014-07-14 | 2019-11-19 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US9780179B2 (en) | 2014-07-14 | 2017-10-03 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
WO2016009473A1 (ja) * | 2014-07-14 | 2016-01-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
JPWO2016009473A1 (ja) * | 2014-07-14 | 2017-04-27 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置の製造方法、及び、半導体装置 |
JP5990843B2 (ja) * | 2014-07-14 | 2016-09-14 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置の製造方法、及び、半導体装置 |
JP2016046271A (ja) * | 2014-08-19 | 2016-04-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | Sgtを有する半導体装置の製造方法 |
JP5692884B1 (ja) * | 2014-08-19 | 2015-04-01 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | Sgtを有する半導体装置の製造方法 |
JP5989238B2 (ja) * | 2014-08-28 | 2016-09-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置、及び、半導体装置の製造方法 |
JPWO2016031014A1 (ja) * | 2014-08-28 | 2017-04-27 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置、及び、半導体装置の製造方法 |
US10340184B2 (en) | 2014-08-28 | 2019-07-02 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing a semiconductor device |
WO2016031014A1 (ja) * | 2014-08-28 | 2016-03-03 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び、半導体装置の製造方法 |
US10217665B2 (en) | 2014-08-28 | 2019-02-26 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device and method for producing semiconductor device |
JPWO2016035213A1 (ja) * | 2014-09-05 | 2017-04-27 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置 |
JP6065190B2 (ja) * | 2014-09-05 | 2017-01-25 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置 |
US10411021B2 (en) | 2014-09-05 | 2019-09-10 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
US9947670B2 (en) | 2014-09-05 | 2018-04-17 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
JP2016119342A (ja) * | 2014-12-18 | 2016-06-30 | 猛英 白土 | 半導体装置及びその製造方法 |
JP5938529B1 (ja) * | 2015-01-08 | 2016-06-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 柱状半導体装置と、その製造方法 |
WO2016110981A1 (ja) * | 2015-01-08 | 2016-07-14 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体装置と、その製造方法 |
US9627494B2 (en) | 2015-01-08 | 2017-04-18 | Unisantis Electronics Singapore Pte. Ltd. | Pillar-shaped semiconductor device and production method therefor |
DE102015115939B4 (de) | 2015-01-16 | 2021-11-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gestapeltes Bauelement und zugehörige Layoutstruktur |
CN105895635A (zh) * | 2015-02-13 | 2016-08-24 | 台湾积体电路制造股份有限公司 | 互补式金氧半场效晶体管结构及制作其的方法 |
US10049946B2 (en) | 2015-02-13 | 2018-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical CMOS structure and method |
CN105895635B (zh) * | 2015-02-13 | 2019-03-08 | 台湾积体电路制造股份有限公司 | 互补式金氧半场效晶体管结构及制作其的方法 |
WO2016139755A1 (ja) * | 2015-03-03 | 2016-09-09 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
US10026739B2 (en) | 2015-03-03 | 2018-07-17 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device having pillar-shaped semiconductor layers |
JPWO2016139755A1 (ja) * | 2015-03-03 | 2017-04-27 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置 |
JP2020061561A (ja) * | 2015-09-30 | 2020-04-16 | 株式会社ニコン | 撮像素子および撮像装置 |
JP7006673B2 (ja) | 2015-09-30 | 2022-01-24 | 株式会社ニコン | 撮像素子および撮像装置 |
CN108541341B (zh) * | 2016-02-01 | 2021-05-25 | 高通股份有限公司 | 垂直堆叠的纳米线场效应晶体管 |
CN108541341A (zh) * | 2016-02-01 | 2018-09-14 | 高通股份有限公司 | 垂直堆叠的纳米线场效应晶体管 |
JP2019508887A (ja) * | 2016-02-01 | 2019-03-28 | クアルコム,インコーポレイテッド | 縦積層型ナノワイヤ電界効果トランジスタ |
WO2017136100A3 (en) * | 2016-02-01 | 2017-10-26 | Qualcomm Incorporated | Vertically stacked nanowire field effect transistors |
US10043796B2 (en) * | 2016-02-01 | 2018-08-07 | Qualcomm Incorporated | Vertically stacked nanowire field effect transistors |
JP2019507502A (ja) * | 2016-02-18 | 2019-03-14 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | 超高密度縦型輸送fet回路 |
JP2019534558A (ja) * | 2016-10-31 | 2019-11-28 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | 縦型トランジスタを有するデバイス・レイアウトのための方法およびコンピュータ可読プログラムならびに半導体デバイス |
CN109964318A (zh) * | 2016-10-31 | 2019-07-02 | 国际商业机器公司 | 具有合并的有源区域的垂直晶体管 |
JP7042261B2 (ja) | 2016-10-31 | 2022-03-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 縦型トランジスタを有するデバイス・レイアウトのための方法およびコンピュータ可読プログラムならびに半導体デバイス |
CN108538836A (zh) * | 2017-02-27 | 2018-09-14 | 三星电子株式会社 | 垂直半导体器件 |
CN108538836B (zh) * | 2017-02-27 | 2023-12-19 | 三星电子株式会社 | 垂直半导体器件 |
JP2022504474A (ja) * | 2018-11-16 | 2022-01-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 積み重ねられた垂直デバイスを利用するマイクロ電子デバイスおよび方法 |
JP7370381B2 (ja) | 2018-11-16 | 2023-10-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 積み重ねられた垂直デバイスを利用するマイクロ電子デバイスおよび方法 |
WO2022205732A1 (zh) * | 2021-03-29 | 2022-10-06 | 长鑫存储技术有限公司 | 半导体结构和半导体结构的形成方法 |
US12051699B2 (en) | 2021-03-29 | 2024-07-30 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for forming same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007250652A (ja) | 半導体装置 | |
JP6249888B2 (ja) | 半導体装置 | |
EP3742487A1 (en) | An integrated circuit with backside power delivery network and backside transistor | |
CN110957314A (zh) | 集成电路 | |
CN111415904A (zh) | 用于半导体器件的结构和方法 | |
US8994080B2 (en) | Stacked carbon-based FETs | |
JP5847550B2 (ja) | 半導体装置および半導体装置の製造方法 | |
CN108878293B (zh) | 用于形成垂直晶体管器件中的柱的方法 | |
JP2007258725A (ja) | 半導体メモリ素子及びその製造方法 | |
US20150145041A1 (en) | Substrate local interconnect integration with finfets | |
JP2011204745A (ja) | 半導体装置及びその製造方法 | |
JP2009503884A (ja) | 半導体デバイス及びそのデバイスの製造方法 | |
JPH04207069A (ja) | 半導体装置 | |
US20230104818A1 (en) | Methods for Three-Dimensional CMOS Integrated Circuit Formation | |
US8941186B2 (en) | Semiconductor device having vertical type transistor | |
KR20130020848A (ko) | 반도체 장치, 그 제조 방법 및 불휘발성 반도체 기억 장치 | |
CN107785281A (zh) | 半导体器件及其制造方法 | |
US10497804B2 (en) | Vertical semiconductor device | |
US20070275547A1 (en) | Integrated circuit structure and manufacturing method thereof | |
JP4470188B2 (ja) | 半導体装置の製造方法 | |
JP2008166330A (ja) | 半導体装置 | |
TW454296B (en) | Semiconductor device and its manufacturing method | |
TWI233203B (en) | Semiconductor device and the manufacturing method thereof | |
JP2020004838A (ja) | 半導体装置およびその製造方法 | |
JP2007067249A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080220 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100406 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110830 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120124 |