JP6107430B2 - 半導体装置 - Google Patents

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Description

本発明は、フィールドプレート構造を有した縦型の半導体装置に関する。特に、フィールドプレート構造の保護膜の厚さ、および終端構造を構成する段差部の深さに特徴を有する。
ダイオードやＦＥＴなどの半導体装置は、大きく分けて次の２つの構造に分類できる。主面に垂直な方向に導通を取る縦型と、主面に平行な方向に導通を取る横型の２つの構造である。縦型構造とすると、高耐圧化、面積利用効率の向上、などの点で横型構造に比べて利点がある。縦型の半導体装置では、ｐｎ接合構造を有する場合、素子分離溝（素子分離を目的として形成された終端構造の段差部）の側面にｐｎ接合界面が露出する。逆電圧を印加すると、このｐｎ接合界面の端部に大きな電界集中が発生するため、半導体装置の耐圧が設計値に達しない問題がある。そこで、フィールドプレート構造を採用することにより、ｐｎ接合界面端部の電界集中を緩和することが行われている。この場合のフィールドプレート構造は、終端構造の段差部の側面および底面を覆う保護膜と、その保護膜を介して段差部の側面および底面を覆うフィールドプレート電極と、を有した構造である。
非特許文献１には、フィールドプレート構造を採用したIII 族窒化物半導体からなる縦型のｐｎダイオードが記載されている。
また、特許文献１には、フィールドプレート構造を採用したＳｉＣからなる縦型のＭＯＳＦＥＴが記載されている。この特許文献１では、終端構造の段差部の深さと耐圧については特に考察されていない。
特開２０１２−１９１８８号公報
Kazuki Nomoto et al., Phys. Status Solidi A 208, No.7, 1535-1537(2011)
しかし、フィールドプレート構造の保護膜の厚さや終端構造の段差部の深さなど、フィールドプレート構造の高耐圧化に適した構成については非特許文献１や特許文献１では深く考察されておらず、単にフィールドプレート構造を採用しても、設計通りの十分な耐圧性能を得られないことがわかった。
そこで本発明の目的は、フィールドプレート構造を有した縦型の半導体装置の耐圧性能を向上させることである。
第１の発明は、縦型のトレンチゲートＭＯＳＦＥＴである半導体装置において、ｎ−ＧａＮからなる基板と、ｎ−ＧａＮからなり、基板上に設けられたｎ層と、ｐ−ＧａＮからなりｎ層上に設けられた層であって、ｎ層との間にｐｎ接合界面を形成するｐ層と、ｐ層上に設けられたｎ−ＧａＮからなる高濃度ｎ層と、ｎ層に達するトレンチと、トレンチの開口近傍、トレンチの側面、および底面に連続して設けられたゲート絶縁膜と、トレンチ内部にゲート絶縁膜に接触して設けられたゲート電極と、高濃度ｎ層表面からｐ層に達する溝と、溝を介して高濃度ｎ層およびｐ層と接続するソース電極と、基板の裏面に設けられたドレイン電極と、素子外周に設けられ、側面にｐｎ接合界面が露出する段差部と、段差部の側面および底面を連続して覆う誘電体からなる保護膜と、保護膜を介して段差部の側面および底面を連続して覆うフィールドプレート電極と、を有し、段差部の底面における保護膜の厚さであって、底面に垂直方向での厚さの最小値をｄ 0 、段差部の底面からｐｎ接合界面までの高さをｈ 0 とし、ｈ 0 −ｄ 0 をｈ（μｍ）、保護膜の比誘電率をεｓ、段差部側面のｐｎ接合界面端部から、保護膜とフィールドプレート電極との界面までの最短距離をｄ（μｍ）として、εｓ＊ｈ／ｄが４以上、εｓ／ｄが３（１／μｍ）以上、ｈが０．５μｍ以上、かつｄがｈ／２（μｍ）以上、であり、耐圧が１２００Ｖ以上である、ことを特徴とする半導体装置である。
εｓ＊ｈ／ｄおよびεｓ／ｄは、素子の耐圧を評価するために発明者らが導入した指標であり、これにより素子の耐圧を精度よく評価することができる。この指標εｓ＊ｈ／ｄが４以上、かつεｓ／ｄが３（１／μｍ）以上であれば、設計通りの高い耐圧性能を得ることができる。より望ましくはεｓ＊ｈ／ｄが４以上、かつεｓ／ｄが４（１／μｍ）以上、さらに望ましくはεｓ＊ｈ／ｄが５以上、かつεｓ／ｄが１０（１／μｍ）以上である。εｓ＊ｈ／ｄ、εｓ／ｄの上限は、半導体装置がその機能を発揮できる範囲であればよい。ｈは０より大きく１ｍｍ以下、ｄは０．００５μｍ以上１ｍｍ以下とすることが望ましい。より望ましくは、ｈは０．００２５μｍ以上１００μｍ以下、ｄは０．０１μｍ以上１００μｍ以下である。
保護膜は、単層でもよいし、複数の層で構成されていてもよい。単層とする場合、ＳｉＮx 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 、ＡｌＮ、ＨｆＯＮ、ＺｒＯＮなどを用いることができる。また、複数の層とする場合、Ａｌ2 Ｏ3 ／ＳｉＯ2 、ＳｉＯ2 ／ＺｒＯ2 、ＳｉＯ2 ／Ａｌ2 Ｏ3 、ＳｉＯ2 ／ＨｆＯ2 、ＳｉＯ2 ／ＺｒＯＮ、ＳｉＮ／ＳｉＯ2 、Ａｌ2 Ｏ3 ／ＺｒＯ2 、ＳｉＮ／ＳｉＯ2 ／ＺｒＯ2 、ＳｉＯ2 ／Ａｌ2 Ｏ3 ／ＨｆＯ2 、などを用いることができる。保護膜としてＨｆＯ2 などの誘電率の高い材料を用いれば、保護膜の厚さを薄くすることができ、その結果として段差部の深さを浅くすることができるので、終端構造の形成に係る時間を短縮することができる。保護膜を複数の層で構成する場合、厚さｄはそれら複数の層の合計の厚さであり、εｓは実効比誘電率である。
また保護膜は、段差部側面のｐｎ接合界面における厚さを、段差部底面における厚さよりも薄くすることが望ましい。保護膜の段差部側面における厚さが薄ければ薄いほど、段差部側面のｐｎ接合界面の電界緩和効果が高くなるためである。
段差部は、素子の厚さが一段階薄くなる構造であり、薄くなっていない部分の表面を上面、薄くなっている部分の表面を底面として、上面と底面との間に、上面および底面に角度を成す側面を有する。段差部を有する構造として、たとえば、素子外周部を一段階薄くして台地状の形状とするメサ構造や、溝などの構造が挙げられる。溝は、両側に段差部を有した構造といえる。段差部の底部（段差部の底面と側面の接続部分）の角は、丸められていることが望ましい。角が丸められていると、その角での電界集中が緩和されるため、より耐圧を向上させることができる。同様に、段差部の上部（段差部の上面と側面の接続部分）の角も丸められていることが望ましい。なお、終端構造は、素子端部において溝やメサなどの段差部によって半導体層側面および底面が露出する構造である。たとえば、素子分離を目的として素子外周に形成された素子分離溝である。終端構造は、素子外周に沿って１つの溝やメサが形成された構造のみならず、素子外周に沿って多重に溝が形成された構造や、溝とメサの複合構造も含む。
フィールドプレート電極には、Ａｌ、Ｎｉ、Ａｕ、ＴｉＮ、ポリシリコンなどを用いることができる。特に、保護膜に対する密着性に優れた材料であることが好ましい。たとえば、ＳｉＯ2 に対してはＡｌなどである。
また、本発明においてｐｎ接合とは、ｐ型の導電型であるｐ層とｎ型の導電型であるｎ層が直接接合している構造のみならず、ｐ層とｎ層との間に他の層構造を有している構造も含む。たとえばｐ層とｎ層との間に真性の半導体であるｉ層を有した構造も本発明ではｐｎ接合と呼ぶこととする。その場合、ｐ層と他の層との界面をｐｎ接合界面として距離ｈを定義する。また、段差部の側面に複数のｐｎ接合界面が露出する場合には、ｐ層からｎ層側へ最も空乏層が伸びる方の界面を基準とする。
本発明の半導体装置は、任意の半導体材料からなるものであってよく、たとえば、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮなどのIII 族窒化物半導体、ＧａＡｓやＧａＰなどのＩＩＩ−Ｖ族半導体、Ｓｉ、ＳｉＣなどのＩＶ族半導体、ＺｎＯなどのＩＩ−ＶＩ族半導体、有機半導体などの半導体材料を用いることができる。
また、本発明は、ｐｎ接合を有し、段差部側面にｐｎ接合界面が露出する構造を有した任意の構造の半導体装置に適用することができる。たとえば、ｐｎダイオード、ＰＩＮダイオード、ＦＥＴ、バイポーラトランジスタ、などに適用可能である。
第２の発明は、第１の発明において、ｈ／ｄが０．５以上であることを特徴とする。
ｈ／ｄは、素子の耐圧を評価するために発明者らが導入した指標であり、これにより素子の耐圧を向上させるために必要な距離ｈと保護膜の厚さｄを評価することができる。この指標ｈ／ｄが０．５以上であれば、設計通りの高い耐圧性能を得ることができる。より望ましくは０．５≦ｈ／ｄ≦３であり、さらに望ましくは１≦ｈ／ｄ≦２である。
第３の発明は、第１の発明または第２の発明において、段差部底面と段差部側面とのなす角が７０〜９０°であることを特徴とする。
第４の発明は、第１の発明から第３の発明において、段差部の底部の角は丸められていることを特徴とする。
第５の発明は、第１の発明から第４の発明において、保護膜は、段差部側面のｐｎ接合界面での厚さが、段差部底面における厚さよりも薄い、ことを特徴とする。
本発明は、III 族窒化物半導体からなることを特徴とする。
本発明とは別の発明において、半導体装置はｐｎダイオードであってもよい。
本本発明とは別の発明において、半導体装置は縦型のトランジスタであってもよい。
本発明によれば、段差部の側面に露出したｐｎ接合界面近傍の領域において、電界緩和領域が十分に広がり、電界の集中が緩和される。そのため、耐圧を向上させることができる。
また、第２の発明によれば、段差部の深さと保護膜の厚さを適切に設定することができ、高い耐圧性能を得ることができる。
また、第３の発明によれば、より耐圧を向上させることができる。
また、第４の発明によれば、段差部底部の角での電界集中が緩和されるため、より耐圧を向上させることができる。
また、第５の発明のようにして保護膜の厚さを領域によって変えることで、素子の耐圧をより向上させることができる。
実施例１の縦型半導体装置の構成を示した図。 耐圧と距離ｈの関係を示したグラフ。 耐圧とεｓ＊ｈ／ｄの関係を示したグラフ。 段差部１５を拡大して示した図。 耐圧とεｓ／ｄの関係を示したグラフ。 距離ｈ、厚さｄの定義を説明する図。 実施例２の縦型トレンチゲートＭＯＳＦＥＴの構成を示した図。
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。
図１は、実施例１の縦型ダイオードの構成を示した図である。実施例１の縦型ダイオードは、図１に示すように、基板１０と、基板１０上に位置するｎ層１１と、ｎ層１１上に位置するｐ層１２と、を有している。また、基板１０のｎ層１１形成側とは反対側の面には、ｎ電極１３が基板１０に接して位置し、ｐ層１２上の一部領域にはｐ電極１４が位置している。また、実施例１の縦型ダイオードは、保護膜１６、フィールドプレート電極１７によるフィールドプレート構造を有している。また、実施例１の縦型ダイオードは平面視において円形であり、その直径は２００μｍである。なお、平面視における形状は円形以外でもよく、矩形などであってもよい。矩形とする場合には、その角を丸めることが望ましい。耐圧性能を向上させることができる。
基板１０は、ｎ−ＧａＮからなる。ｎ−ＧａＮ以外にも、導電性を有し、III 族窒化物半導体の成長基板となる任意の材料の基板を用いることができる。たとえば、ＺｎＯ、Ｓｉなどを用いることも可能である。ただし、格子整合性の点から、本実施例のようにＧａＮ基板を用いることが望ましい。
ｎ層１１は、ｎ- −ＧａＮからなり、ｐ層１２は、ｐ+ −ＧａＮからなる。ｎ層１１、ｐ層１２は不純物濃度の異なる複数の層であってもよい。また、ｎ層１１、ｐ層１２をIII 族窒化物半導体として、組成比の異なる複数の層で構成してもよい。ｎ層１１とｐ層１２との間に他の層を有していてもよく、たとえば、真性の導電性であるｉ層を有していてもよい。
ｎ層１１のｎ型不純物濃度は、ｐ層１２のｐ型不純物濃度の１／１０００以下であることが望ましい。ｎ層１１とｐ層１２のｐｎ接合界面１９から空乏層が十分に広がり、ｎ層１１およびｐ層１２の構造が耐圧性能に与える影響を低減することができる。そのため、実施例１の縦型ダイオードの耐圧設計が容易となる。
ｎ電極１３はＴｉ／Ａｌからなり、ｐ電極１４はＮｉ／Ａｕからなる。ここで「／」は積層であることを意味し、Ａ／ＢはＡ層を成膜した後Ｂ層を成膜することを意味する。以下、材料の説明において同様である。ｎ電極１３としては、ｎ型のIII 族窒化物半導体に対してオーミックコンタクトをとれる材料が好ましい。たとえば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、ＴｉＮ／Ａｌ、Ｐｄ／Ｔｉ／Ａｌなども用いることができる。また、ｐ電極１４も同様に、ｐ型のIII 族窒化物半導体に対してオーミックコンタクトをとれる材料が好ましく、たとえば、Ｐｄ／Ａｕ、Ｃｏ／Ａｕなども用いることができる。
素子の外周には、その外周に沿って素子をメサ状とするメサ段差である段差部１５が形成されている。段差部１５は、ｐ層１２表面（ｐ電極１４形成側の面）からｎ層１１に達する深さに形成されている。そのため、段差部１５側面１５ａには、ｐ層１２とｎ層１１とのｐｎ接合界面１９の端部１９ａが露出する。段差部１５の側面１５ａは、段差部１５の底面１５ｂに対して垂直であってもよいし、角度を成していてもよい。角度を成すようにすると、つまり側面１５ａを傾斜させると、側面１５ａでの電界強度が緩和され、耐圧を向上させることができる。段差部１５側面１５ａが段差部１５底面１５ｂに対して成す角度は、７０〜９０°とすることが望ましい。なお、この段差部１５は、素子分離溝の一部とすることができる。
段差部１５底部の角１５ｃ（段差部１５側面１５ａと底面１５ｂとが交わる部分）は、図４のように、丸められていることが望ましい。このように角１５ｃを丸めることにより、その角に電界が集中するのを緩和することができるため、耐圧を向上することができる。段差部１５底部の角を丸めるのは、段差部１５を形成する際のドライエッチングの条件を制御することで可能となる。角１５ｃを丸める場合、その曲率半径は０．０１μｍ以上とすることが望ましい。また、同様に、段差部１５上部の角１５ｄ（段差部１５側面１５ａとｐ層１２表面とが交わる部分）も丸められていることが望ましい。
フィールドプレート構造を構成する保護膜１６は、段差部１５底面１５ｂ、側面１５ａに連続して覆うように形成されている。さらにｐ層１２表面（ｐ電極１４側の面）であって、段差部１５側面１５ａ近傍の領域にも保護膜１６が形成されている。保護膜１６は、必ずしもｐ層１２表面に形成されている必要はなく、段差部１５底面１５ｂおよび側面１５ａに連続して形成されていればよい。
保護膜１６は、複数の層で構成されていてもよいし、単層であってもよい。単層とする場合、たとえば、ＳｉＮx 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 、ＡｌＮ、ＨｆＯＮ、ＺｒＯＮなどを用いることができる。また、複数の層とする場合、たとえば、Ａｌ2 Ｏ3 ／ＳｉＯ2 、ＳｉＯ2 ／ＺｒＯ2 、ＳｉＯ2 ／ＺｒＯＮ、ＳｉＯ2 ／Ａｌ2 Ｏ3 、ＳｉＯ2 ／ＨｆＯ2 、ＳｉＮ／ＳｉＯ2 、Ａｌ2 Ｏ3 ／ＺｒＯ2 、ＳｉＮ／ＳｉＯ2 ／ＺｒＯ2 、ＳｉＯ2 ／Ａｌ2 Ｏ3 ／ＨｆＯ2 、などを用いることができる。保護膜１６としてＨｆＯ2 などの誘電率の高い材料を用いれば、保護膜１６の厚さを薄くすることができ、その結果として段差部１５の深さを浅くすることができるので、段差部１５の形成に係る時間を短縮することができ、また段差部１５を形成する難易度も低減することができる。
また、保護膜１６は、側面１５ａ部分の厚さ（側面１５ａ部分において側面１５ａに対して垂直な方向の厚さ）と底面１５ｂ部分の厚さ（底面１５ｂ部分において底面１５ｂに対して垂直な方向の厚さ）とが異なっていてもよい。特に、図４のように、保護膜１６の側面１５ａ部分を薄く、底面１５ｂ部分を厚くするとよい。側面１５ａ部分の厚さは、薄ければ薄いほど耐圧を向上させることができる。また、底面１５ｂ部分の厚さは、底面１５ｂ上に保護膜１６を介して位置するフィールドプレート電極１７端部１７ａでの電界集中を緩和するため、厚い方がよい。よって、側面１５ａ部分の厚さが底面１５ｂ部分の厚さよりも薄くなるよう保護膜１６を構成することが望ましい。また、保護膜１６を複数の層で構成することで、保護膜１６全体としての誘電率の調整をすることができ、所望の耐圧特性が得られるよう設計することが容易となる。
同じくフィールドプレート構造を構成するフィールドプレート電極１７は、保護膜１６を介して、段差部１５底面１５ｂ、側面１５ａ、ｐ層１２表面に連続して覆うように形成されている。さらには保護膜１６の形成されていないｐ層１２表面、およびｐ電極１４上にも連続して形成されていて、フィールドプレート電極１７とｐ電極１４は接合している。フィールドプレート電極１７の端部１７ａは、段差部１５底面１５ｂ上に保護膜１６を介して位置している。
保護膜１６とフィールドプレート電極１７によってフィールドプレート構造が構成されていることにより、ｎ電極１４、ｐ電極１５に逆電圧が印加された場合、ｐ電極１５に接続されたフィールドプレート電極１７にも逆電圧が印加され、段差部１５側面１５ａや底面１５ｂ近傍のｎ層１１に空乏層が広がる。そのため、フィールドプレート構造によると耐圧を向上させることができる。
フィールドプレート電極１７は、Ａｌからなり、厚さは７００ｎｍである。フィールドプレート電極１７は保護膜１６との密着性がよく、かつ導電性を有した材料であればよく、Ａｌ以外にもＮｉ、Ａｕ、ＴｉＮ、ポリシリコンなどを用いることができる。なお、フィールドプレート電極１７は、保護膜１６およびｐ電極１４の形成されずにｐ層１２表面が露出した領域に、そのｐ層１２表面に接してフィールドプレート電極１７が位置しているが、保護膜１６あるいはｐ電極１４によって覆うことでｐ層１２表面が露出した領域を形成しないようにし、フィールドプレート電極１７とｐ層１２表面とが直接接しないようにしてもよい。また、フィールドプレート電極１７は、その形成領域によって厚さが異なっていてもよい。たとえば、側面１５ａ部分の厚さと底面１５ｂ部分の厚さとが異なっていてもよい。
実施例１の縦型ダイオードでは、保護膜１６の比誘電率をεｓ、段差部１５側面１５ａのｐｎ接合界面１９ａでの厚さ（段差部１５側面１５ａのｐｎ接合界面１９ａから保護膜１６表面までの最短距離）をｄ（μｍ）とし、段差部１５底面１５ｂの保護膜１６表面（段差部１５底面１５ｂに露出するｎ層１２側とは反対側の面）１６ａからｐｎ接合界面１９までの距離（ｐｎ接合界面１９に垂直な方向の距離）をｈ（μｍ）として、εｓ＊ｈ／ｄ≧４、かつ、εｓ／ｄ≧３を満たすように段差部１５およびフィールドプレート構造が構成されている。ここで、保護膜１６が複数の層で形成されている場合は、厚さｄは各層の厚さの合計であり、εｓは実効比誘電率である。εｓ、ｄ、ｈがこの式を満たすようにフィールドプレート構造が形成されていると、実施例１の縦型ダイオードは設計通りの高い耐圧性能を得ることができる。また、比誘電率εｓと厚さｄの相関指標εｓ／ｄを３（１／μｍ）以上とすることで、所定の耐圧を得ることができる。保護膜１６の比誘電率εｓに対して保護膜１６が厚すぎる場合には、フィールドプレート構造による電界緩和効果が低下し、所定の耐圧を得られないことがあるためである。より望ましくはεｓ＊ｈ／ｄが４以上、かつεｓ／ｄが４（１／μｍ）以上、さらに望ましくはεｓ＊ｈ／ｄが５以上、かつεｓ／ｄが１０（１／μｍ）以上である。εｓ＊ｈ／ｄ、εｓ／ｄの上限は、半導体装置がその機能を発揮できる範囲であればよい。
なお、保護膜１６の厚さは、その保護膜１６の材料や形成方法、段差部１５の形状などによって一定とはならない場合がある。そのような場合、距離ｈ、厚さｄの定義の仕方にはある程度の任意性があり、それは耐圧の評価に影響を与える。そこで本発明においては、距離ｈ、厚さｄは次のように定義しておく。厚さｄは、段差部１５側面１５ａに露出するｐｎ接合界面１９ａから、保護膜１６の表面までの最短距離とする。したがって、厚さｄは必ずしも段差部１５側面１５ａに垂直な方向の保護膜１６の厚さではない。距離ｈは、以下の３通りの場合に分けて定義する。
（１）段差部１５側面１５ａ近傍（たとえば側面１５ａからεｓ／３以内の距離の範囲）における、段差部１５底面１５ｂでの保護膜１６の厚さｄ0 （底面１５ｂに垂直な方向の厚さ）が一定である場合。
この場合は、底面１５ｂからｐｎ接合界面１９までの高さｈ0 （底面１５ｂに垂直な方向の距離）から、段差部１５底面１５ｂでの保護膜１６の厚さｄ0 を引いた距離をｈとする（図１参照）。
（２）保護膜１６の段差部１５側面１５ａ近傍における、段差部１５底面１５ｂでの保護膜１６の厚さが、段差部１５側面１５ａに向かうにつれて薄くなっている場合（図６（ａ）参照）。
この場合には、底面１５ｂからｐｎ接合界面１９までの高さｈ0 から、保護膜１６の段差部１５側面１５ａ近傍における、段差部１５底面１５ｂでの保護膜１６の最も薄い厚さｄ0 を引いた距離をｈとする（図６（ａ）参照））。
（３）保護膜１６の段差部１５側面１５ａ近傍における、段差部１５底面１５ｂでの保護膜１６の厚さが、段差部１５側面１５ａに向かうにつれて厚くなっている場合（図６（ｂ）参照）。
この場合には、段差部１５側面１５ａに露出するｐｎ接合界面１９ａからの距離がεｓ／３である保護膜１６表面を１６ａとし、その表面１６ａでの保護膜１６の厚さをｄ0 として、底面１５ｂからｐｎ接合界面１９までの高さｈ0 から、厚さｄ0 を引いた距離をｈとする（図６（ｂ）参照））。
距離ｈと厚さｄは、ｈ／ｄ≧０．５を満たすように構成されている。距離ｈが小さく、ｈ／ｄ≧０．５を満たさない場合、十分に広い電界緩和領域を得ることができず、素子の耐圧が向上しない。また、距離ｈが十分に広く、ｈ／ｄ＞３となる場合には、耐圧の向上効果が飽和してしまい、また、段差部１５の形成に時間がかかったり、形成の難易度が高くなってしまう。したがって、望ましくは０．５≦ｈ／ｄ≦３であり、さらに望ましくは１≦ｈ／ｄ≦２である。
［実験例］
以下、εｓ＊ｈ／ｄ≧４、かつ、εｓ／ｄ≧３とすることで、高い耐圧性能が得られることを支持する実験例を説明する。
耐圧の設計値を１２００Ｖとして、実施例１の縦型ダイオードにおいて、次のように構成を異ならせた複数の試料を作製し、耐圧を測定した。各試料は、ｎ層１１は同一構成であり、厚さ１０μｍ、Ｓｉ濃度は１．６×１０16／ｃｍ3 である。また、各試料はいずれも保護膜１６としてＳｉＯ2 を用いた。ＳｉＯ2 は比誘電率が４である。一方、ｐ層１２の構成および段差部１５の深さは各試料で異なっている。試料１、２は、ｐ層１２はｐ+ −ＧａＮからなる単層であり、厚さ０．２５μｍ、Ｍｇ濃度１×１０20／ｃｍ3 である。また、試料１は保護膜１６の厚さｄを４００ｎｍ、試料２は保護膜１６の厚さｄを６００ｎｍとした。試料３〜６は、ｐ層１２をｎ層側から順にｐ- 層、ｐ+ 層の２層が積層された構造であり、ｐ- 層の厚さ０．５μｍ、Ｍｇ濃度１×１０19／ｃｍ3 、ｐ+ 層の厚さ０．１μｍ、Ｍｇ濃度１×１０20／ｃｍ3 である。また、保護膜１６の厚さｄを試料３は４００ｎｍ、試料４は６００ｎｍ、試料５は８００ｎｍ、試料６は１２００ｎｍとした。試料２、３、５については距離ｈも変化させて耐圧を測定した。
図２は、上記各試料の耐圧について距離ｈの依存性を示したグラフである。距離ｈが負の場合は、保護膜１６表面１６ａが、ｐｎ接合界面１９よりも高い位置である場合（ｐｎ接合界面１９に対して保護膜１６表面１６ａがｐ層１２側に位置する場合）である。試料３の耐圧を見ると、距離ｈにおよそ正比例して耐圧が増加していることがわかる。また、試料５についてもまた、距離ｈにおよそ正比例して耐圧が増加していることがわかる。しかし、試料３と試料５とでは耐圧増加の傾きが異なっている。この傾きの違いは、保護膜１６の厚さｄに起因していると考えられる。また、各試料の保護膜１６はＳｉＯ2 で同一材料を用いているが、保護膜１６として比誘電率の異なる材料を用いると、耐圧にも影響があるものと考えられる。
このように、距離ｈのみによっては、縦型ダイオードの耐圧性能を正しく評価することはできないことがわかった。
そこで発明者らは、距離ｈだけでなく、保護膜１６の材料（比誘電率εｓ）や厚さｄをも考慮した、εｓ＊ｈ／ｄ、εｓ／ｄという２つの指標を導入し、これによって耐圧を評価することを考えた。
図３は、耐圧のεｓ＊ｈ／ｄ依存性を示したグラフである。図３のように、すべての試料について、指標εｓ＊ｈ／ｄに正比例して耐圧が増加しており、その傾きも試料によるばらつきはほとんど見られない。したがって、εｓ＊ｈ／ｄという指標によれば、縦型ダイオードの耐圧をより正しく評価することができることがわかる。また、図３を見ると、εｓ＊ｈ／ｄ≧４で耐圧１２００Ｖ以上を得ることができ、設計通りの高い耐圧性能を得られることがわかる。
しかし、εｓ＊ｈ／ｄを指標として耐圧を評価するだけでは不十分である。保護膜１６の比誘電率εｓに対して保護膜１６が厚すぎる場合には、εｓ＊ｈ／ｄ≧４を満たしていたとしても、フィールドプレート構造による電界緩和効果が低下するためである。
そこで、耐圧のεｓ／ｄ依存性を調べた。図５はその結果を示したグラフである。菱形のプロットはｈ＝０．５、ｄ＝０．４、正方形のプロットはｈ＝１．０、ｄ＝１．０、三角形のプロットはｈ＝１．４、ｄ＝１．４である。図５のように、εｓ／ｄ≧３では、耐圧はおよそ１２００Ｖで設計通りの高い耐圧性能を得ることができているが、εｓ／ｄが３よりも小さくなると、耐圧が１２００Ｖよりも下がっていくことがわかる。また、正方形のプロットの場合も三角形のプロットの場合も、εｓ＊ｈ／ｄ＝４であり、εｓ＊ｈ／ｄ≧４を満たしているが、正方形のプロットの場合は耐圧およそ１２００Ｖで設計通りの耐圧であるのに対し、三角形のプロットは耐圧およそ１０２０Ｖであり、設計通りの耐圧を得ることができていない。この結果からも、耐圧を評価する指標としてεｓ＊ｈ／ｄだけでは不十分であり、εｓ／ｄも考慮して耐圧を評価する必要があることがわかる。
以上の実験例から、εｓ＊ｈ／ｄ、εｓ／ｄという２つの指標を用いることで耐圧を正しく評価することができ、εｓ＊ｈ／ｄ≧４、かつ、εｓ／ｄ≧３とすることで設計通りの高い耐圧性能を得られることがわかった。また、この実験例から、保護膜としてＨｆＯ2 などの高誘電率材料を用いれば、厚さｄを薄くすることができるため距離ｈを小さくすることができることがわかった。距離ｈを小さくすることができれば、段差部１５の形成時間短縮や形成難易度の低減を図ることができる。
図７は、実施例２の縦型トレンチゲートＭＯＳＦＥＴの構成を示した図である。実施例２の縦型トレンチゲートＭＯＳＦＥＴは、基板２０と、基板２０上に位置するｎ−ＧａＮからなるｎ層２１と、ｎ層２１上に位置するｐ−ＧａＮからなるｐ層２２と、ｐ層２２上に位置するｎ−ＧａＮからなる高濃度ｎ層２３と、を有している。また、トレンチゲート構造を有している。すなわち、高濃度ｎ層２３表面（ｐ層２２側とは反対側の面）からｐ層２２を貫通してｎ層２１に至るトレンチ２４が形成されており、ｎ層２３表面のトレンチ２４の開口近傍から側面、底面にかけて連続するゲート絶縁膜２５を有し、トレンチ２４内部にゲート絶縁膜２５に接触するゲート電極２６を有している。
また、高濃度ｎ層２３の表面には、ｐ層２２に達する溝２７が形成され、高濃度ｎ層２３、ｐ層２２の双方に接触するソース電極２８が設けられている。これにより、ソース電極としての機能を有するとともにｐ層２２のホールを適宜排出することができ、耐圧性能を安定させることができる。また、基板２０の裏面（ｎ層２１が形成されている側とは反対側の面）には、ドレイン電極２９が設けられている。
実施例２の縦型トレンチゲートＭＯＳＦＥＴの素子外周には、その外周に沿って素子をメサ状とする段差部３０が形成されている。段差部３０は、高濃度ｎ層２３表面からｎ層２１に達する深さである。段差部３０の側面には、ｎ層２１とｐ層２２のｐｎ接合界面３３とｐ層２２と高濃度ｎ層２３のｐｎ接合界面３４が露出する。
また、実施例２の縦型トレンチゲートＭＯＳＦＥＴは、フィールドプレート構造をさらに有する。フィールドプレート構造は、保護膜３１とフィールドプレート電極３２によって構成されている。保護膜３１は、段差部３０底面３０ｂ、側面３０ａ、高濃度ｎ層２３表面であって段差部３０側面３０ａ近傍、に連続して覆うように形成されている。また、フィールドプレート電極３２は、保護膜３１を介して、段差部３０底面３０ｂ、側面３０ａ、高濃度ｎ層２３表面に連続して覆うように形成されていて、ソース電極２８に接合している。
実施例２の縦型トレンチゲートＭＯＳＦＥＴの各構成について、以下より詳しく説明する。
高濃度ｎ層２３は、ソース電極２８と良好なオーミック接触が得られるよう高いｎ型不純物濃度を有している。たとえば、１．０×１０18／ｃｍ3 〜１．０×１０20／ｃｍ3 である。ｐ層２２のｐ型不純物濃度は、高濃度ｎ層２３よりも低いか同等であり、たとえば１．０×１０17／ｃｍ3 〜１．０×１０20／ｃｍ3 である。ｎ層２１のｎ型不純物濃度は、ｐ層２２よりも低く、たとえば、１．０×１０15／ｃｍ3 〜１．０×１０17／ｃｍ3 である。このように高濃度ｎ層２３、ｐ層２２、ｎ層２１の不純物濃度を設計しているため、空乏層の大部分はｐ層２２とｎ層２３のｐｎ接合界面３３からｎ層２１側に広がる。このように不純物濃度を設計することで、ｎ層２３、ｐ層２２、ｎ層２１の構造が耐圧性能に与える影響を低減し、実施例２の縦型トレンチゲートＭＯＳＦＥＴの耐圧設計を容易にしている。
基板３０、ソース電極２８、ドレイン電極２９については、実施例１の基板１０、ｎ電極１３と同様の構成、およびその変形を採用することができる。なお、実施例２では溝２７を設けてソース電極２８が高濃度ｎ層２３とｐ層２２の双方に接触する構成としているが、高濃度ｎ層２３のみに接触するようにしてもよいし、ｐ層２２に接触するホール排出用の電極を、ソース電極２８とは別に設けてもよい。
ゲート絶縁膜２５は、絶縁性を有した材料であれば任意の材料を用いることができ、たとえばＳｉＯ2 からなる。また、ゲート電極２６は、導電性を有した材料であれば任意の材料を用いることができ、たとえばＡｌ、Ｎｉ、Ａｕ、ＴｉＮ、ポリシリコンなどを用いることができる。
段差部３０およびフィールドプレート構造については、実施例１の段差部１５およびフィールドプレート構造と同様の構成とし、その各種変形例も同様に適用することができる。特に、εｓ＊ｈ／ｄ≧４、かつ、εｓ／ｄ≧３を満たすように、段差部３０およびフィールドプレート構造が構成されている。ただし、ｐｎ接合界面３３、３４のうち、ｐ層からｎ層へ最も空乏層が伸びるｐｎ接合界面３３の方を、距離ｈ、厚さｄの基準とする。このｐｎ接合界面３３を基準として、実施例１と同様に距離ｈ、厚さｄを定義する。
以上説明した実施例２の縦型トレンチゲートＭＯＳＦＥＴは、εｓ＊ｈ／ｄ≧４、かつ、εｓ／ｄ≧３を満たすように段差部３０およびフィールドプレート構造が構成されているため、実施例１のｐｎダイオードと同様に、高い耐圧性能を有している。
なお、実施例１、２はIII 族窒化物半導体からなる縦型の半導体装置であったが、本発明はIII 族窒化物半導体以外にも適用可能であり、ＳｉＣ、ＳｉなどのＩＶ族半導体、ＩＩ−ＶＩ族半導体、ＧａＡｓ、ＧａＰなどのＩＩＩ−Ｖ族半導体、有機半導体などからなる縦型の半導体装置にも適用可能である。
また、実施例１は縦型ダイオード、実施例２は縦型トレンチゲートＭＯＳＦＥＴであるが、本発明は縦型のｐｎ接合を有し、段差部の側面にｐｎ接合界面が露出した任意の構造の半導体装置に適用可能である。たとえば、ｐｎダイオード、ＰＩＮダイオード、ＦＥＴ、バイポーラトランジスタ、などにも本発明は適用可能である。さらには、縦型ではなく横型の半導体装置に対しても本発明は適用可能である。
また、本発明のフィールドプレート構造に、従来知られた他の耐圧を向上させる構造をさらに組み合わせることも可能である。
本発明は、縦型構造でｐｎ接合を有した任意の半導体装置に適用することができ、高周波デバイスやパワーデバイスなどに利用することができる。
１０、２０：基板
１１、２１：ｎ層
１２、２２：ｐ層
１３：ｎ電極
１４：ｐ電極
１５、３０：段差部
１６、３１：保護膜
１７、３２：フィールドプレート電極
１９、３３、３４：ｐｎ接合界面
２３：高濃度ｎ層
２４：トレンチ
２５：ゲート絶縁膜
２６：ゲート電極
２８：ソース電極
２９：ドレイン電極

Claims (7)

  1. 縦型のトレンチゲートＭＯＳＦＥＴである半導体装置において、
    ｎ−ＧａＮからなる基板と、
    ｎ−ＧａＮからなり、前記基板上に設けられたｎ層と、
    ｐ−ＧａＮからなり、前記ｎ層上に設けられた層であって、前記ｎ層との間にｐｎ接合界面を形成するｐ層と、
    前記ｐ層上に設けられたｎ−ＧａＮからなる高濃度ｎ層と、
    前記ｎ層に達するトレンチと、
    前記トレンチの開口近傍、前記トレンチの側面、および底面に連続して設けられたゲート絶縁膜と、
    前記トレンチ内部に前記ゲート絶縁膜に接触して設けられたゲート電極と、
    前記高濃度ｎ層表面から前記ｐ層に達する溝と、
    前記溝を介して前記高濃度ｎ層および前記ｐ層と接続するソース電極と、
    前記基板の裏面に設けられたドレイン電極と、
    素子外周に設けられ、側面に前記ｐｎ接合界面が露出する段差部と、
    前記段差部の側面および底面を連続して覆う誘電体からなる保護膜と、
    前記保護膜を介して前記段差部の側面および底面を連続して覆うフィールドプレート電極と、
    を有し、
    前記段差部の底面における前記保護膜の厚さであって、底面に垂直方向での厚さの最小値をｄ 0 、前記段差部の底面から前記ｐｎ接合界面までの高さをｈ 0 とし、ｈ 0 −ｄ 0 をｈ（μｍ）、保護膜の比誘電率をεｓ、前記段差部側面の前記ｐｎ接合界面端部から、前記保護膜と前記フィールドプレート電極との界面までの最短距離をｄ（μｍ）として、
    εｓ＊ｈ／ｄが４以上、εｓ／ｄが３（１／μｍ）以上、ｈが０．５μｍ以上、かつｄがｈ／２（μｍ）以上であり、耐圧が１２００Ｖ以上である、
    ことを特徴とする半導体装置。
  2. ｈ／ｄが０．５以上であることを特徴とする請求項１に記載の半導体装置。
  3. 前記段差部底面と前記段差部側面とのなす角が７０〜９０°であることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記段差部の底部の角は丸められていることを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体装置。
  5. 前記保護膜は、前記段差部側面の前記ｐｎ接合界面での厚さが、前記段差部底面における厚さよりも薄い、ことを特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体装置。
  6. 耐圧はεｓ＊ｈ／２に正比例して増加し、耐圧が１２００Ｖ以上となるようにεｓ＊ｈ／２が設定されている、ことを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体装置。
  7. 前記高濃度ｎ層のｎ型不純物濃度は、１．０×１０ 18 ／ｃｍ 3 〜１．０×１０ 20 ／ｃｍ 3 であり、前記ｐ層のｐ型不純物濃度は、前記高濃度ｎ層のｎ型不純物濃度以下であって１．０×１０ 17 ／ｃｍ 3 〜１．０×１０ 20 ／ｃｍ 3 である、ことを特徴とする請求項１ないし請求項６のいずれか１項に記載の半導体装置。
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