KR20160007387A - 질화물 반도체 기판에 형성한 쇼트키 배리어 다이오드 - Google Patents

질화물 반도체 기판에 형성한 쇼트키 배리어 다이오드 Download PDF

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KR20160007387A
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마사카즈 가네치카
히로유키 우에다
고이치 니시카와
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도요타지도샤가부시키가이샤
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Abstract

본 발명에 의하면, HEMT의 전자 주행층으로 되는 제1 질화물 반도체층(6)과 전자 공급층으로 되는 제2 질화물 반도체층(8)이 적층된 기판의 표면에, 쇼트키 접촉하는 애노드 전극(22)과 오믹 접촉하는 캐소드 전극(20)을 형성하면 SBD가 얻어지지만, 누설 전류가 커 내압이 낮다.
애노드 전극(22)에, 제2 질화물 반도체층(8)이 직접 접촉하는 영역과, 제4 질화물 반도체 영역(12b)과 제3 질화물 반도체 영역(10b)을 개재하여 제2 질화물 반도체층(8)에 접촉하는 영역을 혼재시킨다. 제4 질화물 반도체 영역(12b)을 p형으로 함으로써 누설 전류를 억제할 수 있다. 제2 질화물 반도체층(8)보다도 밴드 갭이 큰 질화물 반도체를 제3 질화물 반도체 영역(10b)에 사용함으로써, 순방향 전류가 흐르는 순방향 전압의 최저값을 낮게 억제할 수 있다.

Description

질화물 반도체 기판에 형성한 쇼트키 배리어 다이오드 {SCHOTTKY BARRIER DIODE FORMED WITH NITRIDE SEMICONDUCTOR SUBSTRATE}
본 명세서에서는, 질화물 반도체의 적층 기판을 이용하여 형성한 쇼트키 배리어 다이오드(Schottky Barrie Diode, 본 명세서에서는 SBD라고 함)의 특성을 개선하는 기술을 개시한다.
질화물 반도체 기판의 표면 상에 애노드 전극과 캐소드 전극을 형성하여 SBD를 얻는 기술이 알려져 있다. 그 SBD의 특성을 개선하는 기술도 제안되어 있다.
비특허문헌 1에, 질화물 반도체의 헤테로 접합을 이용하여 다이오드의 순방향 전압 강하를 저하시키는 구조가 개시되어 있다. 도 4에 도시한 바와 같이 밴드 갭이 작은 질화물 반도체층(6)에 밴드 갭이 큰 질화물 반도체층(8)을 적층하여 헤테로 접합 계면을 형성하면, 헤테로 접합 계면을 따라 2차원 전자 가스가 확산된다. 질화물 반도체층(8)에 오믹 접촉하는 재질로 전극(20)을 형성하고, 질화물 반도체층(8)에 쇼트키 접촉하는 재질로 전극(22)을 형성하면, 전극(20)이 캐소드 전극으로 되고, 전극(22)이 애노드 전극으로 되어, SBD가 얻어진다. 이 SBD는, 전자의 이동도가 높은 질화물 반도체층(6)에 형성되는 2차원 전자 가스를 이용하므로, 순방향의 전압 강하가 낮게 억제된다. 또한 도면 부호 (2)는 기판이고, 도면 부호 (4)는 버퍼층이며, 도면 부호 (28)은 패시베이션막이다.
SBD는, 누설 전류(역방향 전류)가 흐르기 쉬워 내압이 불충분해지기 쉽다. 비특허문헌 2에, p형의 질화물 반도체 영역을 이용하여, 누설 전류를 억제하여 내압을 향상시키는 기술이 개시되어 있다. 비특허문헌 2의 기술에서는, 도 5에 도시한 바와 같이 n+형의 GaN층(6a) 상에 n-형의 GaN층(8a)을 적층하고, 그 위에 n-형의 GaN층(8a)에 대하여 쇼트키 접촉하는 재질로 애노드 전극(22)을 형성한다. 도 5의 구조에서는, n-형의 GaN층(8a)과 n+형의 GaN층(6a)의 밴드 갭이 같으며, 헤테로 접합 계면을 따라 2차원 전자 가스를 생성하여 순방향의 전압 강하를 낮게 억제하는 것은 아니다. 비특허문헌 2의 기술에서는, 애노드 전극(22)의 형성 범위의 일부에 p형의 GaN 영역(10)을 형성한다. p형의 GaN 영역(10)을 부분적으로 형성하면, SBD에 역방향의 전압이 작용했을 때는 p형의 GaN 영역(10)으로부터 n-형의 GaN층(8a) 내로 공핍층이 신장되고, 그 공핍층에 의하여 누설 전류가 억제되어, 전계 집중이 완화되어 내압이 향상된다. 또한 도면 부호 (2)는 기판이고, 도면 부호 (4)는 버퍼층이며, 도면 부호 (20)은 캐소드 전극이고, 도면 부호 (30, 30)은 SiO2막이다. 도 5의 SBD를 평면에서 보면, 애노드 전극(22)은 원형이고, p형의 GaN 영역(10)은 애노드 전극(22)의 외주를 따라 연장되는 링 형상이며, 캐소드 전극(20)은 애노드 전극(22)의 주위를 일순하고 있다.
IEEE, ELECTRON DEVICE LETTERS, VOL. 34, No. 8, AUGUST, 2013 마이크로파 전력 정류용 GaN 쇼트키 다이오드의 고내압화의 연구, 사와다 고이치, 2009년 3월, 도쿠시마대학교 석사 논문
도 4에 도시한 헤테로 접합을 이용하는 기술과, 도 5에 도시한 p형의 질화물 반도체 영역을 이용하는 기술을 병용하면, 온 저항이 낮고, 누설 전력이 억제되어, 내압이 높은 SBD를 얻을 수 있다. 그러나 순방향 전류가 흐르는 순방향 전압의 최저값이 높다는 문제가 남겨져 있다. 본 명세서에서는, 순방향 전류가 흐르기 시작할 때의 순방향 전압을 저하시키는 기술을 개시한다.
본 명세서에서 개시하는 SBD에서는, 질화물 반도체 기판의 표면 상에 애노드 전극과 캐소드 전극이 형성되어 있다
질화물 반도체 기판은, 이면측으로부터 표면측을 향하여 제1 질화물 반도체층과 제2 질화물 반도체층과 제3 질화물 반도체층과 제4 질화물 반도체층의 순으로 적층되어 있는 적층 구조를 구비하고 있다. 제1 질화물 반도체층을 얻기 위하여, 기판 상에 버퍼층을 성장시키고, 버퍼층 상에 제1 질화물 반도체층을 성장시켜도 된다. 이 경우, 질화물 반도체 기판의 이면으로부터 표면을 향하여 기판과 버퍼층과 제1 질화물 반도체층과 제2 질화물 반도체층과 제3 질화물 반도체층과 제4 질화물 반도체층의 순으로 적층되어 있는 적층 구조를 구비하게 된다.
질화물 반도체 기판을 평면에서 보았을 때, 일부 영역에서는 제3 질화물 반도체층과 제4 질화물 반도체층이 제거되어 있으며, 제거된 영역에서는 제2 질화물 반도체층이 노출되어 있다.
애노드 전극은, 제4 질화물 반도체층이 존재하지 않는 영역과, 제4 질화물 반도체층이 존재하는 영역에 걸쳐지는 범위에 형성되어 있다. 그 때문에 애노드 전극의 형성 범위를 단면에서 보면, 제1 질화물 반도체층과 제2 질화물 반도체층과 제3 질화물 반도체층과 제4 질화물 반도체층과 애노드 전극의 적층 구조가 존재하는 영역과, 제1 질화물 반도체층과 제2 질화물 반도체층과 애노드 전극의 적층 구조가 존재하는 영역이 혼재한다.
상기에 있어서, 제1 질화물 반도체의 밴드 갭<제2 질화물 반도체의 밴드 갭<제3 질화물 반도체의 밴드 갭의 관계에 있다. 또한 제1 질화물 반도체와 제2 질화물 반도체와 제3 질화물 반도체층의 도전형은 p형이 아니고, 제4 질화물 반도체의 도전형은 p형이다.
상기 SBD에서는, 제1 질화물 반도체의 밴드 갭<제2 질화물 반도체의 밴드 갭의 관계에 있는 제1 질화물 반도체층과 제2 질화물 반도체층이 적층되어 있으므로, 접합 계면을 따라 2차원 전자 가스가 발생하여, 다이오드의 순방향 전압 강하를 낮게 억제할 수 있다.
또한 p형의 제4 질화물 반도체 영역으로부터 공핍층이 넓어져 누설 전류가 억제되어, 전계 집중이 완화되어 내압이 향상된다.
또한 상기 SBD에서는, 제2 질화물 반도체의 밴드 갭<제3 질화물 반도체의 밴드 갭의 관계에 있으므로, 제3 질화물 반도체 영역의 형성 범위에서는, 제1 질화물 반도체층에 형성되는 2차원 전자 가스의 전자 밀도가 증대된다. p형의 제4 질화물 반도체 영역과 제2 질화물 반도체층 사이에 제3 질화물 반도체 영역이 개재되어 있으므로, 제4 질화물 반도체 영역으로부터 제1 질화물 반도체층 내로 신장되는 공핍층의 거리가 짧아져, 순방향 전류가 흐르기 시작할 때의 순방향 전압을 저하시킬 수 있다.
애노드 전극에 직접 접하는 영역에서의 제2 질화물 반도체층의 두께<애노드 전극에 직접 접하지는 않는 영역에서의 제2 질화물 반도체층의 두께인 것이 바람직하다.
애노드 전극에 직접 접하는 영역에서의 제2 질화물 반도체층의 두께를 얇게 하면, 순방향 전류가 흐르기 시작할 때의 순방향 전압을 더 저하시킬 수 있다.
애노드 전극에 제2 질화물 반도체층이 직접 접하는 영역에서는 제3 질화물 반도체층이 존재해서는 안 되지만, 애노드 전극의 형성 범위 외까지 제3 질화물 반도체층이 신장되어 있어도 된다. 제3 질화물 반도체층이 신장되어 있는 범위에서는 2차원 전자 가스의 농도가 높아져, 순방향의 전압 강하가 저하된다.
애노드 전극에 직접 접하는 영역에서의 제2 질화물 반도체층의 표면이 AlO로 피복되어 있는 것이 바람직하다.
상기 SBD에서는, 제3 질화물 반도체층과 제4 질화물 반도체층을 에칭하여 제2 질화물 반도체층의 표면을 노출시키고, 그 노출면에 애노드 전극을 형성한다. 그 경우, 노출된 제2 질화물 반도체층의 표면에 손상이 발생하여 애노드 전극이 제2 질화물 반도체에 쇼트키 접촉하지 않는 경우가 있을 수 있다. 제4 질화물 반도체층과 제3 질화물 반도체층을 에칭하여 제2 질화물 반도체층의 표면을 노출시키는 데 있어서, 제2 질화물 반도체층의 표면이 AlO로 피복되는 조건에서 에칭하면, 애노드 전극과 제2 질화물 반도체가 안정적으로 쇼트키 접촉하는 결과를 얻을 수 있다.
본 명세서에 기재된 기술에 의하면, Si보다도 특성이 우수한 질화물 반도체를 이용하여, 순방향의 전압 강하가 낮고, 누설 전류가 낮아 내압이 높으며, 게다가 순방향 전류가 흐르기 시작할 때의 순방향 전압이 낮은 SBD를 얻을 수 있다. 손실이 적은 SBD를 얻을 수 있다.
도 1은 제1 실시예의 반도체 장치의 단면도.
도 2는 제2 실시예의 반도체 장치의 단면도.
도 3은 제3 실시예의 반도체 장치의 단면도.
도 4는 종래의 반도체 장치의 단면도.
도 5는 종래의 다른 반도체 장치의 단면도.
이하, 본 명세서에서 개시하는 기술의 특징을 정리한다. 또한 이하에 기재하는 사항은, 각각 단독으로 기술적인 유용성을 갖고 있다.
(제1 특징) 동일한 질화물 반도체 기판에 SBD와 HEMT(High Electron Mobility Transistor)가 형성되어 있다.
(제2 특징) 기판과 버퍼층과 제1 질화물 반도체층과 제2 질화물 반도체층과 제3 질화물 반도체층과 제4 질화물 반도체층이 적층되어 질화물 반도체 기판이 형성되어 있다.
(제3 특징) HEMT에서는, 제1 질화물 반도체층이 전자 주행층으로 되고, 제2 질화물 반도체층이 전자 공급층으로 된다. 제3 질화물 반도체층과 제4 질화물 반도체층이 전자 공급층과 게이트 전극의 사이에 개재되어, HEMT를 노멀리 오프로 한다.
(제1 실시예)
도 1에 도시한 바와 같이 제1 실시예의 반도체 장치에서는, 동일한 질화물 반도체 기판(26)에 HEMT와 SBD가 형성되어 있다. HEMT는 범위 A에 형성되어 있고, SBD는 범위 B에 형성되어 있다.
본 실시예의 질화물 반도체 기판(26)은, 기판(2)과, 기판(2)의 표면에 결정 성장한 버퍼층(4)과, 버퍼층(4)의 표면에 결정 성장한 제1 질화물 반도체층(6)과, 제1 질화물 반도체층(6)의 표면에 결정 성장한 제2 질화물 반도체층(8)과, 제2 질화물 반도체층(8)의 표면에 결정 성장한 제3 질화물 반도체층(10)과, 제3 질화물 반도체층(10)의 표면에 결정 성장한 제4 질화물 반도체층(12)의 적층 구조를 구비하고 있다.
질화물 반도체 기판(26)을 평면에서 보았을 때의 일부 영역에서는, 제3 질화물 반도체층(10)과 제4 질화물 반도체층(12)이 제거되어 있으며, 도 1에서는, 제거 후에 잔존한 제3 질화물 반도체 영역(10a, 10b)과, 제4 질화물 반도체 영역(12a, 12b)을 도시하고 있다. 또한 제3 질화물 반도체 영역(10b)과 제4 질화물 반도체 영역(12b)은, 질화물 반도체 기판(26)을 평면에서 보면 링 형상을 하고 있다.
제1 질화물 반도체층(6)은 HEMT의 전자 주행층으로 되는 층이며, 질화물 반도체의 결정으로 형성되어 있다. 제2 질화물 반도체층(8)은 HEMT의 전자 공급층으로 되는 층이며, 질화물 반도체의 결정으로 형성되어 있다. 제1 질화물 반도체층(6)의 밴드 갭<제2 질화물 반도체층(8)의 밴드 갭의 관계에 있으며, 제1 질화물 반도체층(6) 중 헤테로 접합 계면을 따른 영역에는 2차원 전자 가스가 존재한다.
제3 질화물 반도체층(10)의 밴드 갭>제2 질화물 반도체층(8)의 밴드 갭의 관계에 있으며, 제3 질화물 반도체층(10)은 제2 질화물 반도체층(8)과 협동하여, 헤테로 접합 계면을 따른 영역에 2차원 전자 가스를 유기한다. 제3 질화물 반도체 영역(10a, 10b)에 대향하는 위치에서는, 헤테로 접합 계면에 있어서의 2차원 전자 가스의 밀도가 증대된다.
제4 질화물 반도체층(12)은 p형의 질화물 반도체의 결정으로 형성되어 있다. 게이트 전극(16)과 제2 질화물 반도체층(8) 사이에 개재되는 제4 질화물 반도체 영역(12a)은, 후술하는 바와 같이 HEMT를 노멀리 오프의 특성으로 조정한다. 애노드 전극(22)과 제2 질화물 반도체층(8)이 쇼트키 접촉하는 영역에 잔존하는 제4 질화물 반도체 영역(12b)은, 후술하는 바와 같이 SBD의 특성을 개선한다.
질화물 반도체 기판(26)의 사명은, 제1 질화물 반도체층(6)과 제2 질화물 반도체층(8)과 제3 질화물 반도체층(10)과 제4 질화물 반도체층(12)의 적층 구조를 제공하는 데 있다. 버퍼층(4)은, 버퍼층(4)의 표면에 제1 질화물 반도체층(6)이 결정 성장하는 기반으로 되는 층이면 되며, 반드시 질화물 반도체는 아니어도 된다. 기판(2)은, 기판(2)의 표면에 버퍼층(4)이 결정 성장하는 기반으로 되는 층이면 되며, 반드시 질화물 반도체는 아니어도 된다. 기판(2)에 질화물 반도체를 이용하는 경우에는 버퍼층(4)을 생략할 수 있다. 버퍼층(4)을 이용하는 경우에는, 기판(2)에 질화물 반도체 이외, 예를 들어 Si 기판, 또는 사파이어 기판을 사용할 수 있다.
제3 질화물 반도체층(10)과 제4 질화물 반도체층(12)은 반드시 질화물 반도체는 아니어도 된다. 단, 제2 질화물 반도체층(8)의 표면에 결정 성장하므로, 질화물 반도체의 결정층을 사용하는 것이 실제적이다.
상기로부터 밝혀진 바와 같이 본 명세서에서 말하는 질화물 반도체 기판이란, 제1 질화물 반도체층(6)과 제2 질화물 반도체층(8)과 제3 질화물 반도체층(10)과 제4 질화물 반도체층(12)의 적층 구조를 구비하고 있는 기판을 말한다. 기판(2)과 버퍼층(4)은 불가결하지는 않다.
본 실시예에서는, 기판(2)에 Si 기판을 사용하고, 버퍼층(4)에 AlGaN을 사용하며, 제1 질화물 반도체층(6)에 i형의 GaN을 사용하고, 제2 질화물 반도체층(8)에 i형의 AlxGa1 - xN을 사용하며, 제3 질화물 반도체층(10)에 i형의 InAlN을 사용하고, 제4 질화물 반도체층(12)에 p형의 AlyGa1 - yN을 사용한다. GaN의 밴드 갭<AlxGa1-xN의 밴드 갭<InAlN의 밴드 갭의 관계에 있다. 제3 질화물 반도체층(10)에는, InAlN 대신 AlN을 사용해도 된다.
본 실시예에서는, 제2 질화물 반도체층(8)의 표면으로부터 제1 질화물 반도체층(6)에 도달하는 소자 분리 홈(24)이 형성되어 있어, HEMT의 형성 범위 A와 SBD의 형성 범위 B가 전기적으로 절연되어 있다. 홈을 형성하는 대신, 불순물 이온을 주입하여 절연화해도 된다.
HEMT의 형성 범위 A에서는, 도 1에 도시된 바와 같이, 후술하는 게이트 전극(16)을 형성하는 범위 이외에서는 제3 질화물 반도체층(10)과 제4 질화물 반도체층(12)이 에칭에 의하여 제거되어 있고, 제2 질화물 반도체층(8)의 표면이 노출되어 있다. 단, 제2 질화물 반도체층(8)은 Al을 포함하고 있으며, 그 표면이 산화되어 있다. 그 때문에 제2 질화물 반도체층(8)의 표면은 AlO막으로 피복되어 있다.
HEMT의 형성 범위 A에서는, 표면이 AlO막으로 피복되어 있는 제2 질화물 반도체층(8)의 표면에 소스 전극(14)과 드레인 전극(18)이 형성되어 있다. 소스 전극(14)과 드레인 전극(18)은, 제2 질화물 반도체층(8)의 표면에 오믹 접합하는 금속막으로 형성되어 있다. 소스 전극(14)과 드레인 전극(18) 사이의 위치, 즉, 소스 전극(14)과 드레인 전극(18)을 분단하는 위치에서는, 제3 질화물 반도체층(10)의 일부(10a)와 p형의 제4 질화물 반도체층(12)의 일부(12a)가 잔존하고 있으며, 그 표면에 게이트 전극(16)이 형성되어 있다.
상술한 바와 같이, 제1 질화물 반도체층(6)을 구성하고 있는 GaN의 밴드 갭<제2 질화물 반도체층(8)을 구성하고 있는 AlxGa1 - xN의 밴드 갭의 관계에 있으며, 제1 질화물 반도체층(6)의 헤테로 접합 계면을 따른 범위에는 2차원 전자 가스가 형성되어 있다.
헤테로 접합 계면에 대향하는 위치에 p형의 제4 질화물 반도체 영역(12a)이 잔존하고 있다. p형의 제4 질화물 반도체 영역(12a)으로부터는, 제2 질화물 반도체층(8)과 제1 질화물층(6)을 향하여 공핍층이 넓어진다. 게이트 전극(16)에 정 전위를 인가하지 않은 상태에서는, p형의 제4 질화물 반도체층(12a)을 개재하여 게이트 전극(16)에 대향하는 범위의 헤테로 접합 계면이 공핍화되어, 소스 전극(14)과 드레인 전극(18) 사이를 전자가 이동할 수 없다. 소스 전극(14)과 드레인 전극(18) 사이가 오프로 된다. 게이트 전극(16)에 정전위를 가하면, 공핍층이 소실되어, 소스 전극(14)과 드레인 전극(18) 사이가 2차원 전자 가스로 연결된다. 소스 전극(14)과 드레인 전극(18) 사이가 온으로 된다. 상기로부터, 범위 A에서는 노멀리 오프형의 HEMT가 얻어지는 것을 알 수 있다. 전자가 이동하는 제1 질화물 반도체층(6)은 i형이며, 전자의 이동을 저지하는 불순물이 적다. 이 HEMT는 온 저항이 낮다.
SBD의 형성 범위 B에서는, 표면이 AlO막(10)으로 피복되어 있는 제2 질화물 반도체층(8)의 표면에 애노드 전극(22)과 캐소드 전극(20)이 형성되어 있다.
애노드 전극(22)은, 제2 질화물 반도체층(8)의 표면에 쇼트키 접합하는 금속막으로 형성되어 있다. 캐소드 전극(20)은, 제2 질화물 반도체층(8)의 표면에 오믹 접합하는 금속막으로 형성되어 있다. 그것에 의하여 SBD가 얻어진다. 순방향의 전류는, 제1 질화물 반도체층(6)의 헤테로 접합 계면을 따른 위치를 흐른다. 순방향의 전압 강하는 낮다.
애노드 전극(22)의 형성 범위의 일부에는 제3 질화물 반도체 영역(10b)과 제4 질화물 반도체 영역(12b)이 잔존하고 있다. 애노드 전극(22)의 형성 범위의 일부에 존재하는 p형의 제4 질화물 반도체 영역(12b)은 JBS(junction barrier Schottky) 구조를 제공한다. 즉, SBD에 역방향의 전압이 작용하면, p형의 제4 질화물 반도체 영역(12b)으로부터, 제3 질화물 반도체 영역(10b)과 제2 질화물 반도체층(8)을 거쳐 제1 질화물 반도체층(6)으로 공핍층이 신장되어, 누설 전류를 저하시킨다. 또한 전계 집중이 완화되어 내압이 향상된다. 그러한 한편, 제3 질화물 반도체 영역(10b)이 개재되어 있으므로, 제1 질화물 반도체층(6)과 제2 질화물 반도체층(8)의 헤테로 접합 계면에 2차원 전자 가스가 유기되기 쉬워, 순방향으로 작은 전압이 작용하기만 하면 애노드·캐소드 간에 전류가 흐른다. 도 1의 SBD는, 순방향의 전압 강하가 낮고, 역방향 전류(누설 전류)이 작아 내압이 높으며, 순방향 전류가 흐르기 시작할 때의 순방향 전압이 낮다.
상기에서는, FET의 소스 전극(14)은 AlO막을 개재하여 제2 질화물 반도체층(8)에 접촉한다. AlO막의 저항은 높아, AlO막이 개재되면 HEMT의 온 저항이 증대될 것이 우려된다. 그러나 AlO막을 얇게 하면, 온 저항의 증대가 문제로 되지 않는 수준으로 억제할 수 있다. 드레인 전극(18)에 대해서도 마찬가지이며, 드레인 전극(18)과 제2 질화물 반도체층(8) 사이의 저항의 증대를 초래하지 않을 만큼으로 AlO막을 얇게 할 수 있다. 캐소드 전극(20)에 대해서도 마찬가지이며, 캐소드 전극(20)과 제2 질화물 반도체층(8) 사이의 저항의 증대를 초래하지 않을 만큼으로 AlO막을 얇게 할 수 있다. 그만큼 얇게 하더라도, AlO막에 의하여 애노드 전극(22)과 제2 질화물 반도체층(8)을 쇼트키 접합시킬 수 있다.
제2 질화물 반도체층(8)의 표면이 AlO막으로 피복되어 있지 않으면, 제2 질화물 반도체층(8)에 대하여 쇼트키 접합하는 재료를 이용하여 애노드 전극(22)을 형성하더라도, 쇼트키 접합하지 않는다. 제3 질화물 반도체층(10)과 제4 질화물 반도체층(12)을 에칭하여 제2 질화물 반도체층(8)의 표면을 노출시킬 때, 제2 질화물 반도체층(8)의 표면에 에칭 손상이 가해지고, 그 때문에 애노드 전극(22)이 제2 질화물 반도체층(8)에 쇼트키 접합하지 않는다. 제2 질화물 반도체층(8)의 표면이 AlO막으로 피복되어 있으면, 에칭 손상의 영향이 없어져 애노드 전극(22)과 제2 질화물 반도체층(8)이 쇼트키 접합한다.
(제2 실시예)
이하에서는, 제1 실시예와 동일한 부재에는 동일한 도면 부호를 사용함으로써 중복 설명을 생략한다. 차이점만을 설명한다.
도 2에 도시한 바와 같이 제2 실시예의 반도체 장치에서는, 애노드 전극(22)에 직접 접촉하는 범위에서는 제2 질화물 반도체층(8)이 얇게 되어 있다. 애노드 전극(22c)이 박육화된 제2 질화물 반도체층(8c)을 개재하여 헤테로 접합 계면에 대향하면, 순방향 전류가 흐르는 경우의 전압 강하가 작게 억제된다. 또한 순방향 전류가 흐르기 시작할 때의 순방향 전압이 낮아진다.
도 1의 구조로부터 제3 질화물 반도체 영역(10b)을 제거했을 경우, 순방향 전압이 1.2볼트 이상으로 되지 않으면 순방향 전류가 흐르지 않는다. 그에 비하여, 제3 질화물 반도체 영역(10b)을 부가하여 제2 질화물 반도체층(8)을 얇게 하면, 순방향 전압이 0.5볼트 이상으로 되면 순방향 전류가 흐르는 특성으로 개선할 수 있었다.
제2 질화물 반도체층(8)의 일부를 에칭하여 박육화된 제2 질화물 반도체층(8c)을 형성하는 경우에는, 박육화된 제2 질화물 반도체층(8c)의 표면에 AlO가 형성되는 조건에서 에칭하는 것이 바람직하다. 그렇게 하면, 박육화된 제2 질화물 반도체층(8c)과 애노드 전극(22c)이 안정적으로 쇼트키 접촉하는 관계를 얻을 수 있다.
또한 제2 실시예에서는, 제4 질화물 반도체 영역(12b)의 표면에, 제4 질화물 반도체 영역(12b)에 오믹 접촉하는 전극(22d)이 형성되어 있다. 전극(22d)이 부가되어 있으면, 제4 질화물 반도체 영역(12b)의 전위가 안정되어, 제4 질화물 반도체 영역(12b)으로부터 신장되는 공핍층의 거동이 안정된다. 순방향의 전압 강하가 낮고, 누설 전류가 낮아 내압이 높으며, 순방향 전류가 흐르기 시작할 때의 순방향 전압이 낮은 SBD의 특성을 안정화할 수 있다.
(제3 실시예)
도 3에 도시한 바와 같이 제4 질화물 반도체 영역(12e)의 형상은 링 형상에 한정되지 않는다. 복수 개의 제4 질화물 반도체 영역(12e)이 애노드 전극(22e)의 형성 범위 내에 분산되어 형성되어 있으면 된다. 제4 질화물 반도체 영역(12e)의 간격을 조정함으로써, 누설 전류와 내압 등을 조정할 수 있다.
또한 제3 질화물 반도체 영역(10e)은, 도 3에 도시한 바와 같이 애노드 전극(22e)과 제2 질화물 반도체층(8)이 직접 접하는 영역에서만 제거하고, 그 외의 영역에서는 잔존시켜도 된다. 애노드 전극(22e)과 캐소드 전극(20e) 사이의 위치에서도 제3 질화물 반도체 영역(10e)이 잔존하고 있으면, 애노드 전극(22e)과 캐소드 전극(20e) 사이에 위치하는 헤테로 접합 계면에 있어서의 2차원 전자 가스의 밀도가 증대되어, 순방향의 전압 강하를 더욱 억제할 수 있다.
이상, 본 발명의 구체예를 상세하게 설명했지만, 이들은 예시에 불과하며, 특허 청구 범위를 한정하는 것은 아니다. 특허 청구 범위에 기재된 기술에는, 이상에 예시한 구체예를 다양하게 변형, 변경한 것이 포함된다.
또한 본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 또는 각종 조합에 의하여 기술적 유용성을 발휘하는 것이며, 출원 시 청구항에 기재된 조합에 한정되는 것은 아니다. 또한 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성할 수 있는 것이며, 그 중 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.
2: 기판
4: 버퍼층
6: i형의 GaN층(제1 질화물 반도체층의 실시예)
8: i형의 AlGaN층(제2 질화물 반도체층의 실시예)
10: i형의 InAlN층(제3 질화물 반도체층의 실시예)
12: p형의 AlGaN층(제4 질화물 반도체층의 실시예)
14: 소스 전극
16: 게이트 전극
18: 드레인 전극
20: 캐소드 전극
22: 애노드 전극
24: 소자 분리 영역
26: 질화물 반도체의 적층 기판
28: 패시베이션막

Claims (4)

  1. 질화물 반도체 기판의 표면 상에 애노드 전극과 캐소드 전극이 형성되어 있는 SBD이고,
    상기 질화물 반도체 기판은, 이면측으로부터 표면측을 향하여 제1 질화물 반도체층과 제2 질화물 반도체층과 제3 질화물 반도체층과 제4 질화물 반도체층의 순으로 적층되어 있는 적층 구조를 구비하고 있으며,
    상기 질화물 반도체 기판을 평면에서 보았을 때의 일부 영역에서는 상기 제3 질화물 반도체층과 상기 제4 질화물 반도체층이 제거되어 있고, 상기 애노드 전극의 형성 범위를 단면에서 보면, 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층과 상기 제3 질화물 반도체층과 상기 제4 질화물 반도체층과 상기 애노드 전극의 적층 구조가 존재하는 영역과, 상기 제1 질화물 반도체층과 상기 제2 질화물 반도체층과 상기 애노드 전극의 적층 구조가 존재하는 영역이 혼재하고 있고,
    상기 제1 질화물 반도체의 밴드 갭<상기 제2 질화물 반도체의 밴드 갭<상기 제3 질화물 반도체의 밴드 갭이며,
    상기 제1 질화물 반도체와 상기 제2 질화물 반도체와 상기 제3 질화물 반도체층의 도전형이 p형이 아니고,
    상기 제4 질화물 반도체의 도전형이 p형인 것을 특징으로 하는, SBD.
  2. 제1항에 있어서,
    상기 애노드 전극에 접하는 영역에서의 상기 제2 질화물 반도체층의 두께<상기 애노드 전극에 접하지 않는 영역에서의 상기 제2 질화물 반도체층의 두께인 것을 특징으로 하는, SBD.
  3. 제1항 또는 제2항에 있어서,
    상기 애노드 전극의 형성 범위 외까지 상기 제3 질화물 반도체층이 신장되어 있는 것을 특징으로 하는, SBD.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 애노드 전극에 접하는 영역에서의 상기 제2 질화물 반도체층의 표면이 AlO로 피복되어 있는 것을 특징으로 하는, SBD.
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