JP6341077B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6341077B2
JP6341077B2 JP2014248846A JP2014248846A JP6341077B2 JP 6341077 B2 JP6341077 B2 JP 6341077B2 JP 2014248846 A JP2014248846 A JP 2014248846A JP 2014248846 A JP2014248846 A JP 2014248846A JP 6341077 B2 JP6341077 B2 JP 6341077B2
Authority
JP
Japan
Prior art keywords
layer
insulating layer
semiconductor layer
semiconductor
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014248846A
Other languages
English (en)
Other versions
JP2016111253A (ja
Inventor
岡　徹
徹 岡
一也 長谷川
一也 長谷川
倫章 村上
倫章 村上
園山　貴広
貴広 園山
田中　成明
成明 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Priority to JP2014248846A priority Critical patent/JP6341077B2/ja
Priority to US14/958,834 priority patent/US9691846B2/en
Publication of JP2016111253A publication Critical patent/JP2016111253A/ja
Priority to US15/604,265 priority patent/US10026808B2/en
Application granted granted Critical
Publication of JP6341077B2 publication Critical patent/JP6341077B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes
    • H01L29/66212—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置およびその製造方法に関する。
半導体装置（半導体デバイス、半導体素子）では、半導体層および電極の各周辺に発生する電界集中を緩和することによって逆方向リーク電流を抑制することが求められる。特に、パワーデバイスとして用いられる半導体装置では、高耐圧化を実現するために、電界集中の緩和による逆方向リーク電流の抑制が重要である。
特許文献１，２には、ショットキーダイオードにおいて、ショットキー電極の端部に発生する電界集中を、フィールドプレート構造を用いて緩和する技術が記載されている。特許文献３には、窒化ガリウム系のショットキーダイオードにおいて、半導体層との界面における正の固定電荷密度が１．２×１０１２ｃｍ−２未満となる窒化絶縁層によるフィールドプレート構造について記載されている。
非特許文献１には、ダイオードおよびトランジスタにおいて、ドライエッチングによって形成された素子分離溝の側面に露出したｐｎ接合の端部に発生する電界集中を、フィールドプレート構造を用いて緩和する技術が記載されている。
特許文献４には、III族窒化物系の半導体装置において、ドライエッチングによって露出したｐ型半導体層の表面がｎ型化することを防止するために、そのｐ型半導体層の表面を被覆する絶縁膜に、負に帯電した粒子を注入する技術が記載されている。
特開２００５−５４８６号公報 特開２００９−５９９１２号公報 特開２０１０−５６１００号公報 特開２０１２−１１４３１７号公報
カズキ・ノモト(Kazuki Nomoto)他５名著、「フィジカ・ステータス・ソリディ（ａ）−応用材料科学(Physica Status Solidi (a)- Applications and Materials Science)」、（米国）、２０１１年７月、第208巻、p.1535-1537
特許文献１〜３並びに非特許文献１のフィールドプレート構造では、電界集中を十分に緩和することが困難であるため、逆方向リーク電流を十分に抑制できないという問題があった。
特許文献４における絶縁膜に帯電粒子を注入する技術では、絶縁膜に帯電粒子を注入する際にｐ型半導体層にまで帯電粒子が注入される虞があり、ｐ型半導体層にまで帯電粒子が注入された場合には、かえって逆方向リーク電流が増大するという問題があった。また、特許文献４の技術では、ｐ型半導体層への帯電粒子の注入を避けるために、帯電粒子を絶縁膜に注入する位置をｐ型半導体層から離す程、ｐ型半導体層に正孔を誘導するために必要な帯電粒子の量が増大する。このように絶縁膜における帯電粒子の量が増大した場合、これらの帯電粒子が絶縁膜において漏電経路（リークパス）を形成することによって、絶縁膜の耐圧が低下し、ひいては半導体装置の耐圧が低下する要因となり得る。
そのため、半導体装置において逆方向リーク電流を十分に抑制できる技術が望まれていた。そのほか、半導体装置においては、低コスト化、微細化、製造の容易化、省資源化、使い勝手の向上、耐久性の向上などが望まれていた。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
本発明の第１の形態は、
窒化ガリウム（ＧａＮ）から主に成るｎ型半導体層を含む、半導体層と、
前記ｎ型半導体層の上に形成され、開口部を有する絶縁膜と
前記絶縁膜の前記開口部の内側における前記ｎ型半導体層の上から前記絶縁膜の上にわたって形成された電極であって、前記電極と前記ｎ型半導体層の接合部の端部に前記絶縁膜が接触する、電極と、
を備え、
前記絶縁膜は、負電荷を帯びた微結晶から主に成る絶縁層を含み、
前記ｎ型半導体層から前記絶縁層までの距離は、０．５μｍ以下であり、前記絶縁層における負の電荷密度の絶対値は、１×１０ １３ ｃｍ −２ よりも大きく、１×１０ １６ ｃｍ −２ 以下である、半導体装置である。
本発明の第２の形態は、
窒化ガリウム（ＧａＮ）から主になり、ｐｎ接合部、又は、ヘテロ接合部を有する半導体層と、
前記半導体層の上に形成され、前記ｐｎ接合部の端部、又は、前記ヘテロ接合部の端部に接触する絶縁膜と、
を備え、
前記絶縁膜は、負電荷を帯びた微結晶から主に成る絶縁層を含み、
前記半導体層における、前記ｐｎ接合部の端部、又は、前記ヘテロ接合部の端部から前記絶縁層までの距離は、０．５μｍ以下であり、前記絶縁層における負の電荷密度の絶対値は、１×１０ １３ ｃｍ −２ よりも大きく、１×１０ １６ ｃｍ −２ 以下である、半導体装置である。
本発明の第３の形態は、
窒化ガリウム（ＧａＮ）から主に成るｎ型半導体層を形成する工程と、
前記ｎ型半導体層の上に、開口部を有する絶縁膜を成膜する工程であって、前記絶縁膜の少なくとも一部として絶縁層を成膜する工程と、
前記絶縁層に対して熱処理を行うことによって、前記絶縁層の微結晶化を促進させて前記絶縁層の負電荷を増加させ、前記熱処理後の前記絶縁層における負の電荷密度の絶対値は、１×１０ １３ ｃｍ −２ よりも大きく、１×１０ １６ ｃｍ −２ 以下であり、前記ｎ型半導体層から前記絶縁層までの距離が、０．５μｍ以下である、工程と、
前記絶縁膜の前記開口部の内側における前記ｎ型半導体層の上から前記絶縁膜の上にわたって電極を形成する工程であって、前記電極と前記ｎ型半導体層の接合部の端部に前記絶縁膜が接触する、工程と、を備える、半導体装置の製造方法である。
本発明の第４の形態は、
窒化ガリウム（ＧａＮ）から主になり、ｐｎ接合部、又は、ヘテロ接合部を有する半導体層を形成する工程と、
前記半導体層の上に、前記ｐｎ接合部の端部、又は、前記ヘテロ接合部の端部に接触する絶縁膜を形成する工程であって、前記絶縁膜の少なくとも一部として絶縁層を成膜する工程と、
前記絶縁層に対して熱処理を行うことによって、前記絶縁層の微結晶化を促進させて前記絶縁層の負電荷を増加させ、前記熱処理後の前記絶縁層における負の電荷密度の絶対値は、１×１０ １３ ｃｍ −２ よりも大きく、１×１０ １６ ｃｍ −２ 以下であり、前記半導体層における、前記ｐｎ接合部の端部、又は、前記ヘテロ接合部の端部から前記絶縁層までの距離が０．５μｍ以下である、工程と、を備える、半導体装置の製造方法である。
また、本発明は、以下の形態として実現することも可能である。
（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、半導体層と；前記半導体層の上に形成された絶縁膜とを備え、前記絶縁膜は、負電荷を帯びた微結晶から主に成る絶縁層を含む。この形態によれば、絶縁膜における微結晶から主に成る絶縁層の負電荷によって半導体層の表面を空乏化させることができる。そのため、半導体層の表面に発生する電界集中を十分に緩和でき、その結果、逆方向リーク電流を十分に抑制できる。
（２）上記形態の半導体装置において、前記絶縁層は、前記半導体層に隣接してもよい。この形態によれば、絶縁層が半導体層から離れている場合と比較して、絶縁層の負電荷によって半導体層の表面をいっそう空乏化させることができる。そのため、半導体層の表面に発生する電界集中をいっそう緩和でき、その結果、逆方向リーク電流をいっそう抑制できる。
（３）上記形態の半導体装置において、前記絶縁膜は、更に、非晶質から主に成る他の絶縁層を含み、前記他の絶縁層は、前記半導体層に隣接し、前記絶縁層は、前記他の絶縁層の上に形成されていてもよい。この形態によれば、他の絶縁層によって絶縁膜の耐圧を向上できる。
（４）上記形態の半導体装置において、前記絶縁層に帯びている負電荷は、固定電荷であってもよい。この形態によれば、界面準位による負電荷と異なり、電圧印加に対して遅れることなく半導体層の表面を空乏化させることができる。
（５）上記形態の半導体装置において、前記絶縁層における負の電荷密度の絶対値は、１×１０１２ｃｍ−２以上であってもよい。この形態によれば、逆方向リーク電流を効果的に抑制できる。
（６）上記形態の半導体装置において、前記半導体層から前記絶縁層までの距離は、０．５μｍ以下であってもよい。この形態によれば、逆方向リーク電流を効果的に抑制できる。
（７）上記形態の半導体装置において、前記絶縁層の比誘電率は６以上であり、前記絶縁層は、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）の少なくとも１つの化合物を含有してもよい。この形態によれば、負電荷を帯びた微結晶から主に成る絶縁層を容易に実現できる。
（８）上記形態の半導体装置において、前記絶縁層は、酸化物から主に成ってもよい。この形態によれば、窒化物および珪化物と比較して、負電荷を帯びた微結晶から主に成る絶縁層を熱処理によって容易に実現できる。
（９）上記形態の半導体装置において、前記絶縁層は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）の少なくとも１つから主に成ってもよい。この形態によれば、負電荷を帯びた微結晶から主に成る絶縁層を容易に実現できる。
（１０）上記形態の半導体装置において、前記半導体層は、ｎ型半導体層を含み、前記絶縁膜は、前記ｎ型半導体層の上に形成されていてもよい。この形態によれば、ｎ型半導体層の表面に発生する電界集中を十分に緩和でき、その結果、逆方向リーク電流を十分に抑制できる。
（１１）上記形態の半導体装置において、前記絶縁膜は、開口部を有し、更に、前記絶縁膜の前記開口部の内側における前記ｎ型半導体層の上から前記絶縁膜の上にわたって形成された電極を備えてもよい。この形態によれば、電極、絶縁膜およびｎ型半導体層によるフィールドプレート構造において、逆方向リーク電流を十分に抑制できる。
（１２）上記形態の半導体装置において、前記半導体層は、ｎ型半導体層と；前記ｎ型半導体層に接合されたｐ型半導体層とを含み、前記絶縁膜は、前記ｎ型半導体層と前記ｐ型半導体層とが接合するｐｎ接合部に形成されていてもよい。この形態によれば、ｐｎ接合部において逆方向リーク電流を十分に抑制できる。
（１３）上記形態の半導体装置において、前記半導体層は、厚み方向に落ち込んだ段差部を有し、前記絶縁膜は、前記段差部の少なくとも一部に形成されていてもよい。この形態によれば、段差部において逆方向リーク電流を十分に抑制できる。
（１４）上記形態の半導体装置において、前記半導体層は、III族窒化物から主に成ってもよい。この形態によれば、III族窒化物系の半導体装置において逆方向リーク電流を十分に抑制できる。
（１５）本発明の一形態によれば、半導体装置の製造方法が提供される。この製造方法は、半導体層を形成し；前記半導体層の上に形成される絶縁膜の少なくとも一部として絶縁層を成膜し；前記絶縁層に対して熱処理を行うことによって、前記絶縁層の微結晶化を促進させて前記絶縁層の負電荷を増加させる。この形態によれば、絶縁膜における微結晶から主に成る絶縁層の負電荷によって半導体層の表面を空乏化させることができる。そのため、半導体層の表面に発生する電界集中を十分に緩和でき、その結果、逆方向リーク電流を十分に抑制できる。
（１６）上記形態の製造方法において、前記熱処理において前記絶縁層を加熱する熱処理温度は、前記絶縁層を成膜する温度以上、前記絶縁層に気泡が発生する温度以下であってもよい。この形態によれば、絶縁層の損傷を防止しつつ、絶縁層の微結晶化を促進させることができる。
（１７）上記形態の製造方法において、前記熱処理温度は、３５０℃以上８００℃以下であってもよい。この形態によれば、負電荷を帯びた微結晶から主に成る絶縁層を効率的に形成できる。
本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能であり、例えば、上記形態の半導体装置が組み込まれた電気機器、並びに、その半導体装置を製造する製造装置などの形態で実現できる。
本願発明によれば、絶縁膜における微結晶から主に成る絶縁層の負電荷によって半導体層の表面を空乏化させることができる。そのため、半導体層の表面に発生する電界集中を十分に緩和でき、その結果、逆方向リーク電流を十分に抑制できる。
第１実施形態における半導体装置の構成を模式的に示す断面図である。 第１実施形態における半導体装置の製造方法を示す工程図である。 熱処理時間に対する絶縁層における負電荷の増加量に関する評価結果を示す表である。 熱処理温度に対する絶縁層における負電荷の増加量に関する評価結果を示す表である。 負電荷を帯びた絶縁層による耐圧向上の効果に関する評価結果を示すグラフである。 負電荷を帯びた絶縁層が逆方向リーク特性に及ぼす影響を評価した評価結果を示すグラフである。 第２実施形態における半導体装置の構成を模式的に示す断面図である。 第３実施形態における半導体装置の構成を模式的に示す断面図である。 第４実施形態における半導体装置の構成を模式的に示す断面図である。 第５実施形態における半導体装置の構成を模式的に示す断面図である。 第６実施形態における半導体装置の構成を模式的に示す断面図である。
Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１００の構成を模式的に示す断面図である。図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸である。＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸である。＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸である。＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。
本実施形態では、半導体装置１００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１００は、縦型ショットキーバリアダイオードである。本実施形態では、半導体装置１００は、電力制御に用いられ、パワーデバイスとも呼ばれる。半導体装置１００は、基板１１０と、半導体層１１２と、絶縁膜１３０と、アノード電極１５０と、カソード電極１７０とを備える。
半導体装置１００の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す半導体である。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に成る。本明細書の説明において、「窒化ガリウム（ＧａＮ）から主に成る」とは、モル分率において窒化ガリウム（ＧａＮ）を９０％以上含有することを意味する。本実施形態では、基板１１０は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。本実施形態では、基板１１０に含まれるケイ素（Ｓｉ）濃度の平均値は、約１×１０１８ｃｍ−３である。
半導体装置１００の半導体層１１２は、基板１１０の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がるｎ型半導体層である。本実施形態では、半導体層１１２は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１１２は、ケイ素（Ｓｉ）をドナー元素として含有する。本実施形態では、半導体層１１２に含まれるケイ素（Ｓｉ）濃度の平均値は、約８×１０１５ｃｍ−３である。本実施形態では、半導体層１１２の厚み（Ｚ軸方向の長さ）は、約１０μｍ（マイクロメートル）である。本実施形態では、半導体層１１２は、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によって形成された半導体層である。
半導体装置１００の絶縁膜１３０は、電気絶縁性を有し、半導体層１１２の上に形成された膜である。本実施形態では、絶縁膜１３０は、半導体層１１２の表面を保護する保護膜であり、半導体層１１２の表面を被覆する。絶縁膜１３０は、絶縁層１３２と、絶縁層１３４とを含む。
絶縁膜１３０の絶縁層１３２は、負電荷を帯びた微結晶から主に成る絶縁層である。本明細書の説明において、「微結晶から主に成る」とは、体積比において微結晶を９０％以上含有することを意味する。本実施形態では、絶縁層１３２に帯びている負電荷は、固定電荷である。絶縁層１３２における負の電荷密度の絶対値は、１×１０１２ｃｍ−２以上が好ましく、５×１０１２ｃｍ−２以上がいっそう好ましく、１×１０１３ｃｍ−２以上がさらに好ましい。また、絶縁膜１３０の電気絶縁性を十分に確保する観点から、絶縁層１３２における負の電荷密度の絶対値は、１×１０１６ｃｍ−２以下が好ましい。
本実施形態では、絶縁層１３２の比誘電率は、６以上である。本実施形態では、絶縁層１３２は、アルミニウム（Ａｌ）の酸化物である酸化アルミニウム（Ａｌ２Ｏ３）から主に成る。本明細書の説明において、「酸化アルミニウム（Ａｌ２Ｏ３）から主に成る」とは、モル分率において酸化アルミニウム（Ａｌ２Ｏ３）を９０％以上含有することを意味する。
本実施形態では、絶縁層１３２は、半導体層１１２の上に形成され、半導体層１１２に隣接する。本実施形態では、絶縁層１３２の厚み（Ｚ軸方向の長さ）は、約１００ｎｍ（ナノメートル）である。本実施形態では、絶縁層１３２は、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）によって成膜された後に熱処理が施された絶縁層である。本実施形態では、絶縁層１３２に対する熱処理の条件は、窒素（Ｎ２）雰囲気、熱処理温度４００℃、熱処理時間３０分である。
絶縁膜１３０の絶縁層１３４は、絶縁層１３２の上に形成され、非晶質から主に成る他の絶縁膜である。本実施形態では、絶縁層１３４は、二酸化ケイ素（ＳｉＯ２）から主に成る。本実施形態では、絶縁層１３４の厚み（Ｚ軸方向の長さ）は、約５００ｎｍである。本実施形態では、絶縁層１３４は、プラズマ化学気相成長法（プラズマＣＶＤ：Plasma Chemical Vapor Deposition)によって成膜された絶縁層である。
絶縁膜１３０には、絶縁膜１３０を貫通する開口部１３８が形成されている。開口部１３８は、半導体層１１２が露出するまで絶縁膜１３０の一部を半導体層１１２の上からウエットエッチングによって除去した構造である。
半導体装置１００のアノード電極１５０は、導電性材料から成り、半導体層１１２にショットキー接合されたショットキー電極である。アノード電極１５０は、絶縁膜１３０の開口部１３８の内側における半導体層１１２の上から、絶縁膜１３０の上にわたって形成されている。これによって、アノード電極１５０の端部は、半導体層１１２との間に絶縁膜１３０を挟むフィールドプレート構造を構成する。絶縁膜１３０の端部とアノード電極１５０の端部との間の距離Ｄｅは、電界集中を緩和する観点から、２μｍ以上から好ましく、５μｍ以上がいっそう好ましく、１０μｍ以上が更に好ましい。半導体装置１００を微細化する観点から、距離Ｄｅは、１ｍｍ（ミリメートル）以下が好ましい。
本実施形態では、アノード電極１５０は、電極層１５２と、電極層１５４とを含む。アノード電極１５０の電極層１５２は、絶縁膜１３０の開口部１３８の内側における半導体層１１２の上から、絶縁膜１３０の上にわたって形成されている。本実施形態では、電極層１５２は、パラジウム（Ｐｄ）から主に成る。本実施形態では、電極層１５２の厚み（Ｚ軸方向の長さ）は、約２０ｎｍである。アノード電極１５０の電極層１５４は、電極層１５２の上に形成されている。本実施形態では、電極層１５４は、金（Ａｕ）から主に成る。本実施形態では、電極層１５４の厚み（Ｚ軸方向の長さ）は、約２００ｎｍである。本実施形態では、電極層１５２および電極層１５４は、電子ビーム蒸着によって形成された導体層である。
半導体装置１００のカソード電極１７０は、導電性材料から成り、基板１１０の−Ｚ軸方向側にオーミック接合されたオーミック電極である。本実施形態では、カソード電極１７０は、電子ビーム蒸着によってチタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した電極である。
Ａ−２．半導体装置の製造方法
図２は、第１実施形態における半導体装置１００の製造方法を示す工程図である。半導体装置１００の製造者は、基板１１０の上に半導体層１１２をエピタキシャル成長によって形成する（工程Ｐ１１０）。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ）を実現するＭＯＣＶＤ装置を用いたエピタキシャル成長によって、半導体層１１２を形成する。
半導体層１１２を形成した後（工程Ｐ１１０）、製造者は、半導体層１１２の上に絶縁層１３２を成膜する（工程Ｐ１３２）。本実施形態では、絶縁層１３２は、アルミニウム（Ａｌ）の酸化物である酸化アルミニウム（Ａｌ２Ｏ３）から主に成り、絶縁層１３２の比誘電率は、６以上である。本実施形態では、製造者は、原子層堆積法（ＡＬＤ）によって絶縁層１３２を成膜する。本実施形態では、絶縁層１３２の厚みは、約１００ｎｍである。
絶縁層１３２を成膜した後（工程Ｐ１３２）、製造者は、絶縁層１３２に対して熱処理を行うことによって、絶縁層１３２の微結晶化を促進させて絶縁層１３２の負電荷を増加させる（工程Ｐ１３３）。熱処理において絶縁層１３２を加熱する熱処理温度は、絶縁層１３２を成膜する温度以上、絶縁層１３２に気泡が発生する温度以下であればよく、具体的には、３５０℃以上８００℃以下であればよい。本実施形態では、製造者は、窒素（Ｎ２）雰囲気、熱処理温度４００℃、熱処理時間３０分の条件で、絶縁層１３２に対して熱処理を行う。電界集中を緩和する観点から、熱処理後の絶縁層１３２における負の電荷密度の絶対値は、１×１０１２ｃｍ−２以上が好ましく、５×１０１２ｃｍ−２以上がいっそう好ましく、１×１０１３ｃｍ−２以上がさらに好ましい。また、絶縁膜１３０の電気絶縁性を十分に確保する観点から、絶縁層１３２における負の電荷密度の絶対値は、１×１０１６ｃｍ−２以下が好ましい。
熱処理を行った後（工程Ｐ１３３）、製造者は、絶縁層１３２の上に絶縁層１３４を成膜する（工程Ｐ１３４）。これによって、絶縁層１３２および絶縁層１３４を積層した絶縁膜１３０が半導体層１１２の上に形成される。本実施形態では、絶縁層１３４は、二酸化ケイ素（ＳｉＯ２）から主に成る。本実施形態では、製造者は、プラズマ化学気相成長法（プラズマＣＶＤ）によって絶縁層１３４を成膜する。本実施形態では、絶縁層１３４の厚みは、約５００ｎｍである。他の本実施形態では、製造者は、絶縁層１３２に対する熱処理（工程Ｐ１３３）を実施する前に、絶縁層１３４を成膜する処理（工程Ｐ１３４）を実施し、その後に熱処理（工程Ｐ１３３）を実施してもよく、この形態であっても、絶縁層１３２の負電荷を同様に増加させることができる。
絶縁膜１３０を形成した後（工程Ｐ１３４）、製造者は、ウエットエッチングによって絶縁膜１３０に開口部１３８を形成する（工程Ｐ１３８）。本実施形態では、製造者は、絶縁膜１３０の上にフォトレジストによるマスクパターンを形成した後、フッ酸系エッチング液を用いて絶縁膜１３０の一部を除去することによって、絶縁膜１３０に開口部１３８を形成する。本実施形態では、製造者は、絶縁膜１３０に開口部１３８を形成した後、絶縁膜１３０の上に形成したマスクパターンを除去する。
絶縁膜１３０に開口部１３８を形成した後（工程Ｐ１３８）、製造者は、ショットキー電極であるアノード電極１５０を、絶縁膜１３０の開口部１３８の内側における半導体層１１２の上から、絶縁膜１３０の上にわたって形成する（工程Ｐ１５０）。本実施形態では、製造者は、アノード電極１５０をリフトオフ法によって形成する。具体的には、製造者は、絶縁膜１３０の上にフォトレジストによるマスクパターンを形成する。その後、製造者は、電子ビーム蒸着によって、パラジウム（Ｐｄ）から主に成る電極層１５２を成膜し、次いで、金（Ａｕ）から主に成る電極層１５４を成膜する。その後、製造者は、電極層１５２の上に電極層１５４を積層したアノード電極１５０を残して、絶縁膜１３０の上からマスクパターンを除去する。これによって、絶縁膜１３０の開口部１３８にアノード電極１５０が形成される。
アノード電極１５０を形成した後（工程Ｐ１５０）、製造者は、オーミック電極であるカソード電極１７０を基板１１０の−Ｚ軸方向側に形成する（工程Ｐ１７０）。本実施形態では、製造者は、電子ビーム蒸着によってチタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層することによって、カソード電極１７０を形成する。他の実施形態では、製造者は、カソード電極１７０を形成する工程（工程Ｐ１７０）を、アノード電極１５０を形成する工程（工程Ｐ１５０）に先立って実施してもよい。これらの工程を経て、半導体装置１００が完成する。
Ａ−３．第１評価試験
図３は、熱処理時間に対する絶縁層における負電荷の増加量に関する評価結果を示す表である。図４は、熱処理温度に対する絶縁層における負電荷の増加量に関する評価結果を示す表である。
第１評価試験では、試験者は、基板上に絶縁層を形成した複数の試料を作製し、試料ごとに、熱処理時間および熱処理温度が異なる熱処理を実施した。熱処理の条件は次のとおりである。
＜図３の評価試験における熱処理の条件＞
熱処理の雰囲気：窒素（Ｎ２）
熱処理時間：５分、１０分、３０分、６０分
熱処理温度：４００℃（一定）
＜図４の評価試験における熱処理の条件＞
熱処理の雰囲気：窒素（Ｎ２）
熱処理時間：１０分（一定）
熱処理温度：４００℃、６５０℃、９００℃
試料の基板は、ケイ素（Ｓｉ）から主に成るｎ型半導体であり、試料の絶縁層は、酸化物から主に成る。試験者は、原子層堆積法（ＡＬＤ）によって酸化アルミニウム（Ａｌ２Ｏ３）から主に成る絶縁層を備える試料を作製するとともに、電子サイクロトロン共鳴スパッタ法（ＥＣＲスパッタ：Electron Cyclotron Resonance sputter）によって酸化ジルコニウム（ＺｒＯ２）から主に成る絶縁層を備える試料を作製した。試験者は、熱処理を終えた後、絶縁層の上に、ニッケル（Ｎｉ）から成る層に続いて金（Ａｕ）から成る層を積層した電極を形成することによって、ＭＯＳ（Metal-Oxide-Semiconductor）構造体を作製した。その後、試験者は、各ＭＯＳ構造体に対してＣ−Ｖ（容量−電圧）測定を実施し、その測定結果から得られるフラットバンド電圧に基づいて、熱処理による絶縁層における負電荷の増加量を算出した。
酸化アルミニウム（Ａｌ２Ｏ３）から主に成る絶縁層では、熱処理約８００℃を超える場合に絶縁層に気泡が発生し、酸化ジルコニウム（ＺｒＯ２）から主に成る絶縁層では、熱処理約７００℃を超える場合に絶縁層に気泡が発生した。試験者は、熱処理において絶縁膜に気泡が発生した試料において、逆方向リーク電流の増大による耐圧の低下を確認した。そのため、図４の表において、熱処理温度９００℃に対する負電荷の増加量の項目が空欄となっている。
図３の評価結果によれば、熱処理時間が長いほど、絶縁層における負電荷の増加量が向上することが分かる。図４の評価結果によれば、絶縁層に気泡が発生しない範囲で熱処理温度が高いほど、絶縁層における負電荷の増加量が向上することが分かる。
Ａ−４．第２評価試験
図５は、負電荷を帯びた絶縁層による耐圧向上の効果に関する評価結果を示すグラフである。第２評価試験では、試験者は、デバイスシミュレータを用いて試料の耐圧向上の効果を評価した。第２評価試験の試料は、次の点を除き、第１実施形態の半導体装置１００と同様である。
・半導体層１１２の厚み：１２μｍ
・半導体層１１２に含まれるケイ素（Ｓｉ）濃度の平均値：６×１０１５ｃｍ−３
・絶縁膜１３０：酸化アルミニウム（Ａｌ２Ｏ３）から主に成る絶縁層１３２（厚さ１μｍ）のみ
・絶縁層１３２における負の電荷密度の絶対値：０〜２×１０１３ｃｍ−２
・絶縁層１３２における負電荷の位置：半導体層１１２の表面から０〜１０００ｎｍ
図５の横軸は、半導体層と負電荷との間の距離Ｄｎｃを示す。図５の縦軸は、試料において逆方向電流密度が１ｍＡ／ｃｍ２となる耐圧であるリーク耐圧を示す。破線ＢＬは、絶縁層１３２に負電荷が存在しない場合のリーク耐圧を示す。
第２評価試験によれば、距離Ｄｎｃが短くなるほど、リーク耐圧が高くなる、すなわち、逆方向リーク電流が抑制されることが分かる。具体的には、距離Ｄｎｃは、０．５μｍ（５００ｎｍ）以下が好ましく、０．１μｍ（１００ｎｍ）以下がいっそう好ましく、０．０１μｍ（１０ｎｍ）以下が更に好ましい。また、第２評価試験によれば、絶縁層１３２における負の電荷密度の絶対値が大きいほど、リーク耐圧が高くなる、すなわち、逆方向リーク電流が抑制されることが分かる。具体的には、絶縁層１３２における負の電荷密度の絶対値は、１×１０１２ｃｍ−２以上が好ましく、５×１０１２ｃｍ−２以上がいっそう好ましく、１×１０１３ｃｍ−２以上がさらに好ましい。
Ａ−５．第３評価試験
図６は、負電荷を帯びた絶縁層が逆方向リーク特性に及ぼす影響を評価した評価結果を示すグラフである。第３評価試験では、試験者は、評価対象である半導体装置として試料Ｅ１および試料Ｃ１を作成し、各試料について逆方向リーク特性を評価した。試料Ｅ１は、第１実施形態の半導体装置１００と同様の半導体装置である。試料Ｃ１は、絶縁層１３２に対する熱処理を行わずに作製した点を除き、第１実施形態の半導体装置１００と同様の半導体装置である。試験者は、逆方向電圧を印加した場合における各試料の逆方向電流密度を測定することによって、逆方向リーク特性を評価した。図６の横軸は、逆方向電圧を示し、図６の縦軸は、逆方向電流密度を示す。
図６に示すように、試料Ｅ１の逆方向電流密度は、同じ逆方向電圧に対する試料Ｃ１の逆方向電流密度より低い。この結果は、絶縁層１３２に対する熱処理により絶縁層１３２における負電荷が増加したことに起因すると考えられる。絶縁層１３２における負電荷の増加に伴って、半導体層１１２の＋Ｚ軸方向側の表面において空乏化が促進されるため、半導体層１１２の表面に発生する電界集中が緩和される。これによって、逆方向電流密度が低下する。すなわち、逆方向リーク電流が抑制される。
Ａ−６．効果
以上説明した第１実施形態によれば、絶縁膜１３０における微結晶から主に成る絶縁層１３２の負電荷によって半導体層１１２の表面を空乏化させることができる。そのため、アノード電極１５０の端部の近傍における半導体層１１２の表面に発生する電界集中を十分に緩和でき、その結果、逆方向リーク電流を十分に抑制できる。
また、絶縁層１３２が半導体層１１２に隣接しているため、絶縁層１３２が半導体層１１２から離れている場合と比較して、絶縁層１３２の負電荷によって半導体層１１２の表面をいっそう空乏化させることができる。そのため、半導体層１１２の表面に発生する電界集中をいっそう緩和でき、その結果、逆方向リーク電流をいっそう抑制できる。
また、絶縁層１３２に帯びている負電荷が固定電荷であるため、界面準位による負電荷と異なり、電圧印加に対して遅れることなく半導体層１１２の表面を空乏化させることができる。
Ａ−７．変形例
第１実施形態の変形例における半導体装置は、絶縁膜１３０において絶縁層１３２ではなく絶縁層１３４が負電荷を帯びた微結晶から主に成る点を除き、第１実施形態の半導体装置１００と同様である。この変形例では、絶縁層１３２は、非晶質から主に成る他の絶縁層である。この変形例によれば、他の絶縁層によって絶縁膜１３０の耐圧を向上できる。この変形例の半導体装置では、半導体層１１２から絶縁層１３４までの距離は、電界集中を緩和する観点から、０．５μｍ（５００ｎｍ）以下が好ましく、０．１μｍ（１００ｎｍ）以下がいっそう好ましく、０．０１μｍ（１０ｎｍ）以下が更に好ましい。
第１実施形態の他の変形例では、絶縁膜１３０において、負電荷を帯びた微結晶から主に成る絶縁層の比誘電率は、６以上であり、その絶縁層は、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）の少なくとも１つの化合物を含有する層であればよい。このような形態によれば、負電荷を帯びた微結晶から主に成る絶縁層を容易に実現できる。
第１実施形態の他の変形例では、絶縁膜１３０において、負電荷を帯びた微結晶から主に成る絶縁層は、酸化物から主に成り、具体的には、その絶縁層は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）の少なくとも１つから主に成る層であればよい。このような形態によれば、窒化物およびケイ化物と比較して、負電荷を帯びた微結晶から主に成る絶縁層を熱処理によって容易に実現できる。
Ｂ．第２実施形態
図７は、第２実施形態における半導体装置２００の構成を模式的に示す断面図である。図７には、図１と同様にＸＹＺ軸が図示されている。本実施形態では、半導体装置２００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置２００は、縦型ｐｎ接合ダイオードである。本実施形態では、半導体装置２００は、電力制御に用いられ、パワーデバイスとも呼ばれる。半導体装置２００は、基板２１０と、半導体層２１２と、半導体層２１３と、絶縁膜２３０と、アノード電極２５０と、フィールドプレート電極２６０と、カソード電極２７０とを備える。
半導体装置２００の基板２１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す半導体である。本実施形態では、基板２１０は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、基板２１０は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。
半導体装置２００の半導体層２１２は、基板２１０の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がるｎ型半導体層である。本実施形態では、半導体層２１２は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層２１２は、ケイ素（Ｓｉ）をドナー元素として含有する。本実施形態では、半導体層２１２は、有機金属気相成長法（ＭＯＣＶＤ）によって形成された半導体層である。
半導体装置２００の半導体層２１３は、半導体層２１２の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がるｐ型半導体層である。本実施形態では、半導体層２１３は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層２１３は、マグネシウム（Ｍｇ）をアクセプタ元素として含有する。本実施形態では、半導体層２１３は、有機金属気相成長法（ＭＯＣＶＤ）によって形成された半導体層である。
本実施形態では、半導体層２１３は、キャリア濃度が異なる２つの半導体層２１４，２１５を備える。半導体層２１４は、半導体層２１２の＋Ｚ軸方向側に積層され、半導体層２１５は、半導体層２１４の＋Ｚ軸方向側に積層されている。他の実施形態では、半導体層２１３は、単層であってもよいし、３層以上の半導体層によって構成されてもよい。
半導体装置２００には、半導体層２１３の＋Ｚ軸方向側から半導体層２１２の内部へと厚み方向（Ｚ軸方向）に落ち込んだ段差部２２８が形成されている。段差部２２８は、半導体装置２００を他の半導体装置から分離する素子分離構造（トレンチアイソレーション構造）である。本実施形態では、段差部２２８は、基板２１０の上に形成された半導体層２１２，２１３の一部をドライエッチングによって除去した構造である。
半導体層２１２と半導体層２１３との間には、ｐｎ接合部２１６が形成されている。ｐｎ接合部２１６は、ｎ型半導体である半導体層２１２とｐ型半導体である半導体層２１３とが接合する界面である。ｐｎ接合部２１６は、段差部２２８に露出した端部２１６ｅを有する。
半導体装置２００の絶縁膜２３０は、電気絶縁性を有し、段差部２２８から半導体層２１３の＋Ｚ軸方向側の表面にわたって形成された膜である。本実施形態では、絶縁膜２３０は、半導体層２１２，２１３の表面を保護する保護膜であり、半導体層２１２，２１３の表面を被覆する。絶縁膜２３０は、絶縁層２３２と、絶縁層２３４とを含む。
絶縁膜２３０の絶縁層２３２は、負電荷を帯びた微結晶から主に成る絶縁層であり、第１実施形態の絶縁層１３２と同様である。本実施形態では、絶縁層２３２は、アルミニウム（Ａｌ）の酸化物である酸化アルミニウム（Ａｌ２Ｏ３）から主に成る。本実施形態では、絶縁層２３２は、段差部２２８から半導体層２１３の＋Ｚ軸方向側の表面にわたって形成され、ｐｎ接合部２１６の端部２１６ｅに隣接する。本実施形態では、絶縁層２３２の厚みは、約１００ｎｍである。本実施形態では、絶縁層２３２は、原子層堆積法（ＡＬＤ）によって成膜された後に熱処理が施された絶縁層である。本実施形態では、絶縁層２３２に対する熱処理の条件は、窒素（Ｎ２）雰囲気、熱処理温度４００℃、熱処理時間３０分である。
絶縁膜２３０の絶縁層２３４は、絶縁層２３２の上に形成され、非晶質から主に成る他の絶縁膜である。本実施形態では、絶縁層２３４は、二酸化ケイ素（ＳｉＯ２）から主に成る。本実施形態では、絶縁層２３４の厚みは、約５００ｎｍである。本実施形態では、絶縁層２３４は、プラズマ化学気相成長法（プラズマＣＶＤ)によって成膜された絶縁層である。
絶縁膜２３０には、絶縁膜２３０を貫通し半導体層２１３の＋Ｚ軸方向側の表面に至る開口部２３８が形成されている。開口部２３８は、半導体層２１３が露出するまで絶縁膜２３０の一部を半導体層２１３の上からウエットエッチングによって除去した構造である。
半導体装置２００のアノード電極２５０は、導電性材料から成り、半導体層２１３の＋Ｚ軸方向側にオーミック接合されたオーミック電極である。アノード電極２５０は、絶縁膜２３０の開口部２３８の内側に位置する。本実施形態では、アノード電極２５０は、電子ビーム蒸着によってニッケル（Ｎｉ）から成る層に金（Ａｕ）から成る層を積層した後にアニール処理（熱処理）した電極である。
半導体装置２００のフィールドプレート電極２６０は、導電性材料から成り、アノード電極２５０の上を含む絶縁膜２３０の開口部２３８の内側から、絶縁膜２３０の上に広がる電極である。これによって、フィールドプレート電極２６０は、段差部２２８においてｐｎ接合部２１６の端部２１６ｅとの間に絶縁膜２３０を挟むフィールドプレート構造を構成する。本実施形態では、フィールドプレート電極２６０は、電子ビーム蒸着によって形成され、アルミニウム（Ａｌ）から主に成る。
半導体装置２００のカソード電極２７０は、導電性材料から成り、基板２１０の−Ｚ軸方向側にオーミック接合されたオーミック電極である。本実施形態では、カソード電極２７０は、電子ビーム蒸着によってチタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）した電極である。
以上説明した第２実施形態によれば、絶縁膜２３０における微結晶から主に成る絶縁層２３２の負電荷によって半導体層２１２の表面を空乏化させることができる。そのため、ｐｎ接合部２１６の端部２１６ｅの近傍における半導体層２１２の表面に発生する電界集中を十分に緩和でき、その結果、逆方向リーク電流を十分に抑制できる。
また、絶縁層２３２が半導体層２１２に隣接しているため、絶縁層２３２が半導体層２１２から離れている場合と比較して、絶縁層２３２の負電荷によって半導体層２１２の表面をいっそう空乏化させることができる。そのため、半導体層２１２の表面に発生する電界集中をいっそう緩和でき、その結果、逆方向リーク電流をいっそう抑制できる。
また、絶縁層２３２に帯びている負電荷が固定電荷であるため、界面準位による負電荷と異なり、電圧印加に対して遅れることなく半導体層２１２の表面を空乏化させることができる。
第２実施形態の半導体装置２００は、第１実施形態と同様の変形例を適用可能である。例えば、絶縁膜２３０において絶縁層２３２ではなく絶縁層２３４が負電荷を帯びた微結晶から主に成る絶縁層であってもよい。
Ｃ．第３実施形態
図８は、第３実施形態における半導体装置３００の構成を模式的に示す断面図である。図８には、図１と同様にＸＹＺ軸が図示されている。本実施形態では、半導体装置３００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置３００は、プレーナ型ｐｎ接合ダイオードである。本実施形態では、半導体装置３００は、電力制御に用いられ、パワーデバイスとも呼ばれる。半導体装置３００は、基板３１０と、半導体層３１２と、半導体層３１３と、絶縁膜３３０と、アノード電極３５０と、フィールドプレート電極３６０と、カソード電極３７０とを備える。
半導体装置３００の基板３１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す半導体である。本実施形態では、基板３１０は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、基板３１０は、マグネシウム（Ｍｇ）をアクセプタ元素として含有するｐ型半導体である。
半導体装置３００の半導体層３１２は、基板３１０の＋Ｚ軸方向側の一部に対してイオン注入を行うことによって形成されたｎ型半導体である。本実施形態では、半導体層３１２は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層３１２は、ケイ素（Ｓｉ）をドナー元素として含有する。
半導体装置３００の半導体層３１３は、半導体層３１２の＋Ｚ軸方向側の一部に対してイオン注入を行うことによって形成されたｐ型半導体である。本実施形態では、半導体層３１３は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層３１３は、マグネシウム（Ｍｇ）をアクセプタ元素として含有するｐ型半導体である。
基板３１０と半導体層３１２との間には、ｐｎ接合部３１６が形成されている。ｐｎ接合部３１６は、ｐ型半導体である基板３１０とｎ型半導体である半導体層３１２とが接合する界面である。ｐｎ接合部３１６は、＋Ｚ軸方向側に露出した端部３１６ｅを有する。
半導体層３１２と半導体層３１３との間には、ｐｎ接合部３１７が形成されている。ｐｎ接合部３１７は、ｎ型半導体である半導体層３１２とｐ型半導体である半導体層３１３とが接合する界面である。ｐｎ接合部３１７は、＋Ｚ軸方向側に露出した端部３１７ｅを有する。
半導体装置３００の絶縁膜３３０は、電気絶縁性を有し、基板３１０および半導体層３１２，３１３の各半導体における＋Ｚ軸方向側の表面に形成された膜である。絶縁膜３３０は、基板３１０の表面、半導体層３１２，３１３の表面、ｐｎ接合部３１６の端部３１６ｅ、並びにｐｎ接合部３１７の端部３１７ｅを保護する保護膜であり、基板３１０および半導体層３１２，３１３の各表面を被覆する。絶縁膜３３０は、絶縁層３３２と、絶縁層３３４とを含む。
絶縁膜３３０の絶縁層３３２は、負電荷を帯びた微結晶から主に成る絶縁層であり、第２実施形態の絶縁層２３２と同様である。本実施形態では、絶縁層３３２は、アルミニウム（Ａｌ）の酸化物である酸化アルミニウム（Ａｌ２Ｏ３）から主に成る。本実施形態では、絶縁層３３２は、基板３１０および半導体層３１２，３１３における＋Ｚ軸方向側の各表面に形成され、ｐｎ接合部３１６の端部３１６ｅおよびｐｎ接合部３１７の端部３１７ｅに隣接する。本実施形態では、絶縁層３３２の厚みは、約１００ｎｍである。本実施形態では、絶縁層３３２は、原子層堆積法（ＡＬＤ）によって成膜された後に熱処理が施された絶縁層である。本実施形態では、絶縁層３３２に対する熱処理の条件は、窒素（Ｎ２）雰囲気、熱処理温度４００℃、熱処理時間３０分である。
絶縁膜３３０の絶縁層３３４は、絶縁層３３２の上に形成され、非晶質から主に成る他の絶縁膜である。本実施形態では、絶縁層３３４は、二酸化ケイ素（ＳｉＯ２）から主に成る。本実施形態では、絶縁層３３４の厚みは、約５００ｎｍである。本実施形態では、絶縁層３３４は、プラズマ化学気相成長法（プラズマＣＶＤ)によって成膜された絶縁層である。
絶縁膜３３０には、絶縁膜３３０を貫通し半導体層３１３の＋Ｚ軸方向側の表面に至る開口部３３８が形成されている。開口部３３８は、半導体層３１３が露出するまで絶縁膜３３０の一部を半導体層３１３の上からウエットエッチングによって除去した構造である。
絶縁膜３３０には、絶縁膜３３０を貫通し半導体層３１２の＋Ｚ軸方向側の表面に至る開口部３３９が形成されている。開口部３３９は、半導体層３１２が露出するまで絶縁膜３３０の一部を半導体層３１２の上からウエットエッチングによって除去した構造である。
半導体装置３００のアノード電極３５０は、導電性材料から成り、半導体層３１３の＋Ｚ軸方向側にオーミック接合されたオーミック電極である。アノード電極３５０は、絶縁膜３３０の開口部３３８の内側に位置する。本実施形態では、アノード電極３５０は、電子ビーム蒸着によってニッケル（Ｎｉ）から成る層に金（Ａｕ）から成る層を積層した後にアニール処理（熱処理）した電極である。
半導体装置３００のフィールドプレート電極３６０は、導電性材料から成り、アノード電極３５０の上を含む絶縁膜３３０の開口部３３８の内側から、絶縁膜３３０の上に広がる電極である。これによって、フィールドプレート電極３６０は、ｐｎ接合部３１６の端部３１６ｅおよびｐｎ接合部３１７の端部３１７ｅとの間に絶縁膜３３０を挟むフィールドプレート構造を構成する。本実施形態では、フィールドプレート電極３６０は、電子ビーム蒸着によって形成され、アルミニウム（Ａｌ）から主に成る電極である。
半導体装置３００のカソード電極３７０は、導電性材料から成り、絶縁膜３３０の開口部３３９の内側において半導体層３１２の＋Ｚ軸方向側にオーミック接合されたオーミック電極である。本実施形態では、カソード電極３７０は、電子ビーム蒸着によってチタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）した電極である。
以上説明した第３実施形態によれば、絶縁膜３３０における微結晶から主に成る絶縁層３３２の負電荷によって半導体層３１２の表面を空乏化させることができる。そのため、ｐｎ接合部３１７の端部３１７ｅの近傍における半導体層３１２の表面に発生する電界集中を十分に緩和でき、その結果、逆方向リーク電流を十分に抑制できる。
また、絶縁層３３２が半導体層３１２に隣接しているため、絶縁層３３２が半導体層３１２から離れている場合と比較して、絶縁層３３２の負電荷によって半導体層３１２の表面をいっそう空乏化させることができる。そのため、半導体層３１２の表面に発生する電界集中をいっそう緩和でき、その結果、逆方向リーク電流をいっそう抑制できる。
また、絶縁層３３２に帯びている負電荷が固定電荷であるため、界面準位による負電荷と異なり、電圧印加に対して遅れることなく半導体層３１２の表面を空乏化させることができる。
第３実施形態の半導体装置３００は、第１実施形態と同様の変形例を適用可能である。例えば、絶縁膜３３０において絶縁層３３２ではなく絶縁層３３４が負電荷を帯びた微結晶から主に成る絶縁層であってもよい。
Ｄ．第４実施形態
図９は、第４実施形態における半導体装置４００の構成を模式的に示す断面図である。図９には、図１と同様にＸＹＺ軸が図示されている。本実施形態では、半導体装置４００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置４００は、縦型トレンチＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。本実施形態では、半導体装置４００は、電力制御に用いられ、パワーデバイスとも呼ばれる。半導体装置４００は、基板４１０と、半導体層４１２と、半導体層４１３と、半導体層４１４と、絶縁膜４３０と、ソース電極４４１と、ゲート電極４４２と、ドレイン電極４４３と、ボディ電極４４４と、ゲート絶縁膜４５０とを備える。
半導体装置４００の基板４１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す半導体である。本実施形態では、基板４１０は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、基板４１０は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。
半導体装置４００の半導体層４１２は、基板４１０の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がるｎ型半導体層である。本実施形態では、半導体層４１２は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層４１２は、基板４１０より低い濃度でケイ素（Ｓｉ）をドナー元素として含有する。本実施形態では、半導体層４１２は、有機金属気相成長法（ＭＯＣＶＤ）によって形成された半導体層である。
半導体装置４００の半導体層４１３は、半導体層４１２の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がるｐ型半導体層である。本実施形態では、半導体層４１３は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層４１３は、マグネシウム（Ｍｇ）をアクセプタ元素として含有する。本実施形態では、半導体層４１３は、有機金属気相成長法（ＭＯＣＶＤ）によって形成された半導体層である。
半導体装置４００の半導体層４１４は、半導体層４１３の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がるｎ型半導体層である。本実施形態では、半導体層４１４は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層４１４は、半導体層４１２より高い濃度でケイ素（Ｓｉ）をドナー元素として含有する。本実施形態では、半導体層４１４は、有機金属気相成長法（ＭＯＣＶＤ）によって形成された半導体層である。
半導体装置４００には、半導体層４１４の＋Ｚ軸方向側から半導体層４１３を貫通して半導体層４１２の内部へと厚み方向（Ｚ軸方向）に落ち込んだ段差部４２８が形成されている。段差部４２８は、半導体装置４００を他の半導体装置から分離する素子分離構造（トレンチアイソレーション構造）である。本実施形態では、段差部４２８は、基板４１０の上に形成された半導体層４１２，４１３，４１４の一部をドライエッチングによって除去した構造である。
半導体層４１２と半導体層４１３との間には、ｐｎ接合部４１６が形成されている。ｐｎ接合部４１６は、ｎ型半導体である半導体層４１２とｐ型半導体である半導体層４１３とが接合する界面である。ｐｎ接合部４１６は、段差部４２８に露出した端部４１６ｅを有する。
半導体装置４００の絶縁膜４３０は、電気絶縁性を有し、段差部４２８から半導体層４１４の＋Ｚ軸方向側の表面にわたって形成された膜である。本実施形態では、絶縁膜４３０は、半導体層４１２，４１３，４１４の表面を保護する保護膜であり、半導体層４１２，４１３，４１４の表面を被覆する。絶縁膜４３０は、絶縁層４３２と、絶縁層４３４とを含む。
絶縁膜４３０の絶縁層４３２は、負電荷を帯びた微結晶から主に成る絶縁層である。本実施形態では、絶縁層４３２は、ジルコニウム（Ｚｒ）の酸化物である酸化ジルコニウム（ＺｒＯ２）から主に成る。本実施形態では、絶縁層４３２は、段差部４２８から半導体層４１４の＋Ｚ軸方向側の表面にわたって形成され、ｐｎ接合部４１６の端部４１６ｅに隣接する。本実施形態では、絶縁層４３２の厚みは、約１００ｎｍである。本実施形態では、絶縁層４３２は、電子サイクロトロン共鳴スパッタ法（ＥＣＲスパッタ）によって成膜された後に熱処理が施された絶縁層である。本実施形態では、絶縁層４３２に対する熱処理の条件は、窒素（Ｎ２）雰囲気、熱処理温度５５０℃、熱処理時間５分である。
絶縁膜４３０の絶縁層４３４は、絶縁層４３２の上に形成され、非晶質から主に成る他の絶縁膜である。本実施形態では、絶縁層４３４は、二酸化ケイ素（ＳｉＯ２）から主に成る。本実施形態では、絶縁層４３４の厚みは、約９００ｎｍである。本実施形態では、絶縁層４３４は、プラズマ化学気相成長法（プラズマＣＶＤ)によって成膜された絶縁層である。
絶縁膜４３０には、絶縁膜４３０を貫通し半導体層４１４の＋Ｚ軸方向側の表面に至る開口部４３８が形成されている。開口部４３８は、半導体層４１４が露出するまで絶縁膜４３０の一部を半導体層４１４の上からウエットエッチングによって除去した構造である。
半導体装置４００のソース電極４４１は、導電性材料から成り、開口部４３８の内側において半導体層４１４の＋Ｚ軸方向側にオーミック接合されたオーミック電極である。本実施形態では、ソース電極４４１は、電子ビーム蒸着によってチタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）した電極である。
半導体装置４００には、開口部４３８の内側におけるソース電極４４１より内側にトレンチ４２２が形成されている。トレンチ４２２は、半導体層４１４の＋Ｚ軸方向側から半導体層４１３を貫通して半導体層４１２の内部へと厚み方向（Ｚ軸方向）に落ち込んだ溝部である。本実施形態では、トレンチ４２２は、基板４１０の上に形成された半導体層４１２，４１３，４１４の一部をドライエッチングによって除去した構造である。
半導体装置４００のゲート絶縁膜４５０は、電気絶縁性を有し、開口部４３８の内側においてトレンチ４２２から半導体層４１４の＋Ｚ軸方向側の表面にわたって形成された膜である。本実施形態では、ゲート絶縁膜４５０は、原子層堆積法（ＡＬＤ）によって形成され、二酸化ケイ素（ＳｉＯ２）から主に成る。
半導体装置４００のゲート電極４４２は、ゲート絶縁膜４５０を介してトレンチ４２２に形成された電極である。ゲート電極４４２に電圧が印加された場合、半導体層４１３に反転層が形成され、この反転層がチャネルとして機能することによって、ソース電極４４１とドレイン電極４４３との間に導通経路が形成される。本実施形態では、ゲート電極４４２は、電子ビーム蒸着によって形成され、アルミニウム（Ａｌ）から主に成る。
半導体装置４００のドレイン電極４４３は、導電性材料から成り、基板４１０の−Ｚ軸方向側にオーミック接合されたオーミック電極である。本実施形態では、ドレイン電極４４３は、電子ビーム蒸着によってチタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）した電極である。
半導体装置４００には、段差部４２８と開口部４３８との間にリセス４２４が形成されている。リセス４２４は、絶縁膜４３０および半導体層４１４を貫通して半導体層４１３に至るまで落ち込んだ凹部である。本実施形態では、リセス４２４は、絶縁膜４３０、半導体層４１４および半導体層４１３の一部をエッチングによって除去した構造である。
半導体装置４００のボディ電極４４４は、リセス４２４に形成され、半導体層４１３にオーミック接合されたオーミック電極である。本実施形態では、ボディ電極４４４は、電子ビーム蒸着によってパラジウム（Ｐｄ）から成る層に金（Ａｕ）から成る層を積層した後にアニール処理（熱処理）した電極である。
以上説明した第４実施形態によれば、絶縁膜４３０における微結晶から主に成る絶縁層４３２の負電荷によって半導体層４１２の表面を空乏化させることができる。そのため、ｐｎ接合部４１６の端部４１６ｅの近傍における半導体層４１２の表面に発生する電界集中を十分に緩和でき、その結果、逆方向リーク電流を十分に抑制できる。
また、絶縁層４３２が半導体層４１２に隣接しているため、絶縁層４３２が半導体層４１２から離れている場合と比較して、絶縁層４３２の負電荷によって半導体層４１２の表面をいっそう空乏化させることができる。そのため、半導体層４１２の表面に発生する電界集中をいっそう緩和でき、その結果、逆方向リーク電流をいっそう抑制できる。
また、絶縁層４３２に帯びている負電荷が固定電荷であるため、界面準位による負電荷と異なり、電圧印加に対して遅れることなく半導体層４１２の表面を空乏化させることができる。
第４実施形態の半導体装置４００は、第１実施形態と同様の変形例を適用可能である。例えば、絶縁膜４３０において絶縁層４３２ではなく絶縁層４３４が負電荷を帯びた微結晶から主に成る絶縁層であってもよい。
Ｅ．第５実施形態
図１０は、第５実施形態における半導体装置５００の構成を模式的に示す断面図である。図１０には、図１と同様にＸＹＺ軸が図示されている。本実施形態では、半導体装置５００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置５００は、リセス構造を有する横型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）である。本実施形態では、半導体装置５００は、電力制御に用いられ、パワーデバイスとも呼ばれる。半導体装置５００は、基板５１０と、半導体層５１２と、半導体層５１３と、半導体層５１４と、絶縁膜５３０と、ソース電極５４１と、ゲート電極５４２と、ドレイン電極５４３と、絶縁膜５５０とを備える。
半導体装置５００の基板５１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す半導体である。本実施形態では、基板５１０は、ケイ素（Ｓｉ）から主に成る。
半導体装置５００の半導体層５１２は、基板５１０の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がるバッファ層である。本実施形態では、半導体層５１２は、窒化アルミニウム（ＡｌＮ）から主に成る比較的に薄いアンドープ層の上に、窒化ガリウム（ＧａＮ）から主に成る比較的に厚いアンドープ層を積層した多層構造を有する。本実施形態では、半導体層５１２は、有機金属気相成長法（ＭＯＣＶＤ）によって形成された半導体層である。
半導体装置５００の半導体層５１３は、半導体層５１２の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がるキャリア走行層である。本実施形態では、半導体層５１３は、窒化ガリウム（ＧａＮ）から主に成るアンドープ層である。本実施形態では、半導体層５１３は、有機金属気相成長法（ＭＯＣＶＤ）によって形成された半導体層である。
半導体装置５００の半導体層５１４は、半導体層５１３の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる障壁層である。本実施形態では、半導体層５１４は、窒化アルミニウムガリウム（Ａｌ０．２５Ｇａ０．７５Ｎ）から主に成るアンドープ層である。半導体層５１４は、キャリア走行層である半導体層５１３より広い禁制帯幅を有し、半導体層５１３に対してキャリアを供給する。半導体層５１３と半導体層５１４とのヘテロ接合界面５１６には、正の分極電荷の影響によって、半導体層５１３側に二次元ガスが発生する。本実施形態では、半導体層５１４は、有機金属気相成長法（ＭＯＣＶＤ）によって形成された半導体層である。
半導体層５１４の材質は、窒化アルミニウムガリウム（ＡｌＧａＮ）に限らず、窒化アルミニウムインジウム（ＡｌＩｎＮ）、窒化アルミニウムインジウムガリウム（ＡｌＧａＩｎＮ）など他の窒化物であってもよい。半導体層５１４は、アンドープ層に限らず、ドーピング層であってもよい。半導体層５１４は、単層に限らず、材質およびドーピング濃度の少なくとも一方が異なる複数の半導体層から成る半導体層であってもよく、例えば、ＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＡｌＧａＮ／ＡｌＮなどの多層構造を有してもよい。他の実施形態では、半導体層５１３および半導体層５１４の上に、他の障壁層および他のキャリア走行層から成る構造が形成されていてもよい。
半導体装置５００には、半導体層５１４の＋Ｚ軸方向側から半導体層５１３の内部へと厚み方向（Ｚ軸方向）に落ち込んだ段差部５２８が形成されている。段差部５２８は、半導体装置５００を他の半導体装置から分離する素子分離構造（トレンチアイソレーション構造）である。段差部５２８には、ヘテロ接合界面５１６の端部５１６ｅが露出する。本実施形態では、段差部５２８は、基板５１０の上に形成された半導体層５１３，５１４の一部をドライエッチングによって除去した構造である。
半導体装置５００の絶縁膜５３０は、電気絶縁性を有し、段差部５２８から半導体層５１４の＋Ｚ軸方向側の表面にわたって形成された膜である。本実施形態では、絶縁膜５３０は、半導体層５１３，５１４の表面を保護する保護膜であり、半導体層５１３，５１４の表面を被覆する。絶縁膜５３０は、絶縁層５３２と、絶縁層５３４とを含む。
絶縁膜５３０の絶縁層５３２は、負電荷を帯びた微結晶から主に成る絶縁層である。本実施形態では、絶縁層５３２は、ハフニウム（Ｈｆ）の酸化物である酸化ハフニウム（ＨｆＯ２）から主に成る。本実施形態では、絶縁層５３２は、段差部５２８から半導体層５１４の＋Ｚ軸方向側の表面にわたって形成され、ヘテロ接合界面５１６の端部５１６ｅに隣接する。本実施形態では、絶縁層５３２の厚みは、約１００ｎｍである。本実施形態では、絶縁層５３２は、原子層堆積法（ＡＬＤ）によって成膜された後に熱処理が施された絶縁層である。本実施形態では、絶縁層５３２に対する熱処理の条件は、窒素（Ｎ２）雰囲気、熱処理温度４００℃、熱処理時間３０分である。
絶縁膜５３０の絶縁層５３４は、絶縁層５３２の上に形成され、非晶質から主に成る他の絶縁膜である。本実施形態では、絶縁層５３４は、二酸化ケイ素（ＳｉＯ２）から主に成る。本実施形態では、絶縁層５３４の厚みは、約９００ｎｍである。本実施形態では、絶縁層５３４は、プラズマ化学気相成長法（プラズマＣＶＤ)によって成膜された絶縁層である。
絶縁膜５３０には、絶縁膜５３０を貫通し半導体層５１４の＋Ｚ軸方向側の表面に至る開口部５３８が形成されている。開口部５３８は、半導体層５１４が露出するまで絶縁膜５３０の一部を半導体層５１４の上からウエットエッチングによって除去した構造である。
半導体装置５００のソース電極５４１は、導電性材料から成り、開口部５３８の内側において半導体層５１４の＋Ｚ軸方向側にオーミック接合されたオーミック電極である。本実施形態では、ソース電極５４１は、電子ビーム蒸着によってチタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）した電極である。
半導体装置５００には、開口部５３８の内側におけるソース電極５４１より内側にリセス５２２が形成されている。リセス５２２は、半導体層５１４の＋Ｚ軸方向側から半導体層５１３の内部へと厚み方向（Ｚ軸方向）に落ち込んだ凹部である。リセス５２２の深さは、ゲート電極５４２にゲート電圧が印加されていない状態で、ソース電極５４１とゲート電極５４２との間の二次元電子ガスと、ゲート電極５４２とドレイン電極５４３との間の二次元電子ガスとが十分に分離されるように、設定されている。これによって、ゲート電極５４２にゲート電圧が印加されていない状態でソース電極５４１とドレイン電極５４３との間を流れる電流を抑制するノーマリーオフが実現される。本実施形態では、リセス５２２は、基板５１０の上に形成された半導体層５１３，５１４の一部をドライエッチングによって除去した構造である。
半導体装置５００のドレイン電極５４３は、導電性材料から成り、開口部５３８の内側においてリセス５２２およびゲート電極５４２を挟んでソース電極５４１とは反対側に位置し、半導体層５１４の＋Ｚ軸方向側にオーミック接合されたオーミック電極である。本実施形態では、ドレイン電極５４３は、電子ビーム蒸着によってチタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）した電極である。
半導体装置５００の絶縁膜５５０は、電気絶縁性を有し、リセス５２２から半導体層５１４の＋Ｚ軸方向側の表面にわたって形成された膜である。本実施形態では、絶縁膜５５０は、原子層堆積法（ＡＬＤ）によって形成され、二酸化ケイ素（ＳｉＯ２）から主に成る。
半導体装置５００のゲート電極５４２は、絶縁膜５５０を介してリセス５２２に形成された電極である。本実施形態では、ゲート電極５４２は、電子ビーム蒸着によって形成され、アルミニウム（Ａｌ）から主に成る。
以上説明した第５実施形態によれば、絶縁膜５３０における微結晶から主に成る絶縁層５３２の負電荷によって半導体層５１３の表面を空乏化させることができる。そのため、ヘテロ接合界面５１６の端部５１６ｅの近傍における半導体層５１３の表面に発生する電界集中を十分に緩和でき、その結果、逆方向リーク電流を十分に抑制できる。
また、絶縁層５３２が半導体層５１３に隣接しているため、絶縁層５３２が半導体層５１３から離れている場合と比較して、絶縁層５３２の負電荷によって半導体層５１３の表面をいっそう空乏化させることができる。そのため、半導体層５１３の表面に発生する電界集中をいっそう緩和でき、その結果、逆方向リーク電流をいっそう抑制できる。
また、絶縁層５３２に帯びている負電荷が固定電荷であるため、界面準位による負電荷と異なり、電圧印加に対して遅れることなく半導体層５１３の表面を空乏化させることができる。
第５実施形態の半導体装置５００は、第１実施形態と同様の変形例を適用可能である。例えば、絶縁膜５３０において絶縁層５３２ではなく絶縁層５３４が負電荷を帯びた微結晶から主に成る絶縁層であってもよい。
Ｆ．第６実施形態
図１１は、第６実施形態における半導体装置６００の構成を模式的に示す断面図である。図１１には、図１と同様にＸＹＺ軸が図示されている。本実施形態では、半導体装置６００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置６００は、横型ＨＦＥＴ（Heterostructure Field-Effect Transistor）である。本実施形態では、半導体装置６００は、電力制御に用いられ、パワーデバイスとも呼ばれる。半導体装置６００は、基板６１０と、半導体層６１２と、半導体層６１３と、半導体層６１４と、絶縁膜６３０と、ソース電極６４１と、ゲート電極６４２と、ドレイン電極６４３と、絶縁膜６５０とを備える。
半導体装置６００の基板６１０は、第５実施形態の基板５１０と同様である。半導体装置６００の半導体層６１２，６１３，６１４は、リセス５２２が形成されていない点を除き、第５実施形態の半導体層５１２，５１３，５１４と同様である。半導体層６１３と半導体層６１４との間には、ヘテロ接合界面６１６が形成される。半導体装置６００には、第５実施形態の段差部５２８と同様に段差部６２８が形成されている。段差部６２８には、ヘテロ接合界面６１６の端部６１６ｅが露出する。
半導体装置６００の絶縁膜６３０は、第５実施形態の絶縁膜５３０と同様であり、絶縁層６３２と、絶縁層６３４とを含む。絶縁膜６３０の絶縁層６３２は、第５実施形態の絶縁層５３２と同様に、負電荷を帯びた微結晶から主に成る絶縁層である。絶縁膜６３０の絶縁層６３４は、第５実施形態の絶縁層５３４と同様に、非晶質から主に成る他の絶縁膜である。絶縁膜６３０には、第５実施形態の開口部５３８と同様に開口部６３８が形成されている。
半導体装置６００のソース電極６４１は、第５実施形態のソース電極５４１と同様である。ソース電極６４１は、開口部６３８の内側において半導体層６１４の＋Ｚ軸方向側にオーミック接合されたオーミック電極である。
半導体装置６００のドレイン電極６４３は、第５実施形態のドレイン電極５４３と同様である。ドレイン電極６４３は、開口部６３８の内側においてゲート電極６４２を挟んでソース電極６４１とは反対側に位置し、半導体層６１４の＋Ｚ軸方向側にオーミック接合されたオーミック電極である。
半導体装置６００のゲート電極６４２は、開口部６３８の内側においてソース電極６４１とドレイン電極６４３との間に位置し、半導体層６１４の＋Ｚ軸方向側にオーミック接合されたオーミック電極である。本実施形態では、ゲート電極６４２は、電子ビーム蒸着によってチタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）した電極である。
半導体装置６００の絶縁膜６５０は、電気絶縁性を有し、開口部６３８の内側における半導体層６１４の＋Ｚ軸方向側の表面にわたって形成された膜である。絶縁膜６５０は、ソース電極６４１とゲート電極６４２との間、並びに、ゲート電極６４２とドレイン電極６４３との間に形成されている。本実施形態では、絶縁膜６５０は、原子層堆積法（ＡＬＤ）によって形成され、二酸化ケイ素（ＳｉＯ２）から主に成る。
以上説明した第６実施形態によれば、絶縁膜６３０における微結晶から主に成る絶縁層６３２の負電荷によって半導体層６１３の表面を空乏化させることができる。そのため、ヘテロ接合界面６１６の端部６１６ｅの近傍における半導体層６１３の表面に発生する電界集中を十分に緩和でき、その結果、逆方向リーク電流を十分に抑制できる。
また、絶縁層６３２が半導体層６１３に隣接しているため、絶縁層６３２が半導体層６１３から離れている場合と比較して、絶縁層６３２の負電荷によって半導体層６１３の表面をいっそう空乏化させることができる。そのため、半導体層６１３の表面に発生する電界集中をいっそう緩和でき、その結果、逆方向リーク電流をいっそう抑制できる。
また、絶縁層６３２に帯びている負電荷が固定電荷であるため、界面準位による負電荷と異なり、電圧印加に対して遅れることなく半導体層６１３の表面を空乏化させることができる。
第６実施形態の半導体装置６００は、第１実施形態と同様の変形例を適用可能である。例えば、絶縁膜６３０において絶縁層６３２ではなく絶縁層６３４が負電荷を帯びた微結晶から主に成る絶縁層であってもよい。
Ｇ．他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
本発明が適用される半導体装置は、上述の実施形態で説明した半導体装置に限らず、電界集中が発生する部位の上に絶縁膜を備える半導体装置であればよく、例えば、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）および絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などであってもよい。
上述の実施形態において、基板の材質は、窒化ガリウム（ＧａＮ）に限らず、ケイ素（Ｓｉ）、サファイア（Ａｌ２Ｏ３）および炭化ケイ素（ＳｉＣ）などのいずれであってもよい。上述の実施形態において、各半導体層の材質は、窒化ガリウム（ＧａＮ）に限らず、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、III-Ｖ族化合物（例えば、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）など）、炭化ケイ素（ＳｉＣ）、酸化ガリウム（Ｇａ２Ｏ３）、ワイドバンドギャップ半導体（例えば、ダイヤモンド）などのいずれであってもよい。
上述の実施形態において、ｎ型半導体層に含まれるドナー元素は、ケイ素（Ｓｉ）に限らず、ゲルマニウム（Ｇｅ）、酸素（Ｏ）などであってもよい。
上述の実施形態において、ｐ型半導体層に含まれるアクセプタ元素は、マグネシウム（Ｍｇ）に限らず、亜鉛（Ｚｎ）、炭素（Ｃ）などであってもよい。
上述の実施形態において、絶縁膜は、負電荷を帯びた微結晶から主に成る絶縁層を１層以上含めばよく、単層であってもよいし、２層以上であってもよい。上述の実施形態において、負電荷を帯びた微結晶から主に成る絶縁層の材質は、上述した材質に限らず、結晶化しやすい高比誘電率（例えば６以上）の材質であればよい。負電荷を帯びた微結晶から主に成る絶縁層の材質は、酸化物に限らず、窒化物およびケイ化物（例えば、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）など）であってもよい。ただし、負電荷を帯びた微結晶から主に成る絶縁層の材質には、熱処理により結晶化しやすい観点から酸化物が好ましい。
１００…半導体装置
１１０…基板
１１２…半導体層
１３０…絶縁膜
１３２…絶縁層
１３４…絶縁層
１３８…開口部
１５０…アノード電極
１５２，１５４…電極層
１７０…カソード電極
２００…半導体装置
２１０…基板
２１２，２１３，２１４，２１５…半導体層
２１６…ｐｎ接合部
２１６ｅ…端部
２２８…段差部
２３０…絶縁膜
２３２，２３４…絶縁層
２３８…開口部
２５０…アノード電極
２６０…フィールドプレート電極
２７０…カソード電極
３００…半導体装置
３１０…基板
３１２，３１３…半導体層
３１６…ｐｎ接合部
３１６ｅ…端部
３１７…ｐｎ接合部
３１７ｅ…端部
３３０…絶縁膜
３３２，３３４…絶縁層
３３８，３３９…開口部
３５０…アノード電極
３６０…フィールドプレート電極
３７０…カソード電極
４００…半導体装置
４１０…基板
４１２，４１３，４１４…半導体層
４１６…ｐｎ接合部
４１６ｅ…端部
４２２…トレンチ
４２４…リセス
４２８…段差部
４３０…絶縁膜
４３２，４３４…絶縁層
４３８…開口部
４４１…ソース電極
４４２…ゲート電極
４４３…ドレイン電極
４４４…ボディ電極
４５０…ゲート絶縁膜
５００…半導体装置
５１０…基板
５１２，５１３，５１４…半導体層
５１６…ヘテロ接合界面
５１６ｅ…端部
５２２…リセス
５２８…段差部
５３０…絶縁膜
５３２，５３４…絶縁層
５３８…開口部
５４１…ソース電極
５４２…ゲート電極
５４３…ドレイン電極
５５０…絶縁膜
６００…半導体装置
６１０…基板
６１２，６１３，６１４…半導体層
６１６…ヘテロ接合界面
６１６ｅ…端部
６２８…段差部
６３０…絶縁膜
６３２，６３４…絶縁層
６３８…開口部
６４１…ソース電極
６４２…ゲート電極
６４３…ドレイン電極
６５０…絶縁膜

Claims (4)

  1. 半導体装置の製造方法であって、
    窒化ガリウム（ＧａＮ）から主に成るｎ型半導体層を形成する工程と、
    前記ｎ型半導体層の上に、開口部を有する絶縁膜を成膜する工程であって、前記絶縁膜の少なくとも一部として絶縁層を成膜する工程と、
    前記絶縁層に対して熱処理を行うことによって、前記絶縁層の微結晶化を促進させて前記絶縁層の負電荷を増加させ、前記熱処理後の前記絶縁層における負の電荷密度の絶対値は、１×１０１３ｃｍ−２よりも大きく、１×１０１６ｃｍ−２以下であり、前記ｎ型半導体層から前記絶縁層までの距離が、０．５μｍ以下である、工程と、
    前記絶縁膜の前記開口部の内側における前記ｎ型半導体層の上から前記絶縁膜の上にわたって電極を形成する工程であって、前記電極と前記ｎ型半導体層の接合部の端部に前記絶縁膜が接触する、工程と、を備える、半導体装置の製造方法。
  2. 半導体装置の製造方法であって、
    窒化ガリウム（ＧａＮ）から主になり、ｐｎ接合部、又は、ヘテロ接合部を有する半導体層を形成する工程と、
    前記半導体層の上に、前記ｐｎ接合部の端部、又は、前記ヘテロ接合部の端部に接触する絶縁膜を形成する工程であって、前記絶縁膜の少なくとも一部として絶縁層を成膜する工程と、
    前記絶縁層に対して熱処理を行うことによって、前記絶縁層の微結晶化を促進させて前記絶縁層の負電荷を増加させ、前記熱処理後の前記絶縁層における負の電荷密度の絶対値は、１×１０１３ｃｍ−２よりも大きく、１×１０１６ｃｍ−２以下であり、前記半導体層における、前記ｐｎ接合部の端部、又は、前記ヘテロ接合部の端部から前記絶縁層までの距離が０．５μｍ以下である、工程と、を備える、半導体装置の製造方法。
  3. 前記熱処理において前記絶縁層を加熱する熱処理温度は、前記絶縁層を成膜する温度以上、前記絶縁層に気泡が発生する温度以下である、請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記熱処理において前記絶縁層を加熱する熱処理温度は、３５０℃以上８００℃以下である、請求項１から請求項３までのいずれか一項に記載の半導体装置の製造方法。
JP2014248846A 2014-12-09 2014-12-09 半導体装置の製造方法 Active JP6341077B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014248846A JP6341077B2 (ja) 2014-12-09 2014-12-09 半導体装置の製造方法
US14/958,834 US9691846B2 (en) 2014-12-09 2015-12-03 Semiconductor device including an insulating layer which includes negatively charged microcrystal
US15/604,265 US10026808B2 (en) 2014-12-09 2017-05-24 Semiconductor device including insulating film that includes negatively charged microcrystal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014248846A JP6341077B2 (ja) 2014-12-09 2014-12-09 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2016111253A JP2016111253A (ja) 2016-06-20
JP6341077B2 true JP6341077B2 (ja) 2018-06-13

Family

ID=56095049

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014248846A Active JP6341077B2 (ja) 2014-12-09 2014-12-09 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US9691846B2 (ja)
JP (1) JP6341077B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6520785B2 (ja) * 2016-03-24 2019-05-29 豊田合成株式会社 半導体装置の製造方法
CN109314135B (zh) * 2016-07-01 2023-03-10 英特尔公司 用于GaN E模式晶体管性能的栅极堆叠体设计
CN106601789B (zh) * 2016-12-05 2018-03-30 苏州捷芯威半导体有限公司 一种氮化镓基肖特基势垒整流器
DE112017007060T5 (de) * 2017-02-14 2019-10-24 Mitsubishi Electric Corporation Leistungshalbleitereinheit
JP6809330B2 (ja) 2017-03-28 2021-01-06 豊田合成株式会社 半導体装置の製造方法
TW201911583A (zh) * 2017-07-26 2019-03-16 新唐科技股份有限公司 異質接面蕭特基二極體元件
JP6791084B2 (ja) * 2017-09-28 2020-11-25 豊田合成株式会社 半導体装置
JP7067698B2 (ja) * 2017-11-24 2022-05-16 国立研究開発法人産業技術総合研究所 半導体装置
CN108109918B (zh) * 2017-12-13 2021-01-01 上海华虹宏力半导体制造有限公司 半导体器件的形成方法
JP7258668B2 (ja) * 2019-06-13 2023-04-17 三菱電機株式会社 半導体装置、及び、半導体装置の製造方法
FR3113187B1 (fr) * 2020-07-28 2022-09-02 Commissariat Energie Atomique Diode semiconductrice et procédé de fabrication d'une telle diode
CN113921588A (zh) * 2021-09-01 2022-01-11 格力电器（合肥）有限公司 半导体器件及其制备方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358578B2 (en) * 2001-05-22 2008-04-15 Renesas Technology Corporation Field effect transistor on a substrate with (111) orientation having zirconium oxide gate insulation and cobalt or nickel silicide wiring
US6642131B2 (en) 2001-06-21 2003-11-04 Matsushita Electric Industrial Co., Ltd. Method of forming a silicon-containing metal-oxide gate dielectric by depositing a high dielectric constant film on a silicon substrate and diffusing silicon from the substrate into the high dielectric constant film
JP3773448B2 (ja) * 2001-06-21 2006-05-10 松下電器産業株式会社 半導体装置
JP2004087848A (ja) * 2002-08-27 2004-03-18 Sanken Electric Co Ltd 半導体素子の製造方法
JP2005005486A (ja) 2003-06-12 2005-01-06 Shindengen Electric Mfg Co Ltd 炭化けい素半導体装置
JP2006253520A (ja) * 2005-03-14 2006-09-21 Kansai Tlo Kk 半導体ダイオード装置及びその製造方法
JP5347228B2 (ja) 2007-03-05 2013-11-20 日本電気株式会社 電界効果トランジスタ
JP2009059912A (ja) 2007-08-31 2009-03-19 Sumitomo Electric Ind Ltd ショットキーバリアダイオード
JP5445899B2 (ja) 2008-08-26 2014-03-19 住友電気工業株式会社 ショットキーバリアダイオード
JP2010098141A (ja) 2008-10-16 2010-04-30 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP2011054708A (ja) * 2009-09-01 2011-03-17 Elpida Memory Inc 絶縁膜およびその製造方法、半導体装置、ならびにデータ処理システム
JP2011071247A (ja) * 2009-09-25 2011-04-07 Sony Corp 固体撮像装置の製造方法
JP5636269B2 (ja) 2010-11-26 2014-12-03 株式会社豊田中央研究所 Ｉｉｉ族窒化物半導体装置
US20140306311A1 (en) 2011-12-01 2014-10-16 Sharp Kabushiki Kaisha Solid-state imaging element
JP5957994B2 (ja) 2012-03-16 2016-07-27 富士通株式会社 半導体装置の製造方法
JP6050018B2 (ja) 2012-04-04 2016-12-21 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6107430B2 (ja) 2012-06-08 2017-04-05 豊田合成株式会社 半導体装置
JP2013258251A (ja) * 2012-06-12 2013-12-26 Sumitomo Electric Ind Ltd ショットキーバリアダイオードおよびその製造方法
US9130026B2 (en) * 2013-09-03 2015-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Crystalline layer for passivation of III-N surface
US9064865B2 (en) * 2013-10-11 2015-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming gate dielectric layer

Also Published As

Publication number Publication date
US20160163792A1 (en) 2016-06-09
US20170263701A1 (en) 2017-09-14
US10026808B2 (en) 2018-07-17
JP2016111253A (ja) 2016-06-20
US9691846B2 (en) 2017-06-27

Similar Documents

Publication Publication Date Title
JP6341077B2 (ja) 半導体装置の製造方法
KR101773259B1 (ko) 질화갈륨(GaN) 고 전자이동도 트랜지스터용 구조체
JP6220161B2 (ja) 半導体装置の製造方法
TWI525814B (zh) 具有多個閘極電介質層的異質結構電晶體
JP6173661B2 (ja) Ｉｉｉ−窒化物デバイスの製造方法およびｉｉｉ−窒化物デバイス
US20100244018A1 (en) Semiconductor device and method for manufacturing the same
US10153356B2 (en) Method of manufacturing semiconductor device, and semiconductor device
JP2011198837A (ja) 半導体装置およびその製造方法
US10937878B2 (en) Method of implanting dopants into a group III-nitride structure and device formed
US10784361B2 (en) Semiconductor device and method for manufacturing the same
US9548204B2 (en) Semiconductor device, manufacturing method of the same and method of suppressing decrease of flat band voltage
TWI641133B (zh) 半導體單元
TW201810654A (zh) 半導體結構、hemt結構及其形成方法
JP6036461B2 (ja) 半導体装置およびその製造方法
US10541321B2 (en) Manufacturing method of semiconductor device
US9136346B2 (en) High electron mobility transistor (HEMT) capable of absorbing a stored hole more efficiently
JP5436974B2 (ja) 半導体装置、半導体装置の製造方法
TW201838178A (zh) 半導體元件
US9349856B2 (en) Semiconductor device including first interface and second interface as an upper surface of a convex protruded from first interface and manufacturing device thereof
JP2014241350A (ja) 電界効果トランジスタおよびその製造方法
JP6327139B2 (ja) 半導体装置およびその製造方法
TWI546958B (zh) Gold and oxygen semi - high electron mobility transistor
US9852925B2 (en) Method of manufacturing semiconductor device
US10153352B2 (en) Semiconductor device
US9831311B2 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170815

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171002

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180319

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20180328

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180417

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180430

R150 Certificate of patent or registration of utility model

Ref document number: 6341077

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150