JP2010091482A - 半導体集積回路装置及びその遅延故障テスト方法 - Google Patents

Abstract

【課題】 動作周波数が異なる２種類のクロックドメイン間に存在するロジックの遅延故障テストを可能にする。
【解決手段】 複数の第１のフリップフロップが設けられ第１のクロックで動作する第１のクロックドメイン２１と、複数の第２のフリップフロップが設けられ第１のクロックの周波数よりも低い周波数の第２のクロックで動作する第２のクロックドメイン２２と、遅延故障テスト時に、第１のクロックに基づくテストクロックを第１のフリップフロップの全てに供給する第１のテストクロック供給部と、遅延故障テスト時に、第１のクロックに基づくテストクロックを、複数の第２のフリップフロップのうち第１のクロックドメインからのデータが入力される第３のフリップフロップに供給し、複数の第２のフリップフロップのうち第３のフリップフロップを除く複数の第４のフリップフロップには供給しない第２のテストクロック供給部とを具備したことを特徴とする。
【選択図】図１

Description

本発明は、異なる周波数で動作する複数のクロックドメインを有する半導体集積回路装置及びその遅延故障テスト方法に関する。

従来、大規模集積回路（ＬＳＩ）においては、多数のフリップフロップが構成されている。このようなＬＳＩの故障診断のために、回路内部のフリップフロップをチェイン状の経路を有するスキャンフリップフロップとして構成したスキャンチェインが用いられることがある。

近年、対象回路の高速化に伴い、遅延故障に対するテスト（遅延故障テスト）が採用されるようになってきた。遅延故障テストは、スキャン設計された回路のフリップフロップ間の組み合わせ回路部を対象にして、所定の遅延時間内にデータが遷移可能であるか否かをテストするものである。
遅延故障テストにおいては、先ず、スキャンチェインを利用してフリップフロップに必要な値をセットする。次に、テストしたい周波数で高速にクロック信号を２つ印加する。そうすると、最初のクロックパルス（ラウンチパルス）で前段のフリップフロップ（以下、前段フリップフロップという）に発生した値の変化がロジックに与えられ、２番目のクロックパルス（キャプチャパルス）でロジックの出力が後段のフリップフロップ（以下、後段フリップフロップという）に取り込まれる。後段フリップフロップの出力をスキャンチェインを介して取り出すことで、前段フリップフロップと後段フリップフロップとの間のテスト周波数におけるロジックの遅延故障を検出することができる。

ところで、近年、ＬＳＩ内の各素子の駆動周波数は極めて高くなっており、例えば、周波数が５００ＭＨｚの高速クロックが用いられることがある。遅延故障テストにおいても、このような高速動作に対応するために高速クロックを用いたテストが必要である。この場合に、ラウンチ及びキャプチャパルス（以下、テストクロックともいう）をＬＳＩの外部のテスタから供給しようとすると、波形歪みによって遅延故障テストの計測が困難である。そこで、ＬＳＩ内に構成されたＰＬＬ回路の出力を用いて、テストクロックを発生させることが考えられる。

ところで、ＬＳＩ内には、高速駆動する素子と低速駆動する素子とが混在して設けられることがある。この場合でも、高速駆動する素子群に高速のテストクロックを与え、低速駆動する素子群に低速のテストクロックを与えることで、各素子群の遅延故障テストが可能である。

しかしながら、テスト対象のロジックが、高速駆動する素子群と低速駆動する素子群との間に位置する場合がある。即ち、高速駆動する素子群の出力が与えられ、出力を低速駆動する素子群に出力するロジックが存在することがある。

このようなロジックについては、前段フリップフロップは高速駆動する素子群に属し、後段フリップフロップは低速駆動する素子群に属する。このようなロジックの遅延故障を検出するためには、ロジックに値を入力するためのラウンチパルスとロジックの出力を取り込むためのキャプチャクパルスは、高速クロックである必要がある。即ち、後段フリップフロップにも高速クロックを供給する必要があり、低速駆動する素子群に高速クロックが供給されることになる。低速駆動する素子群は、高速クロックによる動作は保証されておらず、高速クロックで動作した場合にはタイミング違反によるエラーが発生することがある。この場合には、遅延故障の検出結果は低速駆動する素子群のスキャンチェインを介して得られるので、遅延故障の検出結果はエラーとなる可能性がある。

なお、特許文献１においては、高速駆動する素子用の高速テストクロックと低速駆動する素子用の低速テストクロックとを用いて遅延故障テストを行う方法が開示されている。しかしながら、特許文献１の方法では、高速テストクロックと低速テストクロックとを夫々必要な素子に供給するために、回路が複雑化してしまう。
特開２００７−３２７８３８号公報

本発明は、簡単な構成で、高速駆動する素子群と低速駆動する素子群との間に位置するロジックについて故障テストを行うことができる半導体集積回路装置及びその遅延故障テスト方法を提供することを目的とする。

本発明の一態様の半導体集積回路装置は、複数の第１のフリップフロップがデータパス上に設けられ第１のクロックで動作する第１のクロックドメインと、複数の第２のフリップフロップがデータパス上に設けられ前記第１のクロックの周波数よりも低い周波数の第２のクロックで動作する第２のクロックドメインと、遅延故障テスト時に、前記第１のクロックに基づくテストクロックを前記第１のフリップフロップの全てに供給する第１のテストクロック供給部と、前記遅延故障テスト時に、前記第１のクロックに基づくテストクロックを、前記複数の第２のフリップフロップのうち前記第１のクロックドメインからのデータが入力される第３のフリップフロップに供給し、前記複数の第２のフリップフロップのうち前記第３のフリップフロップを除く複数の第４のフリップフロップには供給しない第２のテストクロック供給部とを具備したことを特徴とする。

本発明の一態様の半導体集積回路装置の遅延故障テスト方法は、複数の第１のフリップフロップがデータパス上に設けられ第１のクロックで動作する第１のクロックドメインと、複数の第２のフリップフロップがデータパス上に設けられ前記第１のクロックの周波数よりも低い周波数の第２のクロックで動作する第２のクロックドメインとを具備し、前記複数の第２のフリップフロップは、前記第１のクロックドメインからのデータが入力される第３のフリップフロップと前記複数の第２のフリップフロップのうち前記第３のフリップフロップを除く全ての複数の第４のフリップフロップとを有する半導体集積回路装置の遅延故障テスト方法であって、前記遅延故障テストの転送期間において、前記第２のクロックの周波数以下の周波数の第３のクロックを前記第１及び第２のフリップフロップの全てに供給し、前記遅延故障テストの遷移期間において、前記テストクロックを前記第１及び第２のフリップフロップのうち前記第４のフリップフロップを除く全てのフリップフロップに供給することを特徴とする。

本発明によれば、簡単な構成で、高速駆動する素子群と低速駆動する素子群との間に位置するロジックについて故障テストを行うことができるという効果を有する。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体集積回路装置を示すブロック図である。

図１において、半導体集積回路装置１上には、高速クロックドメイン２１と低速クロックドメイン２２とが構成されている。クロックドメイン２１，２２には、図示しない複数のロジック及びフリップフロップが構成されている。各クロックドメイン２１，２２の各フリップフロップは、夫々スキャンチェイン化されている。

なお、フリップフロップは、データパス上の値を保持する記憶素子であるが、本明細書中ではフリップフロップはラッチ回路を含むものとする。

図１の例では、高速クロックドメイン２１は、フリップフロップＦＦＡ１を含む図示しない複数のフリップフロップ及び図示しない複数のロジックを有する。また、図１の例では、低速クロックドメイン２２は、フリップフロップＦＦＢ１〜ＦＦＢ３を含む図示しない複数のフリップフロップ及びロジック２６を含む図示しない複数のロジックを有する。フリップフロップＦＦＢ１〜ＦＦＢ３は、図示しない配線によって共通のスキャンチェインを構成する。

クロックドメイン２１，２２において、システムの機能を実現する通常モード時には図示しないデータパスを介してデータ転送が行われる。また、スキャンテスト等のテストモード時には、スキャンチェインを利用して図示しないスキャンパスを介したデータ転送も行われる。

通常モード時には、高速クロックドメイン２１及び低速クロックドメイン２２内の各素子は、後述するＰＬＬ回路１４の出力に基づいて動作する。即ち、高速クロックドメイン２１内の各フリップフロップは、ＰＬＬ回路１４からの高速クロックＣＬＫＰが与えられて動作し、低速クロックドメイン２２内の各フリップフロップは、高速クロックＣＬＫＰを分周して得られた低速クロックが与えられて動作するようになっている。

低速クロックドメイン２２内のロジック２６は、データパス上のフリップフロップＦＦＢ２を介して値が入力され、所定の論理演算を行った後、値をフリップフロップＦＦＢ３に出力するようになっている。

一方、ロジック２５は、データパス上のフリップフロップＦＦＡ１を介して値が入力され、所定の論理演算を行った後、値をフリップフロップＦＦＢ１に出力するようになっている。即ち、ロジック２５は、通常モード時においては、高速クロックＣＬＫＰによって動作するフリップフロップＦＦＡ１からデータが転送されて高速動作する。そして、ロジック２５は、高速動作によって得た演算結果を、低速クロックで動作する低速クロックドメイン２２内のフリップフロップＦＦＢ１に出力するようになっている。

ＰＬＬ回路１４は、高速クロックＣＬＫＰを発生する。この高速クロックＣＬＫＰは、セレクタ１５ａ、分周回路１６及びパルス制御部１７に供給される。分周回路１６は高速クロックＣＬＫＰを分周して低速クロックを発生させ、セレクタ１５ｂに出力する。

セレクタ１５ａは、高速クロックドメイン２１内の各素子に供給するクロックを選択するものであり、通常モードとテストモードとを指定するモード信号によって制御される。セレクタ１５ａは、通常モード時には、ＰＬＬ回路１４からのクロックＣＬＫＰを高速クロックドメイン２１に与え、テストモード時には、セレクタ１９の出力を高速クロックドメイン２１に与える。

また、セレクタ１５ｂは、低速クロックドメイン２２内の各素子に供給するクロックを選択するものであり、モード信号によって制御される。セレクタ１５ｂは、通常モード時には、分周回路１６からの低速クロックを低速クロックドメイン２２に与え、テストモード時には、セレクタ２０の出力を低速クロックドメイン２２に与える。

これにより、通常モード時には、ＰＬＬ回路１４からの高速クロックＣＬＫＰがセレクタ１５ａを介して高速クロックドメイン２１に供給されると共に、分周回路１６からの低速クロックがセレクタ１５ｂを介して低速クロックドメイン２２に供給される。

端子１１乃至１３には、夫々クロックＣＬＫＨ、クロックＣＬＫＬ及び制御信号Ｓが入力される。クロックＣＬＫＨは、高速クロックドメイン２１において、スキャンチェインを利用して値を転送する場合に用いられるクロックである。クロックＣＬＫＬは、低速クロックドメイン２２において、スキャンチェインを利用して値を転送する場合に用いられるクロックである。

なお、クロックＣＬＫＨ，ＣＬＫＬは、いずれも通常モード時に低速クロックドメイン２２に供給する低速クロックの周波数以下の周波数に設定される。

制御信号Ｓは、テストモード時において、フリップフロップＦＦＡ１とフリップフロップＦＦＢ１との間のデータパス上の遅延故障検出のために、データパス上の論理値を遷移させる期間（以下、遷移期間という）と、スキャンチェインを利用してフリップフロップの値を転送する期間（以下、転送期間という）とを指定するための信号である。制御信号Ｓは、例えば、転送期間にはハイレベル（以下、Ｈレベルという）となり、遷移期間にはローレベル（以下、Ｌレベルという）となる。なお、制御信号Ｓは、通常モード時には常にＨレベルである。制御信号Ｓは、セレクタ１９，２０及びＡＮＤゲート２８に供給される。

クロックＣＬＫＨはセレクタ１９に与えられ、クロックＣＬＫＬはセレクタ２０に与えられる。セレクタ１９は遷移期間にはパルス制御部１７の出力を選択し、転送期間にはクロックＣＬＫＨを選択してテストモード時の信号としてセレクタ１５ａに出力する。また、セレクタ２０は遷移期間にはパルス制御部１７の出力を選択し、転送期間にはクロックＣＬＫＬを選択してテストモード時の信号としてセレクタ１５ｂに出力する。

パルス制御部１７は、遅延故障検出のためのテストクロックを生成するものであって、遷移期間において、高速クロックＣＬＫＰの連続する２パルスをラウンチ及びキャプチャパルスとして出力する。パルス制御部１７からのテストクロックは、セレクタ１９，２０に供給される。

これにより、テストモード時には、転送期間において、クロックＣＬＫＨがセレクタ１９，１５ａを介して高速クロックドメイン２１に供給されると共に、クロックＣＬＫＬがセレクタ２０，１５ｂを介して低速クロックドメイン２２に供給される。また、遷移期間においては、パルス制御部１７からのテストクロックがセレクタ１９，１５ａを介して高速クロックドメイン２１に供給されると共に、パルス制御部１７からのテストクロックがセレクタ２０，１５ｂを介して低速クロックドメイン２２に供給される。

セレクタ１５ａからのクロックは、各クロックパスに夫々設けられたバッファ２３を介して高速クロックドメイン２１内の各フリップフロップに供給される。また、セレクタ１５ｂからのクロックは、各クロックパスに夫々設けられたバッファ２４を介して低速クロックドメイン２２内の各フリップフロップに供給される。

本実施の形態においては、低速クロックドメイン２２内のバッファ２３の出力は、ロジック２５の後段フリップフロップＦＦＢ１のみに直接供給される。低速クロックドメイン２２内においては、後段フリップフロップＦＦＢ１以外の全てのフリップフロップには、ＡＮＤゲート２８からクロックが供給される。ＡＮＤゲート２８は、バッファ２４の出力及び制御信号Ｓが入力される。ＡＮＤゲート２８は、制御信号ＳがＨレベルの場合にのみ、バッファ２４からのクロックを後段フリップフロップＦＦＢ１以外の全てのフリップフロップに供給するようになっている。

次に、このように構成された実施の形態の動作について図２及び図３を参照して説明する。図２は実施の形態の動作を説明するためのフローチャートである。また、図３は実施の形態の動作を説明するためのタイミングチャートである。

通常モードにおいては、ＰＬＬ回路１４からの高速クロックがセレクタ１５ａを介して高速クロックドメイン２１に供給される。これにより、高速クロックドメイン２１内の各素子は、高速クロックＣＫＬＰによって動作する。また、ＰＬＬ回路１４からの高速クロックＣＬＫＰは、分周回路１６に与えられて分周され、低速クロックが生成される。分周回路１６からの低速クロックはセレクタ１５ｂを介して低速クロックドメイン２２に供給される。こうして、低速クロックドメイン２２内の各素子は、低速クロックによって動作する。

次に、テストモードの動作について説明する。

遅延故障を検出する場合には、高速クロックを用いたテストと低速クロックを用いたテストの２種類を行う。即ち、図２のステップＳ１において、通常モード時に低速クロックドメイン２２に与える低速クロックを用いた遅延故障テストを実施する。次いでステップＳ２において、通常モード時に高速クロックドメイン２１に与える高速クロックを用いた遅延故障テストを行う。なお、ステップＳ１，Ｓ２の遅延故障テストは、どちらを先に実施してもよい。

ステップＳ１において、高速クロックドメイン２１及び低速クロックドメイン２２に対して低速クロックを用いたテストを実施することにより、少なくとも低速クロックドメイン２２についての遅延故障の有無を確認することができる。なお、低速クロックを用いたテストについては、従来特には問題は生じていないので説明を省略する。

図１の回路は、高速クロックを用いた遅延故障テストに対応した構成を示している。本実施の形態においては、高速クロックを用いた遅延故障テストによって、高速クロックドメイン２１内の各ロジックの遅延故障テストと高速クロックドメイン２１と低速クロックドメイン２２との間に位置するロジックの遅延故障テストとが可能である。

モード信号によって、スキャンテストによる遅延故障テストの開始が指示されると、セレクタは１５ａ，１５ｂは夫々セレクタ１９，２０の出力を選択する。遅延故障テストの開始時には、図３に示すように、制御信号Ｓは転送期間を示すＨレベルとなる。これにより、セレクタ１９，２０は端子１１，１２に供給されたクロックＣＬＫＨ及びＣＬＫＬを選択する。端子１１，１２からのクロックＣＬＫＨ，ＣＬＫＬはセレクタ１９，２０及びセレクタ１５ａ，１５ｂを介して高速クロックドメイン２１及び低速クロックドメイン２２に供給される。

図３に示すように、クロックＣＬＫＨ，ＣＬＫＬは、十分に低い周波数に設定される。このクロックＣＬＫＨ，ＣＬＫＬを用いることで、高速クロックドメイン２１及び低速クロックドメイン２２内の各フリップフロップを確実に駆動して、各フリップフロップにテストに必要な値をセットすることができる。

高速クロックドメイン２１及び低速クロックドメイン２２内の各フリップフロップに値がセットされると、制御信号Ｓは、Ｌレベルとなって遷移期間が指定される。これにより、セレクタ１９，２０は、パルス制御部１７の出力を選択する。パルス制御部１７は、高速クロックＣＬＫＰが与えられており、遷移期間内の所定のタイミングで、高速クロックＣＬＫＰの連続した２パルスのみを夫々ラウンチ及びキャプチャパルス（テストクロック）として出力する。

パルス制御部１７からのテストクロックは、セレクタ１９，１５ａを介して高速クロックドメイン２１内の各フリップフロップに供給される。高速クロックドメイン２１内のフリップフロップＦＦＡ１には、バッファ２４を介して図３に示すテストクロックｃｌｋＡが与えられる。

また、パルス制御部１７からのテストクロックは、セレクタ２０，１５ｂを介して低速クロックドメイン２２にも供給される。低速クロックドメイン２２内のバッファ２４には、図３に示すテストクロックｃｌｋＢが供給される。このクロックｃｌｋＢは、バッファ２４を介してフリップフロップＦＦＢ１に供給される。

本実施の形態においては、遷移期間にはＡＮＤゲート２８にＬレベルの制御信号Ｓが入力されており、フリップフロップＦＦＢ１以外の低速クロックドメイン２２内の全てのフリップフロップには、ＡＮＤゲート２８から図３に示すクロックｃｌｋＣが供給される。即ち、遷移期間においては、ＡＮＤゲート２８からはテストクロックは出力されない。つまり、遷移期間においては、低速クロックドメイン２２内の後段フリップフロップＦＦＢ１のみにテストクロックが供給される。

高速クロックドメイン２１の前段フリップフロップＦＦＡ１に遷移期間の最初のパルス（ラウンチパルス）が供給されることによって、前段フリップフロップＦＦＡ１に取り込まれた値がロジック２５に供給され、ロジック２５において論理演算が行われる。

次に発生した２つ目のキャプチャパルスが後段フリップフロップＦＦＢ１に供給されると、後段フリップフロップＦＦＢ１は、ロジック２５の論理演算結果をキャプチャパルスで取り込んで出力する。ロジック２５に遅延故障が生じていない場合には、後段フリップフロップＦＦＢ１からはロジック２５にセットされた値に対する期待値が出力される。

なお、ロジック２６の前段フリップフロップＦＦＢ２及び後段フリップフロップＦＦＢ３には、遷移期間においては、クロックｃｌｋＣが供給され、高速のラウンチ及びキャプチャパルスが供給されないので、ロジック２６にはタイミング違反は発生しない。これにより、ロジック２６の出力を保持する後段フリップフロップＦＦＢ３にエラーが転送されることはない。

制御信号ＳがＨレベルになることにより遷移期間が終了する。これにより、転送期間に移行する。転送期間においては、端子１１，１２を介して入力されたクロックＣＬＫＨ，ＣＬＫＬが、低速クロックドメイン２２に供給される。転送期間には、制御信号ＳはＨレベルであり、クロックＣＬＫＨ，ＣＬＫＬは、低速クロックドメイン２２内の全てのフリップフロップに供給される。これにより、後段フリップフロップＦＦＢ１の出力は、スキャンチェイン化された各フリップフロップを介して出力される。

低速クロックドメイン２２内の後段フリップフロップＦＦＢ１以外の全てのフリップフロップには、遷移期間において高速のテストクロックは供給されていない。従って、遷移期間において、低速クロックドメイン２２内のロジックの出力を保持するフリップフロップに高速クロックを用いたことによるタイミング違反のエラーが保持されることはない。

従って、転送期間において、後段フリップフロップＦＦＢ１の出力を低速クロックドメイン２２内のスキャンチェインを利用して転送した場合でも、後段フリップフロップＦＦＢ１の出力をエラー無く取り出すことができ、ロジック２５の遅延故障の有無を確実に検出可能である。

このように、本実施の形態においては、遅延故障テストにおいてテストクロックを供給する遷移期間では、低速クロックドメイン２２内の後段フリップフロップＦＦＢ１以外の全てのフリップフロップへのテストクロックの供給を停止する。これにより、低速クロックドメイン２２内の後段フリップフロップＦＦＢ１以外の全てのフリップフロップが高速クロックによって動作することはなく、これらのフリップフロップにロジックのエラーが保持されることはない。これにより、１種類のテストクロックのみを用いて、簡単な構成で、高速クロックドメイン２１と低速クロックドメイン２２との間のロジックの遅延故障テストが可能である。

（第２の実施の形態）
図４は本発明の第２の実施の形態を示すブロック図である。図４において図１と同一の構成要素には同一符号を付して説明を省略する。

本実施の形態はＡＮＤゲート２８に変えてテストリセット制御部３１を設けた点が第１の実施の形態と異なる。端子３０には、低速クロックドメイン２２内の各フリップフロップをリセットするためのリセット信号ＲＢが供給される。端子３０からのリセット信号ＲＢは、低速クロックドメイン２２内のフリップフロップＦＦＢ１に供給されると共に、テストリセット制御部３１にも与えられる。

テストリセット制御部３１は、一方入力端にリセット信号ＲＢが入力され、他方入力端に制御信号Ｓの反転信号が入力される。テストリセット制御部３１は、制御信号ＳのＬ期間、即ち、遷移期間に、リセット信号ＲＢを低速クロックドメイン２２内のフリップフロップＦＦＢ１以外の全てのフリップフロップに供給するようになっている。

このように構成された実施の形態においては、遅延故障テストにおける転送期間の動作は、第１の実施の形態と同様である。本実施の形態においては、遷移期間においては、高速クロックドメイン２１内の全てのフリップフロップだけでなく、低速クロックドメイン２２内の全てのフリップフロップにもテストクロックｃｌｋＡ，ｃｌｋＢ（図３参照）が供給される。

これにより、遷移期間には、高速クロックドメイン２１内のフリップフロップＦＦＡ１には、バッファ２４を介して図３に示すラウンチパルスが与えられる。このラウンチパルスによって、前段フリップフロップＦＦＡ１に取り込まれた値がロジックに供給され、ロジック２５において論理演算が行われる。

次のクロックタイミングで、低速クロックドメイン２２内のバッファ２４を介して低速クロックドメイン２２内のフリップフロップＦＦＢ１に、図３に示すキャプチャパルスが供給される。このキャプチャクパルスによって、後段フリップフロップＦＦＢ１は、ロジック２５の論理演算結果を取り込んで出力する。ロジック２５に遅延故障が生じていない場合には、後段フリップフロップＦＦＢ１からはロジック２５にセットされた値に対する期待値が出力される。

一方、遷移期間においては、制御信号Ｓの反転信号はＨレベルとなり、テストリセット制御部３１は、リセット信号ＲＢを、低速クロックドメイン２２内のフリップフロップＦＦＢ１以外の全てのフリップフロップに供給する。

これにより、低速クロックドメイン２２内のフリップフロップＦＦＢ１以外の全てのフリップフロップはリセットされる。例え、低速クロックドメイン２２に高速クロックが供給されたことによるタイミング違反が発生していたとしても、低速クロックドメイン２２内のフリップフロップＦＦＢ１以外の全てのフリップフロップにおいて、タイミング違反によるエラーは保持されない。

転送期間になると、制御信号Ｓの反転信号はＬレベルとなり、テストリセット制御部３１は、リセット信号ＲＢを出力しない。転送期間には、低速クロックドメイン２２内の全てのフリップフロップにクロックＣＬＫＨ，ＣＬＫＬが供給される（図３参照）。これにより、後段フリップフロップＦＦＢ１の出力は、スキャンチェイン化された各フリップフロップを介して出力される。

このように、本実施の形態においても、遅延故障テストにおいてテストクロックを供給する遷移期間においては、低速クロックドメイン２２内の後段フリップフロップＦＦＢ１以外の全てのフリップフロップがリセットされる。これにより、低速クロックドメイン２２内の後段フリップフロップＦＦＢ１以外の全てのフリップフロップにタイミング違反によるエラーが保持されることはなく、高速クロックドメイン２１と低速クロックドメイン２２との間のロジックの遅延故障テストが可能である。

なお、上記実施の形態においては、動作周波数が異なる２種類のクロックドメインが存在する例について説明したが、３種類以上のクロックドメインが存在する場合にも同様に適用可能であることは明らかである。

本発明の第１の実施の形態に係る半導体集積回路装置を示すブロック図。 実施の形態の動作を説明するためのフローチャート。 実施の形態の動作を説明するためのタイミングチャート。 本発明の第２の実施の形態を示すブロック図。

符号の説明

１…半導体集積回路装置、１４…ＰＬＬ回路、１５ａ，１５ｂ，１９，２０…セレクタ、１６…分周回路、１７…パルス制御部、２１…高速クロックドメイン、２２…低速クロックドメイン、２５，２６…ロジック、２８…ＡＮＤゲート、ＦＦＡ１，ＦＦＢ１〜ＦＦＢ３…フリップフロップ。

Claims (5)

1. 複数の第１のフリップフロップがデータパス上に設けられ第１のクロックで動作する第１のクロックドメインと、
   複数の第２のフリップフロップがデータパス上に設けられ前記第１のクロックの周波数よりも低い周波数の第２のクロックで動作する第２のクロックドメインと、
   遅延故障テスト時に、前記第１のクロックに基づくテストクロックを前記第１のフリップフロップの全てに供給する第１のテストクロック供給部と、
   前記遅延故障テスト時に、前記第１のクロックに基づくテストクロックを、前記複数の第２のフリップフロップのうち前記第１のクロックドメインからのデータが入力される第３のフリップフロップに供給し、前記複数の第２のフリップフロップのうち前記第３のフリップフロップを除く複数の第４のフリップフロップには供給しない第２のテストクロック供給部と
   を具備したことを特徴とする半導体集積回路装置。
2. 前記第１及び第２のテストクロック供給部は、前記遅延故障テストの転送期間において、前記第２のクロックの周波数以下の周波数の第３のクロックを前記第１及び第２のフリップフロップの全てに供給し、前記遅延故障テストの遷移期間において、前記テストクロックを前記第１及び第３のフリップフロップの全てに供給する
   ことを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記第２のテストクロック供給部は、
   前記テストクロックを前記第３のフリップフロップに供給する第１のクロックパスと、
   前記テストクロックを前記第４のフリップフロップの全てに供給する第２のクロックパスと、
   前記遷移期間には前記第２のクロックパスを遮断する第１のゲート回路と
   を具備することを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記第２のテストクロック供給部は、
   前記テストクロックを前記第３のフリップフロップに供給する第１のクロックパスと、
   前記第４のフリップフロップの全てにリセット信号を供給するリセットパスと、
   前記遷移期間にのみ前記リセットパスを導通させる第２のゲート回路と
   を具備することを特徴とする請求項２に記載の半導体集積回路装置。
5. 複数の第１のフリップフロップがデータパス上に設けられ第１のクロックで動作する第１のクロックドメインと、複数の第２のフリップフロップがデータパス上に設けられ前記第１のクロックの周波数よりも低い周波数の第２のクロックで動作する第２のクロックドメインとを具備し、前記複数の第２のフリップフロップは、前記第１のクロックドメインからのデータが入力される第３のフリップフロップと前記複数の第２のフリップフロップのうち前記第３のフリップフロップを除く全ての複数の第４のフリップフロップとを有する半導体集積回路装置の遅延故障テスト方法であって、
   前記遅延故障テストの転送期間において、前記第２のクロックの周波数以下の周波数の第３のクロックを前記第１及び第２のフリップフロップの全てに供給し、
   前記遅延故障テストの遷移期間において、前記テストクロックを前記第１及び第２のフリップフロップのうち前記第４のフリップフロップを除く全てのフリップフロップに供給する
   ことを特徴とする半導体集積回路装置の遅延故障テスト方法。

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