JP2010091482A - 半導体集積回路装置及びその遅延故障テスト方法 - Google Patents
半導体集積回路装置及びその遅延故障テスト方法 Download PDFInfo
- Publication number
- JP2010091482A JP2010091482A JP2008263182A JP2008263182A JP2010091482A JP 2010091482 A JP2010091482 A JP 2010091482A JP 2008263182 A JP2008263182 A JP 2008263182A JP 2008263182 A JP2008263182 A JP 2008263182A JP 2010091482 A JP2010091482 A JP 2010091482A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- clock
- test
- flops
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000010998 test method Methods 0.000 title claims description 5
- 238000012360 testing method Methods 0.000 claims abstract description 112
- 230000007704 transition Effects 0.000 claims description 27
- 101150108864 Ffar1 gene Proteins 0.000 description 10
- 101100264077 Xenopus laevis wrn gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 101100113701 Dictyostelium discoideum clkA gene Proteins 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318594—Timing aspects
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】 動作周波数が異なる2種類のクロックドメイン間に存在するロジックの遅延故障テストを可能にする。
【解決手段】 複数の第1のフリップフロップが設けられ第1のクロックで動作する第1のクロックドメイン21と、複数の第2のフリップフロップが設けられ第1のクロックの周波数よりも低い周波数の第2のクロックで動作する第2のクロックドメイン22と、遅延故障テスト時に、第1のクロックに基づくテストクロックを第1のフリップフロップの全てに供給する第1のテストクロック供給部と、遅延故障テスト時に、第1のクロックに基づくテストクロックを、複数の第2のフリップフロップのうち第1のクロックドメインからのデータが入力される第3のフリップフロップに供給し、複数の第2のフリップフロップのうち第3のフリップフロップを除く複数の第4のフリップフロップには供給しない第2のテストクロック供給部とを具備したことを特徴とする。
【選択図】図1
【解決手段】 複数の第1のフリップフロップが設けられ第1のクロックで動作する第1のクロックドメイン21と、複数の第2のフリップフロップが設けられ第1のクロックの周波数よりも低い周波数の第2のクロックで動作する第2のクロックドメイン22と、遅延故障テスト時に、第1のクロックに基づくテストクロックを第1のフリップフロップの全てに供給する第1のテストクロック供給部と、遅延故障テスト時に、第1のクロックに基づくテストクロックを、複数の第2のフリップフロップのうち第1のクロックドメインからのデータが入力される第3のフリップフロップに供給し、複数の第2のフリップフロップのうち第3のフリップフロップを除く複数の第4のフリップフロップには供給しない第2のテストクロック供給部とを具備したことを特徴とする。
【選択図】図1
Description
本発明は、異なる周波数で動作する複数のクロックドメインを有する半導体集積回路装置及びその遅延故障テスト方法に関する。
従来、大規模集積回路(LSI)においては、多数のフリップフロップが構成されている。このようなLSIの故障診断のために、回路内部のフリップフロップをチェイン状の経路を有するスキャンフリップフロップとして構成したスキャンチェインが用いられることがある。
近年、対象回路の高速化に伴い、遅延故障に対するテスト(遅延故障テスト)が採用されるようになってきた。遅延故障テストは、スキャン設計された回路のフリップフロップ間の組み合わせ回路部を対象にして、所定の遅延時間内にデータが遷移可能であるか否かをテストするものである。
遅延故障テストにおいては、先ず、スキャンチェインを利用してフリップフロップに必要な値をセットする。次に、テストしたい周波数で高速にクロック信号を2つ印加する。そうすると、最初のクロックパルス(ラウンチパルス)で前段のフリップフロップ(以下、前段フリップフロップという)に発生した値の変化がロジックに与えられ、2番目のクロックパルス(キャプチャパルス)でロジックの出力が後段のフリップフロップ(以下、後段フリップフロップという)に取り込まれる。後段フリップフロップの出力をスキャンチェインを介して取り出すことで、前段フリップフロップと後段フリップフロップとの間のテスト周波数におけるロジックの遅延故障を検出することができる。
遅延故障テストにおいては、先ず、スキャンチェインを利用してフリップフロップに必要な値をセットする。次に、テストしたい周波数で高速にクロック信号を2つ印加する。そうすると、最初のクロックパルス(ラウンチパルス)で前段のフリップフロップ(以下、前段フリップフロップという)に発生した値の変化がロジックに与えられ、2番目のクロックパルス(キャプチャパルス)でロジックの出力が後段のフリップフロップ(以下、後段フリップフロップという)に取り込まれる。後段フリップフロップの出力をスキャンチェインを介して取り出すことで、前段フリップフロップと後段フリップフロップとの間のテスト周波数におけるロジックの遅延故障を検出することができる。
ところで、近年、LSI内の各素子の駆動周波数は極めて高くなっており、例えば、周波数が500MHzの高速クロックが用いられることがある。遅延故障テストにおいても、このような高速動作に対応するために高速クロックを用いたテストが必要である。この場合に、ラウンチ及びキャプチャパルス(以下、テストクロックともいう)をLSIの外部のテスタから供給しようとすると、波形歪みによって遅延故障テストの計測が困難である。そこで、LSI内に構成されたPLL回路の出力を用いて、テストクロックを発生させることが考えられる。
ところで、LSI内には、高速駆動する素子と低速駆動する素子とが混在して設けられることがある。この場合でも、高速駆動する素子群に高速のテストクロックを与え、低速駆動する素子群に低速のテストクロックを与えることで、各素子群の遅延故障テストが可能である。
しかしながら、テスト対象のロジックが、高速駆動する素子群と低速駆動する素子群との間に位置する場合がある。即ち、高速駆動する素子群の出力が与えられ、出力を低速駆動する素子群に出力するロジックが存在することがある。
このようなロジックについては、前段フリップフロップは高速駆動する素子群に属し、後段フリップフロップは低速駆動する素子群に属する。このようなロジックの遅延故障を検出するためには、ロジックに値を入力するためのラウンチパルスとロジックの出力を取り込むためのキャプチャクパルスは、高速クロックである必要がある。即ち、後段フリップフロップにも高速クロックを供給する必要があり、低速駆動する素子群に高速クロックが供給されることになる。低速駆動する素子群は、高速クロックによる動作は保証されておらず、高速クロックで動作した場合にはタイミング違反によるエラーが発生することがある。この場合には、遅延故障の検出結果は低速駆動する素子群のスキャンチェインを介して得られるので、遅延故障の検出結果はエラーとなる可能性がある。
なお、特許文献1においては、高速駆動する素子用の高速テストクロックと低速駆動する素子用の低速テストクロックとを用いて遅延故障テストを行う方法が開示されている。しかしながら、特許文献1の方法では、高速テストクロックと低速テストクロックとを夫々必要な素子に供給するために、回路が複雑化してしまう。
特開2007−327838号公報
本発明は、簡単な構成で、高速駆動する素子群と低速駆動する素子群との間に位置するロジックについて故障テストを行うことができる半導体集積回路装置及びその遅延故障テスト方法を提供することを目的とする。
本発明の一態様の半導体集積回路装置は、複数の第1のフリップフロップがデータパス上に設けられ第1のクロックで動作する第1のクロックドメインと、複数の第2のフリップフロップがデータパス上に設けられ前記第1のクロックの周波数よりも低い周波数の第2のクロックで動作する第2のクロックドメインと、遅延故障テスト時に、前記第1のクロックに基づくテストクロックを前記第1のフリップフロップの全てに供給する第1のテストクロック供給部と、前記遅延故障テスト時に、前記第1のクロックに基づくテストクロックを、前記複数の第2のフリップフロップのうち前記第1のクロックドメインからのデータが入力される第3のフリップフロップに供給し、前記複数の第2のフリップフロップのうち前記第3のフリップフロップを除く複数の第4のフリップフロップには供給しない第2のテストクロック供給部とを具備したことを特徴とする。
本発明の一態様の半導体集積回路装置の遅延故障テスト方法は、複数の第1のフリップフロップがデータパス上に設けられ第1のクロックで動作する第1のクロックドメインと、複数の第2のフリップフロップがデータパス上に設けられ前記第1のクロックの周波数よりも低い周波数の第2のクロックで動作する第2のクロックドメインとを具備し、前記複数の第2のフリップフロップは、前記第1のクロックドメインからのデータが入力される第3のフリップフロップと前記複数の第2のフリップフロップのうち前記第3のフリップフロップを除く全ての複数の第4のフリップフロップとを有する半導体集積回路装置の遅延故障テスト方法であって、前記遅延故障テストの転送期間において、前記第2のクロックの周波数以下の周波数の第3のクロックを前記第1及び第2のフリップフロップの全てに供給し、前記遅延故障テストの遷移期間において、前記テストクロックを前記第1及び第2のフリップフロップのうち前記第4のフリップフロップを除く全てのフリップフロップに供給することを特徴とする。
本発明によれば、簡単な構成で、高速駆動する素子群と低速駆動する素子群との間に位置するロジックについて故障テストを行うことができるという効果を有する。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
(第1の実施の形態)
図1は本発明の第1の実施の形態に係る半導体集積回路装置を示すブロック図である。
図1は本発明の第1の実施の形態に係る半導体集積回路装置を示すブロック図である。
図1において、半導体集積回路装置1上には、高速クロックドメイン21と低速クロックドメイン22とが構成されている。クロックドメイン21,22には、図示しない複数のロジック及びフリップフロップが構成されている。各クロックドメイン21,22の各フリップフロップは、夫々スキャンチェイン化されている。
なお、フリップフロップは、データパス上の値を保持する記憶素子であるが、本明細書中ではフリップフロップはラッチ回路を含むものとする。
図1の例では、高速クロックドメイン21は、フリップフロップFFA1を含む図示しない複数のフリップフロップ及び図示しない複数のロジックを有する。また、図1の例では、低速クロックドメイン22は、フリップフロップFFB1〜FFB3を含む図示しない複数のフリップフロップ及びロジック26を含む図示しない複数のロジックを有する。フリップフロップFFB1〜FFB3は、図示しない配線によって共通のスキャンチェインを構成する。
クロックドメイン21,22において、システムの機能を実現する通常モード時には図示しないデータパスを介してデータ転送が行われる。また、スキャンテスト等のテストモード時には、スキャンチェインを利用して図示しないスキャンパスを介したデータ転送も行われる。
通常モード時には、高速クロックドメイン21及び低速クロックドメイン22内の各素子は、後述するPLL回路14の出力に基づいて動作する。即ち、高速クロックドメイン21内の各フリップフロップは、PLL回路14からの高速クロックCLKPが与えられて動作し、低速クロックドメイン22内の各フリップフロップは、高速クロックCLKPを分周して得られた低速クロックが与えられて動作するようになっている。
低速クロックドメイン22内のロジック26は、データパス上のフリップフロップFFB2を介して値が入力され、所定の論理演算を行った後、値をフリップフロップFFB3に出力するようになっている。
一方、ロジック25は、データパス上のフリップフロップFFA1を介して値が入力され、所定の論理演算を行った後、値をフリップフロップFFB1に出力するようになっている。即ち、ロジック25は、通常モード時においては、高速クロックCLKPによって動作するフリップフロップFFA1からデータが転送されて高速動作する。そして、ロジック25は、高速動作によって得た演算結果を、低速クロックで動作する低速クロックドメイン22内のフリップフロップFFB1に出力するようになっている。
PLL回路14は、高速クロックCLKPを発生する。この高速クロックCLKPは、セレクタ15a、分周回路16及びパルス制御部17に供給される。分周回路16は高速クロックCLKPを分周して低速クロックを発生させ、セレクタ15bに出力する。
セレクタ15aは、高速クロックドメイン21内の各素子に供給するクロックを選択するものであり、通常モードとテストモードとを指定するモード信号によって制御される。セレクタ15aは、通常モード時には、PLL回路14からのクロックCLKPを高速クロックドメイン21に与え、テストモード時には、セレクタ19の出力を高速クロックドメイン21に与える。
また、セレクタ15bは、低速クロックドメイン22内の各素子に供給するクロックを選択するものであり、モード信号によって制御される。セレクタ15bは、通常モード時には、分周回路16からの低速クロックを低速クロックドメイン22に与え、テストモード時には、セレクタ20の出力を低速クロックドメイン22に与える。
これにより、通常モード時には、PLL回路14からの高速クロックCLKPがセレクタ15aを介して高速クロックドメイン21に供給されると共に、分周回路16からの低速クロックがセレクタ15bを介して低速クロックドメイン22に供給される。
端子11乃至13には、夫々クロックCLKH、クロックCLKL及び制御信号Sが入力される。クロックCLKHは、高速クロックドメイン21において、スキャンチェインを利用して値を転送する場合に用いられるクロックである。クロックCLKLは、低速クロックドメイン22において、スキャンチェインを利用して値を転送する場合に用いられるクロックである。
なお、クロックCLKH,CLKLは、いずれも通常モード時に低速クロックドメイン22に供給する低速クロックの周波数以下の周波数に設定される。
制御信号Sは、テストモード時において、フリップフロップFFA1とフリップフロップFFB1との間のデータパス上の遅延故障検出のために、データパス上の論理値を遷移させる期間(以下、遷移期間という)と、スキャンチェインを利用してフリップフロップの値を転送する期間(以下、転送期間という)とを指定するための信号である。制御信号Sは、例えば、転送期間にはハイレベル(以下、Hレベルという)となり、遷移期間にはローレベル(以下、Lレベルという)となる。なお、制御信号Sは、通常モード時には常にHレベルである。制御信号Sは、セレクタ19,20及びANDゲート28に供給される。
クロックCLKHはセレクタ19に与えられ、クロックCLKLはセレクタ20に与えられる。セレクタ19は遷移期間にはパルス制御部17の出力を選択し、転送期間にはクロックCLKHを選択してテストモード時の信号としてセレクタ15aに出力する。また、セレクタ20は遷移期間にはパルス制御部17の出力を選択し、転送期間にはクロックCLKLを選択してテストモード時の信号としてセレクタ15bに出力する。
パルス制御部17は、遅延故障検出のためのテストクロックを生成するものであって、遷移期間において、高速クロックCLKPの連続する2パルスをラウンチ及びキャプチャパルスとして出力する。パルス制御部17からのテストクロックは、セレクタ19,20に供給される。
これにより、テストモード時には、転送期間において、クロックCLKHがセレクタ19,15aを介して高速クロックドメイン21に供給されると共に、クロックCLKLがセレクタ20,15bを介して低速クロックドメイン22に供給される。また、遷移期間においては、パルス制御部17からのテストクロックがセレクタ19,15aを介して高速クロックドメイン21に供給されると共に、パルス制御部17からのテストクロックがセレクタ20,15bを介して低速クロックドメイン22に供給される。
セレクタ15aからのクロックは、各クロックパスに夫々設けられたバッファ23を介して高速クロックドメイン21内の各フリップフロップに供給される。また、セレクタ15bからのクロックは、各クロックパスに夫々設けられたバッファ24を介して低速クロックドメイン22内の各フリップフロップに供給される。
本実施の形態においては、低速クロックドメイン22内のバッファ23の出力は、ロジック25の後段フリップフロップFFB1のみに直接供給される。低速クロックドメイン22内においては、後段フリップフロップFFB1以外の全てのフリップフロップには、ANDゲート28からクロックが供給される。ANDゲート28は、バッファ24の出力及び制御信号Sが入力される。ANDゲート28は、制御信号SがHレベルの場合にのみ、バッファ24からのクロックを後段フリップフロップFFB1以外の全てのフリップフロップに供給するようになっている。
次に、このように構成された実施の形態の動作について図2及び図3を参照して説明する。図2は実施の形態の動作を説明するためのフローチャートである。また、図3は実施の形態の動作を説明するためのタイミングチャートである。
通常モードにおいては、PLL回路14からの高速クロックがセレクタ15aを介して高速クロックドメイン21に供給される。これにより、高速クロックドメイン21内の各素子は、高速クロックCKLPによって動作する。また、PLL回路14からの高速クロックCLKPは、分周回路16に与えられて分周され、低速クロックが生成される。分周回路16からの低速クロックはセレクタ15bを介して低速クロックドメイン22に供給される。こうして、低速クロックドメイン22内の各素子は、低速クロックによって動作する。
次に、テストモードの動作について説明する。
遅延故障を検出する場合には、高速クロックを用いたテストと低速クロックを用いたテストの2種類を行う。即ち、図2のステップS1において、通常モード時に低速クロックドメイン22に与える低速クロックを用いた遅延故障テストを実施する。次いでステップS2において、通常モード時に高速クロックドメイン21に与える高速クロックを用いた遅延故障テストを行う。なお、ステップS1,S2の遅延故障テストは、どちらを先に実施してもよい。
ステップS1において、高速クロックドメイン21及び低速クロックドメイン22に対して低速クロックを用いたテストを実施することにより、少なくとも低速クロックドメイン22についての遅延故障の有無を確認することができる。なお、低速クロックを用いたテストについては、従来特には問題は生じていないので説明を省略する。
図1の回路は、高速クロックを用いた遅延故障テストに対応した構成を示している。本実施の形態においては、高速クロックを用いた遅延故障テストによって、高速クロックドメイン21内の各ロジックの遅延故障テストと高速クロックドメイン21と低速クロックドメイン22との間に位置するロジックの遅延故障テストとが可能である。
モード信号によって、スキャンテストによる遅延故障テストの開始が指示されると、セレクタは15a,15bは夫々セレクタ19,20の出力を選択する。遅延故障テストの開始時には、図3に示すように、制御信号Sは転送期間を示すHレベルとなる。これにより、セレクタ19,20は端子11,12に供給されたクロックCLKH及びCLKLを選択する。端子11,12からのクロックCLKH,CLKLはセレクタ19,20及びセレクタ15a,15bを介して高速クロックドメイン21及び低速クロックドメイン22に供給される。
図3に示すように、クロックCLKH,CLKLは、十分に低い周波数に設定される。このクロックCLKH,CLKLを用いることで、高速クロックドメイン21及び低速クロックドメイン22内の各フリップフロップを確実に駆動して、各フリップフロップにテストに必要な値をセットすることができる。
高速クロックドメイン21及び低速クロックドメイン22内の各フリップフロップに値がセットされると、制御信号Sは、Lレベルとなって遷移期間が指定される。これにより、セレクタ19,20は、パルス制御部17の出力を選択する。パルス制御部17は、高速クロックCLKPが与えられており、遷移期間内の所定のタイミングで、高速クロックCLKPの連続した2パルスのみを夫々ラウンチ及びキャプチャパルス(テストクロック)として出力する。
パルス制御部17からのテストクロックは、セレクタ19,15aを介して高速クロックドメイン21内の各フリップフロップに供給される。高速クロックドメイン21内のフリップフロップFFA1には、バッファ24を介して図3に示すテストクロックclkAが与えられる。
また、パルス制御部17からのテストクロックは、セレクタ20,15bを介して低速クロックドメイン22にも供給される。低速クロックドメイン22内のバッファ24には、図3に示すテストクロックclkBが供給される。このクロックclkBは、バッファ24を介してフリップフロップFFB1に供給される。
本実施の形態においては、遷移期間にはANDゲート28にLレベルの制御信号Sが入力されており、フリップフロップFFB1以外の低速クロックドメイン22内の全てのフリップフロップには、ANDゲート28から図3に示すクロックclkCが供給される。即ち、遷移期間においては、ANDゲート28からはテストクロックは出力されない。つまり、遷移期間においては、低速クロックドメイン22内の後段フリップフロップFFB1のみにテストクロックが供給される。
高速クロックドメイン21の前段フリップフロップFFA1に遷移期間の最初のパルス(ラウンチパルス)が供給されることによって、前段フリップフロップFFA1に取り込まれた値がロジック25に供給され、ロジック25において論理演算が行われる。
次に発生した2つ目のキャプチャパルスが後段フリップフロップFFB1に供給されると、後段フリップフロップFFB1は、ロジック25の論理演算結果をキャプチャパルスで取り込んで出力する。ロジック25に遅延故障が生じていない場合には、後段フリップフロップFFB1からはロジック25にセットされた値に対する期待値が出力される。
なお、ロジック26の前段フリップフロップFFB2及び後段フリップフロップFFB3には、遷移期間においては、クロックclkCが供給され、高速のラウンチ及びキャプチャパルスが供給されないので、ロジック26にはタイミング違反は発生しない。これにより、ロジック26の出力を保持する後段フリップフロップFFB3にエラーが転送されることはない。
制御信号SがHレベルになることにより遷移期間が終了する。これにより、転送期間に移行する。転送期間においては、端子11,12を介して入力されたクロックCLKH,CLKLが、低速クロックドメイン22に供給される。転送期間には、制御信号SはHレベルであり、クロックCLKH,CLKLは、低速クロックドメイン22内の全てのフリップフロップに供給される。これにより、後段フリップフロップFFB1の出力は、スキャンチェイン化された各フリップフロップを介して出力される。
低速クロックドメイン22内の後段フリップフロップFFB1以外の全てのフリップフロップには、遷移期間において高速のテストクロックは供給されていない。従って、遷移期間において、低速クロックドメイン22内のロジックの出力を保持するフリップフロップに高速クロックを用いたことによるタイミング違反のエラーが保持されることはない。
従って、転送期間において、後段フリップフロップFFB1の出力を低速クロックドメイン22内のスキャンチェインを利用して転送した場合でも、後段フリップフロップFFB1の出力をエラー無く取り出すことができ、ロジック25の遅延故障の有無を確実に検出可能である。
このように、本実施の形態においては、遅延故障テストにおいてテストクロックを供給する遷移期間では、低速クロックドメイン22内の後段フリップフロップFFB1以外の全てのフリップフロップへのテストクロックの供給を停止する。これにより、低速クロックドメイン22内の後段フリップフロップFFB1以外の全てのフリップフロップが高速クロックによって動作することはなく、これらのフリップフロップにロジックのエラーが保持されることはない。これにより、1種類のテストクロックのみを用いて、簡単な構成で、高速クロックドメイン21と低速クロックドメイン22との間のロジックの遅延故障テストが可能である。
(第2の実施の形態)
図4は本発明の第2の実施の形態を示すブロック図である。図4において図1と同一の構成要素には同一符号を付して説明を省略する。
図4は本発明の第2の実施の形態を示すブロック図である。図4において図1と同一の構成要素には同一符号を付して説明を省略する。
本実施の形態はANDゲート28に変えてテストリセット制御部31を設けた点が第1の実施の形態と異なる。端子30には、低速クロックドメイン22内の各フリップフロップをリセットするためのリセット信号RBが供給される。端子30からのリセット信号RBは、低速クロックドメイン22内のフリップフロップFFB1に供給されると共に、テストリセット制御部31にも与えられる。
テストリセット制御部31は、一方入力端にリセット信号RBが入力され、他方入力端に制御信号Sの反転信号が入力される。テストリセット制御部31は、制御信号SのL期間、即ち、遷移期間に、リセット信号RBを低速クロックドメイン22内のフリップフロップFFB1以外の全てのフリップフロップに供給するようになっている。
このように構成された実施の形態においては、遅延故障テストにおける転送期間の動作は、第1の実施の形態と同様である。本実施の形態においては、遷移期間においては、高速クロックドメイン21内の全てのフリップフロップだけでなく、低速クロックドメイン22内の全てのフリップフロップにもテストクロックclkA,clkB(図3参照)が供給される。
これにより、遷移期間には、高速クロックドメイン21内のフリップフロップFFA1には、バッファ24を介して図3に示すラウンチパルスが与えられる。このラウンチパルスによって、前段フリップフロップFFA1に取り込まれた値がロジックに供給され、ロジック25において論理演算が行われる。
次のクロックタイミングで、低速クロックドメイン22内のバッファ24を介して低速クロックドメイン22内のフリップフロップFFB1に、図3に示すキャプチャパルスが供給される。このキャプチャクパルスによって、後段フリップフロップFFB1は、ロジック25の論理演算結果を取り込んで出力する。ロジック25に遅延故障が生じていない場合には、後段フリップフロップFFB1からはロジック25にセットされた値に対する期待値が出力される。
一方、遷移期間においては、制御信号Sの反転信号はHレベルとなり、テストリセット制御部31は、リセット信号RBを、低速クロックドメイン22内のフリップフロップFFB1以外の全てのフリップフロップに供給する。
これにより、低速クロックドメイン22内のフリップフロップFFB1以外の全てのフリップフロップはリセットされる。例え、低速クロックドメイン22に高速クロックが供給されたことによるタイミング違反が発生していたとしても、低速クロックドメイン22内のフリップフロップFFB1以外の全てのフリップフロップにおいて、タイミング違反によるエラーは保持されない。
転送期間になると、制御信号Sの反転信号はLレベルとなり、テストリセット制御部31は、リセット信号RBを出力しない。転送期間には、低速クロックドメイン22内の全てのフリップフロップにクロックCLKH,CLKLが供給される(図3参照)。これにより、後段フリップフロップFFB1の出力は、スキャンチェイン化された各フリップフロップを介して出力される。
このように、本実施の形態においても、遅延故障テストにおいてテストクロックを供給する遷移期間においては、低速クロックドメイン22内の後段フリップフロップFFB1以外の全てのフリップフロップがリセットされる。これにより、低速クロックドメイン22内の後段フリップフロップFFB1以外の全てのフリップフロップにタイミング違反によるエラーが保持されることはなく、高速クロックドメイン21と低速クロックドメイン22との間のロジックの遅延故障テストが可能である。
なお、上記実施の形態においては、動作周波数が異なる2種類のクロックドメインが存在する例について説明したが、3種類以上のクロックドメインが存在する場合にも同様に適用可能であることは明らかである。
1…半導体集積回路装置、14…PLL回路、15a,15b,19,20…セレクタ、16…分周回路、17…パルス制御部、21…高速クロックドメイン、22…低速クロックドメイン、25,26…ロジック、28…ANDゲート、FFA1,FFB1〜FFB3…フリップフロップ。
Claims (5)
- 複数の第1のフリップフロップがデータパス上に設けられ第1のクロックで動作する第1のクロックドメインと、
複数の第2のフリップフロップがデータパス上に設けられ前記第1のクロックの周波数よりも低い周波数の第2のクロックで動作する第2のクロックドメインと、
遅延故障テスト時に、前記第1のクロックに基づくテストクロックを前記第1のフリップフロップの全てに供給する第1のテストクロック供給部と、
前記遅延故障テスト時に、前記第1のクロックに基づくテストクロックを、前記複数の第2のフリップフロップのうち前記第1のクロックドメインからのデータが入力される第3のフリップフロップに供給し、前記複数の第2のフリップフロップのうち前記第3のフリップフロップを除く複数の第4のフリップフロップには供給しない第2のテストクロック供給部と
を具備したことを特徴とする半導体集積回路装置。 - 前記第1及び第2のテストクロック供給部は、前記遅延故障テストの転送期間において、前記第2のクロックの周波数以下の周波数の第3のクロックを前記第1及び第2のフリップフロップの全てに供給し、前記遅延故障テストの遷移期間において、前記テストクロックを前記第1及び第3のフリップフロップの全てに供給する
ことを特徴とする請求項1に記載の半導体集積回路装置。 - 前記第2のテストクロック供給部は、
前記テストクロックを前記第3のフリップフロップに供給する第1のクロックパスと、
前記テストクロックを前記第4のフリップフロップの全てに供給する第2のクロックパスと、
前記遷移期間には前記第2のクロックパスを遮断する第1のゲート回路と
を具備することを特徴とする請求項2に記載の半導体集積回路装置。 - 前記第2のテストクロック供給部は、
前記テストクロックを前記第3のフリップフロップに供給する第1のクロックパスと、
前記第4のフリップフロップの全てにリセット信号を供給するリセットパスと、
前記遷移期間にのみ前記リセットパスを導通させる第2のゲート回路と
を具備することを特徴とする請求項2に記載の半導体集積回路装置。 - 複数の第1のフリップフロップがデータパス上に設けられ第1のクロックで動作する第1のクロックドメインと、複数の第2のフリップフロップがデータパス上に設けられ前記第1のクロックの周波数よりも低い周波数の第2のクロックで動作する第2のクロックドメインとを具備し、前記複数の第2のフリップフロップは、前記第1のクロックドメインからのデータが入力される第3のフリップフロップと前記複数の第2のフリップフロップのうち前記第3のフリップフロップを除く全ての複数の第4のフリップフロップとを有する半導体集積回路装置の遅延故障テスト方法であって、
前記遅延故障テストの転送期間において、前記第2のクロックの周波数以下の周波数の第3のクロックを前記第1及び第2のフリップフロップの全てに供給し、
前記遅延故障テストの遷移期間において、前記テストクロックを前記第1及び第2のフリップフロップのうち前記第4のフリップフロップを除く全てのフリップフロップに供給する
ことを特徴とする半導体集積回路装置の遅延故障テスト方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008263182A JP2010091482A (ja) | 2008-10-09 | 2008-10-09 | 半導体集積回路装置及びその遅延故障テスト方法 |
US12/533,639 US8145963B2 (en) | 2008-10-09 | 2009-07-31 | Semiconductor integrated circuit device and delay fault testing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008263182A JP2010091482A (ja) | 2008-10-09 | 2008-10-09 | 半導体集積回路装置及びその遅延故障テスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010091482A true JP2010091482A (ja) | 2010-04-22 |
Family
ID=42099993
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008263182A Pending JP2010091482A (ja) | 2008-10-09 | 2008-10-09 | 半導体集積回路装置及びその遅延故障テスト方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8145963B2 (ja) |
JP (1) | JP2010091482A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011257240A (ja) * | 2010-06-08 | 2011-12-22 | Renesas Electronics Corp | 半導体集積回路、そのテスト方法、半導体集積回路の設計方法及びプログラム |
JP2013007618A (ja) * | 2011-06-23 | 2013-01-10 | Lapis Semiconductor Co Ltd | 半導体集積回路 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8381050B2 (en) * | 2009-11-25 | 2013-02-19 | International Business Machines Corporation | Method and apparatus for increased effectiveness of delay and transition fault testing |
US9829535B2 (en) | 2015-01-21 | 2017-11-28 | International Business Machines Corporation | Test structure to measure delay variability mismatch of digital logic paths |
US10248520B2 (en) | 2015-09-25 | 2019-04-02 | Oracle International Corporation | High speed functional test vectors in low power test conditions of a digital integrated circuit |
US20210159840A1 (en) * | 2018-07-13 | 2021-05-27 | Silicon Mobility Sas | Motor control unit arrangements and components thereof |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6966021B2 (en) * | 1998-06-16 | 2005-11-15 | Janusz Rajski | Method and apparatus for at-speed testing of digital circuits |
CN100360950C (zh) * | 2002-01-28 | 2008-01-09 | Nxp股份有限公司 | 具有多个时钟域的电路的测试 |
TWI221926B (en) * | 2003-09-10 | 2004-10-11 | Realtek Semiconductor Corp | A multi-time domain logic system and related method |
JP2008530549A (ja) * | 2005-02-11 | 2008-08-07 | エヌエックスピー ビー ヴィ | 複数のクロック領域を有する集積回路のテスト方法 |
JP2006329737A (ja) | 2005-05-25 | 2006-12-07 | Renesas Technology Corp | 半導体集積回路装置とそのテスト方法 |
JP4845543B2 (ja) * | 2006-03-15 | 2011-12-28 | 富士通セミコンダクター株式会社 | 遅延故障試験回路 |
US7793179B2 (en) * | 2006-06-27 | 2010-09-07 | Silicon Image, Inc. | Test clock control structures to generate configurable test clocks for scan-based testing of electronic circuits using programmable test clock controllers |
EP2062064A1 (en) * | 2006-08-31 | 2009-05-27 | Nxp B.V. | Multi-clock system-on-chip with universal clock control modules for transition fault test at speed multi-core |
US7759629B2 (en) | 2007-03-20 | 2010-07-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
JPWO2009084124A1 (ja) * | 2007-12-27 | 2011-05-12 | パナソニック株式会社 | 半導体集積回路及びその設計方法 |
US20090187801A1 (en) * | 2008-01-17 | 2009-07-23 | Kamlesh Pandey | Method and system to perform at-speed testing |
-
2008
- 2008-10-09 JP JP2008263182A patent/JP2010091482A/ja active Pending
-
2009
- 2009-07-31 US US12/533,639 patent/US8145963B2/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011257240A (ja) * | 2010-06-08 | 2011-12-22 | Renesas Electronics Corp | 半導体集積回路、そのテスト方法、半導体集積回路の設計方法及びプログラム |
JP2013007618A (ja) * | 2011-06-23 | 2013-01-10 | Lapis Semiconductor Co Ltd | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
US20100095170A1 (en) | 2010-04-15 |
US8145963B2 (en) | 2012-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7793179B2 (en) | Test clock control structures to generate configurable test clocks for scan-based testing of electronic circuits using programmable test clock controllers | |
US7952390B2 (en) | Logic circuit having gated clock buffer | |
US7840861B2 (en) | Scan-based testing of devices implementing a test clock control structure (“TCCS”) | |
US9222979B2 (en) | On-chip controller and a system-on-chip | |
US9264049B2 (en) | Synchronous on-chip clock controllers | |
JP4091957B2 (ja) | 複数のクロック発生回路を含むテスト可能な集積回路 | |
EP1890234B1 (en) | Microcomputer and method for testing the same | |
JP2009222644A (ja) | 半導体集積回路、及び設計自動化システム | |
JP6054597B2 (ja) | 半導体集積回路 | |
US8612815B2 (en) | Asynchronous circuit with an at-speed built-in self-test (BIST) architecture | |
US10996271B1 (en) | Fast IJTAG | |
JP2010091482A (ja) | 半導体集積回路装置及びその遅延故障テスト方法 | |
US8841952B1 (en) | Data retention flip-flop | |
US20160349318A1 (en) | Dynamic Clock Chain Bypass | |
JP2014185981A (ja) | 半導体集積回路および半導体集積回路の自己テスト方法 | |
US8375265B1 (en) | Delay fault testing using distributed clock dividers | |
US8832510B2 (en) | Circuit to reduce peak power during transition fault testing of integrated circuit | |
JP2009080037A (ja) | スキャンテスト回路 | |
US20230259433A1 (en) | Systems and methods to test an asychronous finite machine | |
JP6534592B2 (ja) | スキャンテスト回路及びスキャンテスト装置 | |
JP2010038733A (ja) | 半導体集積回路 | |
JP5540740B2 (ja) | クロック生成回路、半導体集積回路およびその試験システム | |
EP3367114A1 (en) | Extended jtag controller and method for functional reset using the extended jtag controller | |
JP2009210544A (ja) | 半導体集積回路 | |
JP2013088400A (ja) | 半導体集積回路の検査方法および半導体集積回路 |