JP6534592B2 - スキャンテスト回路及びスキャンテスト装置 - Google Patents
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Description
20 フリップフロップ
30 LDラッチ回路
40 フリップフロップ
61 オアゲート
62 アンドゲート
90、100、100A、100B スキャンテスト回路
Claims (6)
- 通常入力とスキャン入力のいずれかを選択するためのマルチプレクサと、
前記マルチプレクサの出力を受けると共にリセット信号によりセット/リセット可能なフリップフロップと、
ラッチイネーブル端子を有し、このラッチイネーブル端子にラッチイネーブル信号がアクティブレベルで与えられたときに前記フリップフロップの出力端子からの信号をラッチし、前記ラッチイネーブル信号がインアクティブレベルのときに前記フリップフロップの出力端子からの信号を素通りさせるLDラッチ回路であって、前記リセット信号が与えられないLDラッチ回路と、
を具備し、
前記フリップフロップをリセットする場合には、その前に、当該フリップフロップに接続された前記LDラッチ回路の前記ラッチイネーブル端子にラッチイネーブル信号をアクティブレベルとして与え、前記フリップフロップの出力端子からの信号をラッチ可能であることを特徴とするスキャンテスト回路。 - 前記フリップフロップがリセット端子付きのフリップフロップであることを特徴とする請求項1に記載のスキャンテスト回路。
- 前記フリップフロップがセット端子付きのフリップフロップであることを特徴とする請求項1に記載のスキャンテスト回路。
- リセット信号と前記マルチプレクサの切換制御信号との論理和演算を行い、前記リセット端子へ出力を送出するオアゲートと、
前記リセット信号と前記マルチプレクサの出力信号との論理積演算を行い、前記フリップフロップの入力端子へ出力を送出するアンドゲートと
を具備することを特徴とする請求項2に記載のスキャンテスト回路。 - 前記LDラッチ回路のQ端子の出力をスキャンテスト回路の出力とすることを特徴とする請求項1乃至4のいずれか1項に記載のスキャンテスト回路。
- 請求項1乃至5のいずれかに記載のスキャンテスト回路を複数備え、
前段のスキャンテスト回路における前記LDラッチ回路のQ端子の出力を後段のスキャンテスト回路における前記マルチプレクサのスキャン入力へ送るように構成したことを特徴とするスキャンテスト装置。
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