JP2021148628A - 半導体装置 - Google Patents

Abstract

【課題】故障検出率を向上できる半導体装置を提供する。【解決手段】一実施形態の半導体装置（１００）は、第１信号及び第２信号を生成可能な制御回路（１１０）と、第１信号に基づいて、クロック信号の供給又は供給停止を実行可能なゲーティング回路（１２０）と、クロック信号と、第２信号と、テストパタンとを受け付け可能な回路ブロック（１３０）とを備える。ゲーティング回路（１２０）は、スキャンテストの期間に、第１信号に基づいて、クロック信号の供給停止後の再供給を実行可能である。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

フリップフロップを用いて回路ブロックをスキャン化することにより、ＬＳＩのテストを効率的に行う技術が知られている。

特開２０１９−１６８２９７号公報

故障検出率を向上できる半導体装置を提供する。

本実施形態の半導体装置は、第１信号及び第２信号を生成可能な制御回路と、第１信号に基づいて、クロック信号の供給又は供給停止を実行可能なゲーティング回路と、クロック信号と、第２信号と、テストパタンとを受け付け可能な回路ブロックとを備える。回路ブロックは、クロック信号に基づいて、テストパタンを取り込み可能なスキャンチェーン回路と、第２信号に基づいて、スキャンチェーン回路から出力された第３信号と、スキャンチェーン回路に入力される第４信号とのいずれかを選択可能な選択回路とを備える。ゲーティング回路は、スキャンテストの期間に、第１信号に基づいて、クロック信号の供給停止後の再供給を実行可能である。

図１は、一実施形態に係る半導体装置のブロック図。 図２は、一実施形態に係る半導体装置に含まれるスキャンチェーン回路のブロック図。 図３は、一実施形態に係る半導体装置に含まれる制御回路のブロック図。 図４Ａは、一実施形態に係る半導体装置のスキャンテストの期間における動作を示すフローチャート。 図４Ｂは、一実施形態に係る半導体装置のスキャンテストの期間における動作を示すフローチャート。 図５は、一実施形態に係る半導体装置のスキャンテストの期間における各種信号のタイミングチャート。 図６Ａは、一実施形態に係る半導体装置のブロック図。 図６Ｂは、一実施形態に係る半導体装置のブロック図。 図６Ｃは、一実施形態に係る半導体装置のブロック図。 図７は、一実施形態に係る半導体装置に対してスキャンテストを実施した場合のテストパタン数と組み合わせ回路の故障検出率との関係を示す図。 図８は、一実施形態の第１変形例に係る半導体装置に含まれる制御回路のブロック図。 図９は、図８の制御回路に含まれるレジスタに書き込まれるテーブルの概念図。 図１０は、一実施形態の第２変形例に係る半導体装置に含まれる制御回路のブロック図。 図１１は、一実施形態の他の変形例に係る半導体装置のスキャンテストの期間における信号ＣＬＫの供給及び供給停止のタイミングチャート。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

１．一実施形態
一実施形態に係る半導体装置について説明する。以下では、フリップフロップ（ＦＦ）及び組み合わせ回路を含むスキャンチェーン回路を含んでおり、組み合わせ回路の故障検出が完了したスキャンチェーン回路をバイパスする機能、並びにＦＦへのクロック信号の供給及び供給停止を制御する機能を含む半導体装置を例に挙げて説明する。

１．１ 構成
１．１．１ 半導体装置の全体構成
まず、本実施形態に係る半導体装置の大まかな全体構成について、図１を用いて説明する。

図１に示すように、半導体装置１００は、制御回路１１０、複数のクロックゲーティング回路（ＩＣＧ：integrated clock gating）１２０（図１の例では、２つのＩＣＧ１２０−１及び１２０−２）、及び複数の回路ブロック１３０（図１の例では、２つの回路ブロック１３０−１及び１３０−２）を含む。なお、図１の例は、テストの際、図示せぬテスタから半導体装置１００に入力される信号の一部が表記されている。また、ＩＣＧ１２０の数及び回路ブロック１３０の数は２つに限定されない。

制御回路１１０は、ＩＣＧ１２０−１及び１２０−２、並びに回路ブロック１３０−１及び１３０−２の動作を制御する。より具体的には、制御回路１１０は、ＩＣＧ１２０−１及び１２０−２の動作をそれぞれ制御するための信号Ｓclk_ctl1及びＳclk_ctl2を生成する。そして、制御回路１１０は、生成した信号Ｓclk_ctl1及びＳclk_ctl2をＩＣＧ１２０−１及び１２０−２にそれぞれ送信する。以下の説明において、信号Ｓclk_ctl1及びＳclk_ctl2を区別しない場合、信号Ｓclk_ctl1及びＳclk_ctl2を「信号Ｓclk_ctl」と表記する。また、制御回路１１０は、回路ブロック１３０−１及び１３０−２の動作をそれぞれ制御するための信号Ｓbp_enb1及びＳbp_enb2を生成する。そして、制御回路１１０は、生成した信号Ｓbp_enb1及びＳbp_enb2を回路ブロック１３０−１及び１３０−２にそれぞれ送信する。以下の説明において、信号Ｓbp_enb1及びＳbp_enb2を区別しない場合、信号Ｓbp_enb1及びＳbp_enb2を「信号Ｓbp_enb」と表記する。

換言すれば、例えば、ＩＣＧ１２０の数がＮ個（Ｎは２以上の自然数）の場合、制御回路１１０は、Ｎ個のＩＣＧ１２０にそれぞれ対応するＮ個の信号Ｓclk_ctlを生成する。そして、制御回路１１０は、生成したＮ個の信号Ｓclk_ctlをＮ個のＩＣＧ１２０にそれぞれ送信する。また、例えば、回路ブロック１３０の数がＮ個の場合、制御回路１１０は、Ｎ個の回路ブロック１３０にそれぞれ対応するＮ個の信号Ｓbp_enbを生成する。そして、制御回路１１０は、生成したＮ個の信号Ｓbp_enbをＮ個の回路ブロック１３０にそれぞれ送信する。

ＩＣＧ１２０−１は、例えばテスタからクロック信号ＣＬＫを受信する。また、ＩＣＧ１２０−１は、制御回路１１０から送信された信号Ｓclk_ctl1に応じて、回路ブロック１３０−１に、信号ＣＬＫに基づく信号ＣＬＫ１を送信する。すなわち、ＩＣＧ１２０−１は、信号Ｓclk_ctl1に応じて、対応する回路ブロック１３０−１に信号ＣＬＫを供給し、又は信号ＣＬＫの供給を停止する。ＩＣＧ１２０−２も同様に、例えばテスタから信号ＣＬＫを受信する。また、ＩＣＧ１２０−２は、制御回路１１０から送信された信号Ｓclk_ctl2に応じて、回路ブロック１３０−２に、信号ＣＬＫに基づく信号ＣＬＫ２を送信する。すなわち、ＩＣＧ１２０−２は、信号Ｓclk_ctl2に応じて、対応する回路ブロック１３０−２に信号ＣＬＫを供給し、又は信号ＣＬＫの供給を停止する。

より具体的には、例えば、制御回路１１０からＨｉｇｈ（“Ｈ”）レベルの信号Ｓclk_ctl1が送信された場合には、ＩＣＧ１２０−１は、信号ＣＬＫ１として信号ＣＬＫを回路ブロック１３０−１に送信する。他方で、制御回路１１０からＬｏｗ（“Ｌ”）レベルの信号Ｓclk_ctl1が送信された場合には、ＩＣＧ１２０−１は、信号ＣＬＫ１として“Ｌ”レベルの信号を回路ブロック１３０−１に送信する。すなわち、ＩＣＧ１２０−１は、回路ブロック１３０−１への信号ＣＬＫの供給を停止する。同様に、例えば、制御回路１１０から“Ｈ”レベルの信号Ｓclk_ctl2が送信された場合には、ＩＣＧ１２０−２は、信号ＣＬＫ２として信号ＣＬＫを回路ブロック１３０−２に送信する。他方で、制御回路１１０から“Ｌ”レベルの信号Ｓclk_ctl2が送信された場合には、ＩＣＧ１２０−２は、信号ＣＬＫ２として“Ｌ”レベルの信号を回路ブロック１３０−２に送信する。すなわち、ＩＣＧ１２０−２は、回路ブロック１３０−２への信号ＣＬＫの供給を停止する。

回路ブロック１３０−１は、例えばテスタから入力信号ＳＩ１を受信する。例えば、スキャンテスト時には、回路ブロック１３０−１は、信号ＳＩ１として、テストパタンを受信する。そして、回路ブロック１３０−１は、制御回路１１０から送信された信号Ｓbp_enb1、及びＩＣＧ１２０−１から送信された信号ＣＬＫ１に応じて、出力信号ＳＯ１を例えばテスタに出力する。

回路ブロック１３０−１は、例えば、スキャンチェーン回路１４０−１、選択回路１５０−１、組み合わせ回路１６０−１、及びスキャンセル１９０−１を含む。スキャンセル１９０−１は、ＭＵＸ１７０−１及びＤフリップフロップ（以下、「Ｄ−ＦＦ」と表記する）１８０−１を含む。

スキャンチェーン回路１４０−１には、入力信号ＳＩ１が入力される。スキャンチェーン回路１４０−１の出力信号は、選択回路１５０−１の一方の入力端子及び組み合わせ回路１６０−１に入力される。

スキャンチェーン回路１４０−１は、Ｄ−ＦＦをスキャン化した図示せぬ複数のスキャンセルを含む。これらのスキャンセルは、スキャンセル１９０−１と同様に、例えばＤ−ＦＦとＭＵＸで構成される。本実施形態では、複数のスキャンセルのＤ−ＦＦをシリアルに接続することをスキャン化という。各スキャンセルには、信号ＣＬＫ１が入力される。スキャンチェーン回路１４０−１の詳細については、後述する。

選択回路１５０−１は、制御回路１１０から送信された信号Ｓbp_enb1に基づいて、スキャンチェーン回路１４０−１の出力信号及び入力信号ＳＩ１のいずれかをＭＵＸ１７０−１に送信する。

より具体的には、選択回路１５０−１の一方の入力端子には、スキャンチェーン回路１４０−１の出力信号が入力され、他方の入力端子には、スキャンチェーン回路１４０−１のバイパス経路（スキャンチェーン回路１４０−１への入力信号を選択回路１５０−１に入力させる経路）を介して、入力信号ＳＩ１が入力される。選択回路１５０−１の出力信号は、スキャンセル１９０−１内のＭＵＸ１７０−１の一方の入力端子に入力される。例えば、制御回路１１０から“Ｌ”レベルの信号Ｓbp_enb1が送信された場合には、選択回路１５０−１は、スキャンチェーン回路１４０−１の出力信号を選択する。他方で、制御回路１１０から“Ｈ”レベルの信号Ｓbp_enb1が送信された場合には、選択回路１５０−１は、入力信号ＳＩ１を選択する。

組み合わせ回路１６０−１は、スキャンチェーン回路１４０−１の出力信号に基づいて動作する。組み合わせ回路１６０−１の出力信号は、ＭＵＸ１７０−１の他方の入力端子に入力される。

ＭＵＸ１７０−１は、テスタから送信される図示せぬ信号Ｓsft_enbに基づいて、組み合わせ回路１６０−１の出力信号及び選択回路１５０−１の出力信号のいずれかをＤ−ＦＦ１８０−１に送信する。信号Ｓsft_enbの詳細については、後述する。

Ｄ−ＦＦ１８０−１は、ＭＵＸ１７０−１の出力信号を、信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時に取り込む。また、Ｄ−ＦＦ１８０−１は、保持する値を出力信号ＳＯ１として出力する。

次に、回路ブロック１３０−２について説明する。
回路ブロック１３０−２は、例えばテスタから入力信号ＳＩ２を受信する。例えば、スキャンテスト時には、回路ブロック１３０−２は、信号ＳＩ２として、テストパタンを受信する。そして、回路ブロック１３０−２は、制御回路１１０から送信された信号Ｓbp_enb2、及びＩＣＧ１２０−２から送信された信号ＣＬＫ２に応じて、出力信号ＳＯ２を例えばテスタに出力する。

回路ブロック１３０−２は、例えば、スキャンチェーン回路１４０−２、選択回路１５０−２、組み合わせ回路１６０−２及び２１０−２、スキャンセル１９０−２及び２４０−２、並びにＥＸＯＲ回路２００−２を含む。スキャンセル１９０−２は、ＭＵＸ１７０−２及びＤ−ＦＦ１８０−２を含む。スキャンセル２４０−２は、ＭＵＸ２２０−２及びＤ−ＦＦ２３０−２を含む。

ＥＸＯＲ回路２００−２は、入力信号ＳＩ２及びスキャンチェーン回路１４０−２の出力信号のＥＸＯＲ演算を行う。そして、ＥＸＯＲ回路２００−２は、演算結果をＭＵＸ２２０−２の一方の入力端子に送信する。

組み合わせ回路２１０−２は、入力信号ＳＩ２に基づいて動作する。組み合わせ回路２１０−２の出力信号は、ＭＵＸ２２０−２の他方の入力端子に入力される。

ＭＵＸ２２０−２は、テスタから送信される図示せぬ信号Ｓsft_enbに基づいて、組み合わせ回路２１０−２の出力信号及びＥＸＯＲ回路２００−２の出力信号のいずれかをＤ−ＦＦ２３０−２に送信する。

Ｄ−ＦＦ２３０−２は、ＭＵＸ２２０−２の出力信号を、信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時に取り込む。また、Ｄ−ＦＦ２３０−２は、保持する値をスキャンチェーン回路１４０−２及び選択回路１５０−２の一方の入力端子に送信する。

スキャンチェーン回路１４０−２には、Ｄ−ＦＦ２３０−２の出力信号が入力される。スキャンチェーン回路１４０−２の出力信号は、選択回路１５０−２の他方の入力端子及び組み合わせ回路１６０−２に入力される。スキャンチェーン回路１４０−２は、スキャンチェーン回路１４０−１と同様に、Ｄ−ＦＦをスキャン化した図示せぬ複数のスキャンセルを含む。各スキャンセルには、信号ＣＬＫ２が入力される。

選択回路１５０−２は、制御回路１１０から送信された信号Ｓbp_enb2に基づいて、スキャンチェーン回路１４０−２の出力信号及びＤ−ＦＦ２３０−２の出力信号のいずれかをＭＵＸ１７０−２に送信する。

より具体的には、選択回路１５０−２の一方の入力端子には、スキャンチェーン回路１４０−２のバイパス経路（スキャンチェーン回路１４０−２への入力信号を選択回路１５０−２に入力させる経路）を介して、Ｄ−ＦＦ２３０−２の出力信号が入力され、他方の入力端子には、スキャンチェーン回路１４０−２の出力信号が入力される。選択回路１５０−２の出力信号は、スキャンセル１９０−２内のＭＵＸ１７０−２の一方の入力端子に入力される。例えば、制御回路１１０から“Ｌ”レベルの信号Ｓbp_enb2が送信された場合には、選択回路１５０−２は、スキャンチェーン回路１４０−２の出力信号を選択する。他方で、制御回路１１０から“Ｈ”レベルの信号Ｓbp_enb2が送信された場合には、選択回路１５０−２は、Ｄ−ＦＦ２３０−２の出力信号を選択する。

組み合わせ回路１６０−２は、スキャンチェーン回路１４０−２の出力信号に基づいて動作する。組み合わせ回路１６０−２の出力信号は、ＭＵＸ１７０−２の他方の入力端子に入力される。

ＭＵＸ１７０−２は、テスタから送信される図示せぬ信号Ｓsft_enbに基づいて、組み合わせ回路１６０−２の出力信号及び選択回路１５０−２の出力信号のいずれかをＤ−ＦＦ１８０−２に送信する。

Ｄ−ＦＦ１８０−２は、ＭＵＸ１７０−２の出力信号を、信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時に取り込む。また、Ｄ−ＦＦ１８０−２は、保持する値を出力信号ＳＯ２として出力する。

１．１．２ スキャンチェーン回路１４０（１４０−１及び１４０−２）の構成
次に、本実施形態に係る半導体装置１００に含まれるスキャンチェーン回路１４０の構成の詳細について、図２を用いて説明する。以下では、スキャンチェーン回路１４０−１を例に挙げて説明する。

図２に示すように、スキャンチェーン回路１４０−１は、複数の組み合わせ回路１４１（図２の例では、３つの組み合わせ回路１４１−１〜１４１−３）、及び複数のスキャンセル１４４（図２の例では、３つのスキャンセル１４４−１〜１４４−３）を含む。スキャンセル１４４は、ＭＵＸ１４２及びＤ−ＦＦ１４３を含む。より具体的には、スキャンセル１４４−１は、ＭＵＸ１４２−１及びＤ−ＦＦ１４３−１を含む。スキャンセル１４４−２は、ＭＵＸ１４２−２及びＤ−ＦＦ１４３−２を含む。スキャンセル１４４−３は、ＭＵＸ１４２−３及びＤ−ＦＦ１４３−３を含む。もちろん、組み合わせ回路１４１及びスキャンセル１４４の数は任意であり、スキャンチェーン回路１４０−１は、各スキャンセル１４４内のＤ−ＦＦをスキャン化した構成であればよい。また、スキャンセル１４４−１〜１４４−３の出力は、図１及び図２に図示せぬ他の組み合わせ回路に接続されていてもよい。

組み合わせ回路１４１−１〜１４１−３は、スキャンテストの実施対象である。組み合わせ回路１４１−１は、図示せぬテスタから送信された信号ＳＩ１に基づいて動作する。組み合わせ回路１４１−１の出力信号は、スキャンセル１４４−１に入力される。組み合わせ回路１４１−２は、スキャンセル１４４−１の出力信号に基づいて動作する。組み合わせ回路１４１−２の出力信号は、スキャンセル１４４−２に入力される。組み合わせ回路１４１−３は、スキャンセル１４４−２の出力信号に基づいて動作する。組み合わせ回路１４１−３の出力信号は、スキャンセル１４４−３に入力される。なお、組み合わせ回路１４１−１〜１４１−３の構成は、同じであってもよいし、異なっていてもよい。

スキャンセル１４４−１のＭＵＸ１４２−１は、信号ＳＩ１、及び組み合わせ回路１４１−１の出力信号を受信する。そして、ＭＵＸ１４２−１は、テスタから送信されたシフトイネーブル信号Ｓsft_enbに応じて信号ＳＩ、及び組み合わせ回路１４１−１の出力信号のいずれかを選択する。信号Ｓsft_enbは、スキャンテストにおけるシフト動作とキャプチャ動作とを制御するための信号である。シフト動作とキャプチャ動作の詳細については、後述する。更に、ＭＵＸ１４２−１は、選択した信号をスキャンセル１４４−１のＤ−ＦＦ１４３−１に送信する。

スキャンセル１４４−１のＤ−ＦＦ１４３−１は、ＭＵＸ１４２−１から送信された信号を、ＩＣＧ１２０−１から送信された信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時に取り込む。また、Ｄ−ＦＦ１４３−１は、保持する値をスキャンセル１４４−２のＭＵＸ１４２−２及び組み合わせ回路１４１−２に出力する。更に、Ｄ−ＦＦ１４３−１は、テスタから送信されたリセット信号ＲＳＴに応じて保持する値をリセットする。信号ＲＳＴは、Ｄ−ＦＦ１４３−１が保持する値をリセットするか否かを制御するための信号である。

スキャンセル１４４−２のＭＵＸ１４２−２は、スキャンセル１４４−１のＤ−ＦＦ１４３−１の出力信号、及び組み合わせ回路１４１−２の出力信号を受信する。そして、ＭＵＸ１４２−２は、信号Ｓsft_enbに応じてＤ−ＦＦ１４３−１の出力信号、及び組み合わせ回路１４１−２の出力信号のいずれかを選択する。更に、ＭＵＸ１４２−２は、選択した信号をスキャンセル１４４−２のＤ−ＦＦ１４３−２に送信する。

スキャンセル１４４−２のＤ−ＦＦ１４３−２は、ＭＵＸ１４２−２から送信された信号を、信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時に取り込む。また、Ｄ−ＦＦ１４３−２は、保持する値をスキャンセル１４４−３のＭＵＸ１４２−３及び組み合わせ回路１４１−３に出力する。更に、Ｄ−ＦＦ１４３−２は、信号ＲＳＴに応じて保持する値をリセットする。

スキャンセル１４４−３のＭＵＸ１４２−３は、スキャンセル１４４−２のＤ−ＦＦ１４３−２の出力信号、及び組み合わせ回路１４１−３の出力信号を受信する。そして、ＭＵＸ１４２−３は、信号Ｓsft_enbに応じてＤ−ＦＦ１４３−２の出力信号、及び組み合わせ回路１４１−３の出力信号のいずれかを選択する。更に、ＭＵＸ１４２−３は、選択した信号をスキャンセル１４４−３のＤ−ＦＦ１４３−３に送信する。

スキャンセル１４４−３のＤ−ＦＦ１４３−３は、ＭＵＸ１４２−３から送信された信号を、信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時に取り込む。また、Ｄ−ＦＦ１４３−３は、保持する値を例えば図１の選択回路１５０−１、及び組み合わせ回路１６０−１に出力する。更に、Ｄ−ＦＦ１４３−３は、信号ＲＳＴに応じて保持する値をリセットする。

スキャンテストは、スキャンセル１４４に値を設定し、スキャンセル１４４から値を取り出すシフト動作と、組み合わせ回路１４１を動作させて組み合わせ回路１４１の出力信号をスキャンセル１４４に取り込むキャプチャ動作とからなる。そして、スキャンテストは、シフト動作とキャプチャ動作とからなる一連の動作をテストパタン数（テスト回数）だけ繰り返す。以下では、スキャンテスト時の動作を例に挙げて、スキャンチェーン回路１４０−１についてより具体的に説明する。

例えば、Ｍ回目（Ｍは１以上の自然数）のテストのシフト動作において、半導体装置１００は、例えばテスタから“Ｈ”レベルの信号Ｓsft_enb、及び信号ＳＩ１としてテストパタンを受信する。“Ｈ”レベルの信号Ｓsft_enbに基づいて、ＭＵＸ１４２−１は、信号ＳＩ１を選択する。ＭＵＸ１４２−２は、スキャンセル１４４−１の出力信号を選択する。ＭＵＸ１４２−３は、スキャンセル１４４−２の出力信号を選択する。ＭＵＸ１４２−１〜ＭＵＸ１４２−３は、選択した信号をＤ−ＦＦ１４３−１〜１４３−３にそれぞれ送信する。Ｄ−ＦＦ１４３−１〜１４３−３は、ＭＵＸ１４２−１〜１４２−３の出力信号を、信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時にそれぞれ取り込む。スキャンセル１４４−１〜１４４−３にテストパタン（例えば“１０１”）を設定する場合、半導体装置１００は、１回のテストの中でシフト動作を３回行う。これにより、スキャンセル１４４−３に“１”が設定され、スキャンセル１４４−２に“０”が設定され、スキャンセル１４４−１に“１”が設定される。

次に、Ｍ回目のテストのキャプチャ動作において、半導体装置１００は、例えばテスタから“Ｌ”レベルの信号Ｓsft_enbを受信する。“Ｌ”レベルの信号Ｓsft_enbに基づいて、半導体装置１００は、組み合わせ回路１４１−１〜１４１−３を動作させる。このとき、ＭＵＸ１４２−１は、組み合わせ回路１４１−１の出力信号を選択する。ＭＵＸ１４２−２は、組み合わせ回路１４１−２の出力信号を選択する。ＭＵＸ１４２−３は、組み合わせ回路１４１−３の出力信号を選択する。そして、ＭＵＸ１４２−１〜１４２−３は、選択した信号をＤ−ＦＦ１４３−１〜１４３−３にそれぞれ送信する。Ｄ−ＦＦ１４３−１〜１４３−３は、ＭＵＸ１４２−１〜１４２−３の出力信号を、信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時にそれぞれ取り込む。これにより、スキャンセル１４４−１〜１４４−３に組み合わせ回路１４１−１〜１４１−３の出力信号がそれぞれ取り込まれる。

次に、（Ｍ＋１）回目のテストのシフト動作において、スキャンセル１４４−１〜１４４−３に（Ｍ＋１）回目のテストパタンの各ビットがそれぞれ設定されるとともに、スキャンセル１４４−１〜１４４−３が保持する値（Ｍ回目のテストでの組み合わせ回路１４１−１〜１４１−３の出力信号）がスキャンセル１４４−３から出力される。

１．１．３ 制御回路１１０の構成
次に、本実施形態に係る半導体装置１００に含まれる制御回路１１０の構成の詳細について、図３を用いて説明する。

図３に示すように、制御回路１１０は、立ち下がり検出回路１１１、立ち上がり検出回路１１２、Ｕｐカウンタ１１３、ＲＯＭ（Read Only Memory）１１４、及び比較器１１５を含む。

立ち下がり検出回路１１１は、図示せぬテスタから送信された信号Ｓsft_enb及び信号ＣＬＫを受信する。立ち下がり検出回路１１１は、信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時に、信号Ｓsft_enbが“Ｌ”レベルにあるかどうかを検出する。そして、立ち下がり検出回路１１１は、検出結果に応じた信号Ｓctを比較器１１５に送信する。より具体的には、立ち下がり検出回路１１１は、例えば、信号Ｓsft_enbが“Ｌ”レベルにあることを検出した場合には、信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時に、比較タイミング信号Ｓctを“Ｌ”レベルから“Ｈ”レベルに立ち上げ、“Ｈ”レベルの信号Ｓctを比較器１１５に送信する。立ち下がり検出回路１１１は、信号ＣＬＫの立ち上がりから１周期後、すなわち信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時に、信号Ｓctを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。他方で、立ち下がり検出回路１１１は、信号Ｓsft_enbが“Ｌ”レベルにあることを検出しなかった場合には、“Ｌ”レベルの信号Ｓctを比較器１１５に送信する。

立ち上がり検出回路１１２は、信号Ｓsft_enb及び信号ＣＬＫを受信する。立ち上がり検出回路１１２は、信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時に、信号Ｓsft_enbが“Ｈ”レベルにあるかどうかを検出する。そして、立ち上がり検出回路１１２は、検出結果に応じた信号ＳcuをＵｐカウンタ１１３に送信する。より具体的には、立ち上がり検出回路１１２は、例えば、信号Ｓsft_enbが“Ｈ”レベルにあることを検出した場合には、信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時に、カウントＵｐタイミング信号ＳcuをＬ”レベルから“Ｈ”レベルに立ち上げ、“Ｈ”レベルの信号ＳcuをＵｐカウンタ１１３に送信する。立ち上がり検出回路１１２は、信号ＣＬＫの立ち上がりから１周期後、すなわち信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時に、信号Ｓcuを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。他方で、立ち上がり検出回路１１２は、信号Ｓsft_enbが“Ｈ”レベルにあることを検出しなかった場合には、“Ｌ”レベルの信号ＳcuをＵｐカウンタ１１３に送信する。

Ｕｐカウンタ１１３は、立ち上がり検出回路１１２から送信された信号Ｓcuを受信する。そして、Ｕｐカウンタ１１３は、例えば、信号Ｓcuが“Ｈ”レベルの場合には、信号Ｓcuが“Ｈ”レベルから“Ｌ”レベルに立ち下がる時に、テストパタン数を示すカウンタ値Ｖcntを１増加する。他方で、Ｕｐカウンタ１１３は、信号Ｓcuが“Ｌ”レベルの場合には、カウンタ値Ｖcntを増加しない（値を維持する）。また、Ｕｐカウンタ１１３は、カウンタ値Ｖcntを保持し、保持するカウンタ値Ｖcntを比較器１１５に送信する。カウンタ値Ｖcntは、テスタから送信された信号ＲＳＴに応じてリセットされる。

ＲＯＭ１１４は、比較器１１５においてカウンタ値Ｖcntと比較されるテストパタン数の比較値ＣＶ１及びＣＶ２を記憶する。比較値ＣＶ１は、図１の回路ブロック１３０−１のテストのために使用される値である。比較値ＣＶ２は、図１の回路ブロック１３０−２のテストのために使用される値である。比較値ＣＶ１及びＣＶ２毎に、第１基準値と第２基準値（第１基準値＜第２基準値）が記憶される。

例えば、比較値ＣＶ１の第１基準値ＦＲＶ１は、信号ＣＬＫの供給停止を判断するときのテストパタン数、すなわち、テスタがスキャンチェーン回路１４０−１の組み合わせ回路１４１−１〜１４１−３の故障検出が完了したと判断するときの基準となる値である。例えば、比較値ＣＶ１の第２基準値ＦＲＶ２は、信号ＣＬＫの再供給を判断するときのテストパタン数である。同様に、比較値ＣＶ２の第１基準値ＳＲＶ１は、信号ＣＬＫの供給停止を判断するときのテストパタン数である。比較値ＣＶ２の第２基準値ＳＲＶ２は、信号ＣＬＫの再供給を判断するときのテストパタン数である。比較値ＣＶ１の第１基準値ＦＲＶ１は、比較値ＣＶ２の第１基準値ＳＲＶ１と同じであってもよいし、異なっていてもよい。比較値ＣＶ１の第２基準値ＦＲＶ２も同様に、比較値ＣＶ２の第２基準値ＳＲＶ２と同じであってもよいし、異なっていてもよい。ＩＣＧ１２０の数及び回路ブロック１３０の数がＮ個の場合、Ｎ個の比較値ＣＶ１〜ＣＶＮがあり、比較値ＣＶ１〜ＣＶＮ毎に第１基準値と第２基準値がある。

比較器１１５は、立ち下がり検出回路１１１から送信された信号Ｓct、及びＵｐカウンタ１１３から送信されたカウンタ値Ｖcntを受信する。そして、比較器１１５は、“Ｈ”レベルの信号Ｓctを受信した時に、カウンタ値ＶcntとＲＯＭ１１４から取得した比較値ＣＶ１の第１基準値ＦＲＶ１及び第２基準値ＦＲＶ２とをそれぞれ比較する。また、比較器１１５は、カウンタ値ＶcntとＲＯＭ１１４から取得した比較値ＣＶ２の第１基準値ＳＲＶ１及び第２基準値ＳＲＶ２とをそれぞれ比較する。更に、比較器１１５は、比較結果に応じた信号Ｓnxt_clk1及びＳnxt_clk2、並びに信号Ｓnxt_bp1及びＳnxt_bp2を生成する。信号Ｓnxt_clk1は、信号Ｓclk_ctl1として設定するための信号である。信号Ｓnxt_clk2は、信号Ｓclk_ctl2として設定するための信号である。信号Ｓnxt_bp1は、信号Ｓbp_enb1として設定するための信号である。信号Ｓnxt_bp2は、信号Ｓbp_enb2として設定するための信号である。そして、比較器１１５は、生成した信号Ｓnxt_clk1及びＳnxt_clk2、並びに信号Ｓnxt_bp1及びＳnxt_bp2を保持する。信号Ｓnxt_clk1及びＳnxt_clk2、並びに信号Ｓnxt_bp1及びＳnxt_bp2の詳細については、後述する。

また、比較器１１５は、テストパタン数を示すカウンタ値Ｖcntに基づいて信号Ｓclk_ctl1及びＳclk_ctl2、並びに信号Ｓbp_enb1及びＳbp_enb2を生成する。信号Ｓclk_ctl1及びＳclk_ctl2の初期値は、例えば“Ｈ”レベルであり、信号Ｓbp_enb1及びＳbp_enb2の初期値は、例えば“Ｌ”レベルである。そして、比較器１１５は、生成した信号Ｓclk_ctl1及びＳclk_ctl2、並びに信号Ｓbp_enb1及びＳbp_enb2を保持する。更に、比較器１１５は、保持する信号Ｓclk_ctl1及びＳclk_ctl2を例えば図１のＩＣＧ１２０−１及び１２０−２にそれぞれ送信し、保持する信号Ｓbp_enb1及びＳbp_enb2を例えば図１の選択回路１５０−１及び１５０−２にそれぞれ送信する。

また、比較器１１５は、信号Ｓctが“Ｈ”レベルから“Ｌ”レベルに立ち下がる時に、信号Ｓclk_ctl1及びＳclk_ctl2、並びに信号Ｓbp_enb1及びＳbp_enb2として、信号Ｓnxt_clk1及びＳnxt_clk2、並びに信号Ｓnxt_bp1及びＳnxt_bp2をそれぞれ設定する。これにより、信号Ｓclk_ctl1及びＳclk_ctl2、並びに信号Ｓbp_enb1及びＳbp_enb2が生成される。そして、比較器１１５は、信号Ｓnxt_clk1及びＳnxt_clk2を、信号Ｓclk_ctl1及びＳclk_ctl2としてそれぞれ出力し、信号Ｓnxt_bp1及びＳnxt_bp2を、信号Ｓbp_enb1及びＳbp_enb2としてそれぞれ出力する。

１．２ 半導体装置１００の動作
次に、図４Ａ、図４Ｂ、及び図５を用いて本実施形態に係る半導体装置１００の動作について説明する。以下では、本実施形態に係る半導体装置１００の回路ブロック１３０−１に対してスキャンテストを行う場合を例に挙げて説明する。図４Ａ及び図４Ｂは、半導体装置１００のスキャンテストの期間における動作を示すフローチャートである。なお、本実施形態において、「スキャンテストの期間」とは、例えば最初のテストパタンについてのテストの開始から最後のテストパタンについてのテストの実施が完了するまでの期間、最初のテストパタンについてのテストの開始から故障検出率が飽和するまでの期間などである。図４Ａにおける印Ａは、図４Ｂにおける印Ａに時系列的に連続する。図４Ｂにおける印Ｂは、図４Ａにおける印Ｂに時系列的に連続する。また、回路ブロック１３０−２に対するスキャンテストの期間における動作も、回路ブロック１３０−１に対するスキャンテストの期間における動作と同様である。

まず、図４Ａに示すように、立ち下がり検出回路１１１は、図示せぬテスタから送信された信号Ｓsft_enbが“Ｌ”レベルにあることを検出すると、“Ｈ”レベルの信号Ｓctを比較器１１５に送信する（ステップＳ１０）。比較器１１５は、“Ｈ”レベルの信号Ｓctを受信すると、ＲＯＭ１１４から比較値ＣＶ１の第１基準値ＦＲＶ１及び第２基準値ＦＲＶ２を取得する。そして、比較器１１５は、Ｕｐカウンタ１１３から送信されたカウンタ値Ｖcntと第１基準値ＦＲＶ１及び第２基準値ＦＲＶ２とをそれぞれ比較する。

上記比較の結果、カウンタ値Ｖcntが第１基準値ＦＲＶ１未満である場合（ステップＳ１１、Ｎｏ）、比較器１１５は、“Ｈ”レベルの信号Ｓnxt_clk1、及び“Ｌ”レベルの信号Ｓnxt_bp1を生成する（ステップＳ１３）。

上記比較の結果、カウンタ値Ｖcntが第１基準値ＦＲＶ１以上である場合（ステップＳ１１、Ｙｅｓ）、且つカウンタ値Ｖcntが第２基準値ＦＲＶ２に等しくない場合（ステップＳ１２、Ｎｏ）、比較器１１５は、“Ｌ”レベルの信号Ｓnxt_clk1、及び“Ｈ”レベルの信号Ｓnxt_bp1を生成する（ステップＳ１４）。

上記比較の結果、カウンタ値Ｖcntが第１基準値ＦＲＶ１以上である場合（ステップＳ１１、Ｙｅｓ）、且つカウンタ値Ｖcntが第２基準値に等しい場合（ステップＳ１２、Ｙｅｓ）、比較器１１５は、“Ｈ”レベルの信号Ｓnxt_clk1、及び“Ｈ”レベルの信号Ｓnxt_bp1を生成する（ステップＳ１５）。

次に、立ち上がり検出回路１１２は、信号Ｓsft_enbが“Ｈ”レベルにあることを検出すると、“Ｈ”レベルの信号ＳcuをＵｐカウンタ１１３に送信する（ステップＳ１６）。Ｕｐカウンタ１１３は、“Ｈ”レベルの信号Ｓcuを受信する。

比較器１１５は、信号Ｓctが“Ｈ”レベルから“Ｌ”レベルに立ち下がる時に、ステップＳ１３〜Ｓ１５のいずれかで生成した信号Ｓnxt_clk1を信号Ｓclk_ctl1としてＩＣＧ１２０−１に送信し、ステップＳ１３〜Ｓ１５のいずれかで生成した信号Ｓnxt_bp1を信号Ｓbp_enb1として選択回路１５０−１に送信する（ステップＳ１７）。

続いて、図４Ｂに示すように、ＩＣＧ１２０−１は、比較器１１５から信号Ｓclk_ctl1を受信する。信号Ｓclk_ctl1が“Ｈ”レベルの場合（ステップＳ１８、Ｙｅｓ）、ＩＣＧ１２０−１は、スキャンチェーン回路１４０−１に信号ＣＬＫを供給する（ステップＳ１９）。

他方で、信号Ｓclk_ctl1が“Ｌ”レベルの場合（ステップＳ１８、Ｎｏ）、ＩＣＧ１２０−１は、スキャンチェーン回路１４０−１への信号ＣＬＫの供給を停止する（ステップＳ２０）。

選択回路１５０−１は、比較器１１５から信号Ｓbp_enb1を受信する。信号Ｓbp_enb1が“Ｌ”レベルの場合（ステップＳ２１、Ｙｅｓ）、選択回路１５０−１は、スキャンチェーン回路１４０−１の出力信号を選択する（ステップＳ２２）。

他方で、信号Ｓbp_enb1が“Ｈ”レベルの場合（ステップＳ２１、Ｎｏ）、選択回路１５０−１は、スキャンチェーン回路１４０−１への入力信号を選択する（ステップＳ２３）。

次に、半導体装置１００は、テストパタンに基づいてシフト動作を実施する（ステップＳ２４）。より具体的には、テスタは、回路ブロック１３０−１に信号ＳＩ１としてテストパタンを送信する。半導体装置１００は、シフト動作を実施してテストパタンの各ビットを、スキャンセル１４４−１〜１４４−３、及び１９０−１にそれぞれ設定する。

Ｕｐカウンタ１１３は、“Ｈ”レベルの信号Ｓcuを受信した後、信号Ｓcuが“Ｈ”レベルから“Ｌ”レベルに立ち下がる時に、カウンタ値Ｖcntを１増加する（ステップＳ２５）。

続いて、テスタが信号Ｓsft_enbを“Ｈ”レベルから“Ｌ”レベルに立ち下げると、半導体装置１００は、キャプチャ動作を実施する（ステップＳ２６）。より具体的には、半導体装置１００は、組み合わせ回路１４１−１〜１４１−３、及び１６０−１を動作させ、スキャンセル１４４−１〜１４４−３、及び１９０−１に組み合わせ回路１４１−１〜１４１−３、及び１６０−１の出力信号をそれぞれ取り込む。

次に、実行したテストが最後のテストではない場合（ステップＳ２７、Ｎｏ）、半導体装置１００は、前述のステップＳ１０を実施する。他方で、実行したテストが最後のテストである場合（ステップＳ２７、Ｙｅｓ）、半導体装置１００は、スキャンテストを終了する。

次に、スキャンテスト動作の具体例につき、図５を用いて説明する。図５は、スキャンテストの期間における各種信号のタイミングチャートである。ＲＯＭ１１４に記憶される比較値ＣＶ１の例として、第１基準値ＦＲＶ１を１００、第２基準値ＦＲＶ２を５００とする。

図５に示すように、時刻ｔ１において、テスタは、信号ＣＬＫを“Ｌ”レベルから“Ｈ”レベルに立ち上げ、信号ＲＳＴを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。これにより、半導体装置１００は、スキャンテストを開始する。Ｕｐカウンタ１１３は、テスタから送信された“Ｌ”レベルの信号ＲＳＴを受信すると、カウンタ値Ｖcntを０にリセットする。

図５の時刻ｔ２において、テスタは、信号Ｓsft_enbを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。立ち下がり検出回路１１１は、テスタから送信された信号Ｓsft_enbが“Ｌ”レベルにあることを検出すると、時刻ｔ３において、信号Ｓctを“Ｌ”レベルから“Ｈ”レベルに立ち上げ、“Ｈ”レベルの信号Ｓctを比較器１１５に送信する（図４ＡのステップＳ１０）。

比較器１１５は、“Ｈ”レベルの信号Ｓctを受信すると、ＲＯＭ１１４から比較値ＣＶ１の第１基準値ＦＲＶ１及び第２基準値ＦＲＶ２を取得する。そして、比較器１１５は、Ｕｐカウンタ１１３から送信されたカウンタ値Ｖcntと第１基準値ＦＲＶ１及び第２基準値ＦＲＶ２とをそれぞれ比較する。時刻ｔ３において、カウンタ値Ｖcnt（Ｖcnt＝９９）は、第１基準値ＦＲＶ１未満であるため（図４ＡのステップＳ１１、Ｎｏ）、比較器１１５は、“Ｈ”レベルの信号Ｓnxt_clk1、及び“Ｌ”レベルの信号Ｓnxt_bp1を生成する（図４ＡのステップＳ１３）。

図５の時刻ｔ４において、テスタは、信号Ｓsft_enbを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。立ち上がり検出回路１１２は、信号Ｓsft_enbが“Ｈ”レベルにあることを検出すると、時刻ｔ５において、信号Ｓcuを“Ｌ”レベルから“Ｈ”レベルに立ち上げ、“Ｈ”レベルの信号ＳcuをＵｐカウンタ１１３に送信する（図４ＡのステップＳ１６）。

図５の時刻ｔ５において、立ち下がり検出回路１１１は、信号Ｓctを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。比較器１１５は、信号Ｓctが“Ｈ”レベルから“Ｌ”レベルに立ち下がる時に、図４ＡのステップＳ１３で生成した“Ｈ”レベルの信号Ｓnxt_clk1を信号Ｓclk_ctl1としてＩＣＧ１２０−１に送信し、図４ＡのステップＳ１３で生成した“Ｌ”レベルの信号Ｓnxt_bp1を信号Ｓbp_enb1として選択回路１５０−１に送信する（図４ＡのステップＳ１７）。そして、ＩＣＧ１２０−１は、スキャンチェーン回路１４０に信号ＣＬＫを供給する（図４ＢのステップＳ１９）。選択回路１５０−１は、スキャンチェーン回路１４０−１の出力信号を選択する（図４ＢのステップＳ２２）。

図５の時刻ｔ５から時刻ｔ７までの期間に、半導体装置１００は、第１テストパタンに基づいてシフト動作を実施する（図４ＢのステップＳ２４）。時刻ｔ５から時刻ｔ７までの期間に、テスタは、回路ブロック１３０−１に信号ＳＩ１として第１テストパタンを送信する。半導体装置１００は、シフト動作を実施して第１テストパタンの各ビットを、スキャンセル１４４−１〜１４４−３、及び１９０−１にそれぞれ設定する。

テスタが回路ブロック１３０−１に第１テストパタンを送信するときの半導体装置１００の動作及び信号転送の様子を、図６Ａに示す。図６Ａは、回路ブロック１３０−１に第１テストパタン“０１０１”を送信したときの回路ブロック１３０−１の状態を説明する図である。図６Ａに示すように、信号Ｓsft_enbが“Ｈ”レベルであり、信号Ｓclk_ctl1が“Ｈ”レベルであり、且つ信号Ｓbp_enb1が“Ｌ”レベルであるとき、シフト動作が４回行われる。そして、スキャンセル１９０−１に“０”が設定され、スキャンセル１４４−３に“１”が設定され、スキャンセル１４４−２に“０”が設定され、スキャンセル１４４−１に“１”が設定される。また、例えば、（Ｍ＋１）回目（Ｍは１以上の自然数）のテストの場合、Ｍ回目のテスト結果（スキャンセル１４４−１〜１４４−３、及び１９０−１が保持する値）が信号ＳＯ１として出力される。なお、Ｍ回目及び（Ｍ＋１）回目のテストで第１テストパタンが送信される場合、（Ｍ＋１）回目の第１テストパタンは、Ｍ回目の第１テストパタンと同じであってもよいし、異なっていてもよい。

図５の時刻ｔ６において、立ち上がり検出回路１１２は、信号Ｓcuを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。Ｕｐカウンタ１１３は、信号Ｓcuが“Ｈ”レベルから“Ｌ”レベルに立ち下がる時に、カウンタ値Ｖcntを１増加する（図４ＢのステップＳ２５）。

図５の時刻ｔ７において、テスタは、信号Ｓsft_enbを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。時刻ｔ８から時刻ｔ９までの期間に、半導体装置１００は、キャプチャ動作を実施する（図４ＢのステップＳ２６）。時刻ｔ８から時刻ｔ９までの期間に、半導体装置１００は、組み合わせ回路１４１−１〜１４１−３、及び１６０−１を動作させ、スキャンセル１４４−１〜１４４−３、及び１９０−１に組み合わせ回路１４１−１〜１４１−３、及び１６０−１の出力信号をそれぞれ取り込む。なお、図５には図示を省略したが、時刻ｔ１から時刻ｔ２までの期間にも時刻ｔ２から時刻ｔ７までの期間と同様の動作が実施される。

図５の時刻ｔ８において、比較器１１５は、カウンタ値Ｖcntと第１基準値ＦＲＶ１及び第２基準値ＦＲＶ２とをそれぞれ比較する。時刻ｔ８において、カウンタ値Ｖcnt（Ｖcnt＝１００）は第１基準値以上であり（図４ＡのステップＳ１１、Ｙｅｓ）、且つカウンタ値Ｖcntは第２基準値に等しくないため（図４ＡのステップＳ１２、Ｎｏ）、比較器１１５は、“Ｌ”レベルの信号Ｓnxt_clk1、及び“Ｈ”レベルの信号Ｓnxt_bp1を生成する（図４ＡのステップＳ１４）。

図５の時刻ｔ１０において、立ち下がり検出回路１１１は、信号Ｓctを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。比較器１１５は、信号Ｓctが“Ｈ”レベルから“Ｌ”レベルに立ち下がる時に、図４ＡのステップＳ１４で生成した“Ｌ”レベルの信号Ｓnxt_clk1を信号Ｓclk_ctl1としてＩＣＧ１２０−１に送信し、図４ＡのステップＳ１４で生成した“Ｈ”レベルの信号Ｓnxt_bp1を信号Ｓbp_enb1として選択回路１５０−１に送信する（図４ＡのステップＳ１７）。そして、ＩＣＧ１２０−１は、スキャンチェーン回路１４０への信号ＣＬＫの供給を停止する（図４ＢのステップＳ２０）。選択回路１５０−１は、スキャンチェーン回路１４０−１への入力信号を選択する（図４ＢのステップＳ２３）。

図５の時刻ｔ９において、テスタは、信号Ｓsft_enbを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。図５の時刻ｔ１０から時刻ｔ１１までの期間に、半導体装置１００は、第２テストパタンに基づいてシフト動作を実施する（図４ＢのステップＳ２４）。時刻ｔ１０から時刻ｔ１１までの期間に、テスタは、回路ブロック１３０−１に信号ＳＩ１として第２テストパタンを送信する。半導体装置１００は、シフト動作を実施して第２テストパタンをスキャンセル１９０−１に設定する。

テスタが回路ブロック１３０−１に第２テストパタンを送信するときの半導体装置１００の動作及び信号転送の様子を、図６Ｂに示す。図６Ｂは、回路ブロック１３０−１に第２テストパタンとして第１テストパタンよりもビット数が小さい“１”を送信したときの回路ブロック１３０−１の状態を説明する図である。図６Ｂに示すように、信号Ｓsft_enbが“Ｈ”レベルであり、信号Ｓclk_ctl1が“Ｌ”レベルであり、且つ信号Ｓbp_enb1が“Ｈ”レベルであるとき、シフト動作が１回行われる。そして、スキャンセル１９０−１に“１”が設定される。スキャンセル１４４−１〜１４４−３への信号ＣＬＫの供給が停止されるため（信号ＣＬＫ１＝“Ｌ”レベル）、スキャンセル１４４−１〜１４４−３の値は更新されない。

図５の時刻ｔ１２において、立ち上がり検出回路１１２は、信号Ｓcuを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。Ｕｐカウンタ１１３は、信号Ｓcuが“Ｈ”レベルから“Ｌ”レベルに立ち下がる時に、カウンタ値Ｖcntを１増加する（図４ＢのステップＳ２５）。

図５の時刻ｔ１１において、テスタは、信号Ｓsft_enbを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。時刻ｔ１２から時刻ｔ１３までの期間に、半導体装置１００は、キャプチャ動作を実施する（図４ＢのステップＳ２６）。時刻ｔ１２から時刻ｔ１３までの期間に、半導体装置１００は、組み合わせ回路１４１−１〜１４１−３、及び１６０−１を動作させ、スキャンセル１９０−１に組み合わせ回路１６０−１の出力信号を取り込む。スキャンセル１４４−１〜１４４−３への信号ＣＬＫの供給が停止されるため、スキャンセル１４４−１〜１４４−３には組み合わせ回路１４１−１〜１４１−３の出力信号は取り込まれない。その後、時刻ｔ９から時刻ｔ１３までの期間と同様の動作が実施される。

図５の時刻ｔ１２において、比較器１１５は、カウンタ値Ｖcntと第１基準値ＦＲＶ１及び第２基準値ＦＲＶ２とをそれぞれ比較する。時刻ｔ１２において、カウンタ値Ｖcnt（Ｖcnt＝１０１）は第１基準値以上であり、且つカウンタ値Ｖcntは第２基準値に等しくないため、比較器１１５は“Ｌ”レベルの信号Ｓnxt_clk1、及び“Ｈ”レベルの信号Ｓnxt_bp1を生成する。

図５の時刻ｔ１４において、立ち上がり検出回路１１２は、信号Ｓcuを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。Ｕｐカウンタ１１３は、信号Ｓcuが“Ｈ”レベルから“Ｌ”レベルに立ち下がる時に、カウンタ値Ｖcntを１増加する（図４ＢのステップＳ２５）。

図５の時刻ｔ１４において、比較器１１５は、カウンタ値Ｖcntと第１基準値ＦＲＶ１及び第２基準値ＦＲＶ２とをそれぞれ比較する。時刻ｔ１４において、カウンタ値Ｖcnt（Ｖcnt＝５００）は第１基準値以上であり（図４ＡのステップＳ１１、Ｙｅｓ）、且つカウンタ値Ｖcntは第２基準値に等しいため（図４ＡのステップＳ１２、Ｙｅｓ）、比較器１１５は、“Ｈ”レベルの信号Ｓnxt_clk1、及び“Ｈ”レベルの信号Ｓnxt_bp1を生成する（図４ＡのステップＳ１５）。

図５の時刻ｔ１６において、立ち下がり検出回路１１１は、信号Ｓctを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。比較器１１５は、信号Ｓctが“Ｈ”レベルから“Ｌ”レベルに立ち下がる時に、図４ＡのステップＳ１５で生成した“Ｈ”レベルの信号Ｓnxt_clk1を信号Ｓclk_ctl1としてＩＣＧ１２０−１に送信し、図４ＡのステップＳ１５で生成した“Ｈ”レベルの信号Ｓnxt_bp1を信号Ｓbp_enb1として選択回路１５０−１に送信する（図４ＡのステップＳ１７）。そして、ＩＣＧ１２０−１は、スキャンチェーン回路１４０に信号ＣＬＫを供給（再供給）する（図４ＢのステップＳ１９）。選択回路１５０−１は、スキャンチェーン回路１４０−１への入力信号を選択する（図４ＢのステップＳ２３）。

図５の時刻ｔ１５において、テスタは、信号Ｓsft_enbを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。時刻ｔ１６から時刻ｔ１７までの期間に、半導体装置１００は、第２テストパタンに基づいてシフト動作を実施する（図４ＢのステップＳ２４）。時刻ｔ１６から時刻ｔ１７までの期間に、テスタは、回路ブロック１３０−１に信号ＳＩ１として第２テストパタンを送信する。半導体装置１００は、シフト動作を実施して第２テストパタンをスキャンセル１９０−１に設定する。

テスタが回路ブロック１３０−１に第２テストパタンを送信するときの半導体装置１００の動作及び信号転送の様子を、図６Ｃに示す。図６Ｃは、回路ブロック１３０−１に第２テストパタン“０”を送信したときの回路ブロック１３０−１の状態を説明する図である。図６Ｃに示すように、信号Ｓsft_enbが“Ｈ”レベルであり、信号Ｓclk_ctl1が“Ｈ”レベルであり、且つ信号Ｓbp_enb1が“Ｈ”レベルであるとき、シフト動作が１回行われる。そして、スキャンセル１９０−１に“０”が設定される。スキャンセル１４４−１〜１４４−３に信号ＣＬＫが再供給されるため、スキャンセル１４４−３に“０”、スキャンセル１４４−２に“１”、スキャンセル１４４−１に“０”がそれぞれ設定される。また、例えば、（Ｍ＋１）回目のテストの場合、Ｍ回目のテスト結果（スキャンセル１９０−１が保持する値）が信号ＳＯ１として出力される。なお、Ｍ回目及び（Ｍ＋１）回目のテストで第２テストパタンが送信される場合、（Ｍ＋１）回目の第２テストパタンは、Ｍ回目の第２テストパタンと同じであってもよいし、異なっていてもよい。

図５の時刻ｔ１８において、立ち上がり検出回路１１２は、信号Ｓcuを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。Ｕｐカウンタ１１３は、信号Ｓcuが“Ｈ”レベルから“Ｌ”レベルに立ち下がる時に、カウンタ値Ｖcntを１増加する（図４ＢのステップＳ２５）。

図５の時刻ｔ１７において、テスタは、信号Ｓsft_enbを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。時刻ｔ１８から時刻ｔ１９までの期間に、半導体装置１００は、キャプチャ動作を実施する（図４ＢのステップＳ２６）。時刻ｔ１８から時刻ｔ１９までの期間に、半導体装置１００は、組み合わせ回路１４１−１〜１４１−３、及び１６０−１を動作させ、スキャンセル１４４−１〜１４４−３、及び１９０−１に組み合わせ回路１４１−１〜１４１−３、及び１６０−１の出力信号をそれぞれ取り込む。

図５の時刻ｔ１８において、比較器１１５は、カウンタ値Ｖcntと第１基準値ＦＲＶ１及び第２基準値ＦＲＶ２とをそれぞれ比較する。時刻ｔ１８において、カウンタ値Ｖcnt（Ｖcnt＝５０１）は第１基準値以上であり（図４ＡのステップＳ１１、Ｙｅｓ）、且つカウンタ値Ｖcntは第２基準値に等しくないため（図４ＡのステップＳ１２、Ｎｏ）、比較器１１５は、“Ｌ”レベルの信号Ｓnxt_clk1、及び“Ｈ”レベルの信号Ｓnxt_bp1を生成する。

図５の時刻ｔ２０において、立ち下がり検出回路１１１は、信号Ｓctを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。比較器１１５は、信号Ｓctが“Ｈ”レベルから“Ｌ”レベルに立ち下がる時に、図４ＡのステップＳ１４で生成した“Ｌ”レベルの信号Ｓnxt_clk1を信号Ｓclk_ctl1としてＩＣＧ１２０−１に送信し、図４ＡのステップＳ１４で生成した“Ｈ”レベルの信号Ｓnxt_bp1を信号Ｓbp_enb1として選択回路１５０−１に送信する（図４ＡのステップＳ１７）。そして、ＩＣＧ１２０−１は、スキャンチェーン回路１４０への信号ＣＬＫの供給（再供給）を停止する。選択回路１５０−１は、スキャンチェーン回路１４０−１への入力信号を選択する。

図５の時刻ｔ１９において、テスタは、信号Ｓsft_enbを“Ｌ”レベルから“Ｈ”レベルに立ち上げる。時刻ｔ２０から時刻ｔ２１までの期間に、半導体装置１００は、第２テストパタンに基づいてシフト動作を実施する（図４ＢのステップＳ２４）。時刻ｔ２０から時刻ｔ２１までの期間に、テスタは、回路ブロック１３０−１に信号ＳＩ１として第２テストパタンを送信する。半導体装置１００は、シフト動作を実施して第２テストパタンをスキャンセル１９０−１に設定する。スキャンセル１４４−１〜１４４−３への信号ＣＬＫの供給が停止されるため、スキャンセル１４４−１〜１４４−３の値は更新されない。

図５の時刻ｔ２２において、立ち上がり検出回路１１２は、信号Ｓcuを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。Ｕｐカウンタ１１３は、信号Ｓcuが“Ｈ”レベルから“Ｌ”レベルに立ち下がる時に、カウンタ値Ｖcntを１増加する（図４ＢのステップＳ２５）。

図５の時刻ｔ２１において、テスタは、信号Ｓsft_enbを“Ｈ”レベルから“Ｌ”レベルに立ち下げる。時刻ｔ２２から時刻ｔ２３までの期間に、半導体装置１００は、キャプチャ動作を実施して組み合わせ回路１４１−１〜１４１−３、及び１６０−１を動作させ、スキャンセル１９０−１に組み合わせ回路１６０−１の出力信号を取り込む。スキャンセル１４４−１〜１４４−３への信号ＣＬＫの供給が停止されるため、スキャンセル１４４−１〜１４４−３には組み合わせ回路１４１−１〜１４１−３の出力信号は取り込まれない。その後、時刻ｔ１９から時刻ｔ２３までの期間と同様の動作が実施される。

１．３ 本実施形態に係る効果
本実施形態に係る構成によれば、半導体装置の故障検出率を向上できる。本効果につき、以下説明する。図７は、本実施形態に係る半導体装置に対してスキャンテストを実施した場合のテストパタン数と組み合わせ回路の故障検出率との関係を示す図である。

スキャンチェーン回路を含む半導体装置に対するスキャンテストにおいて、故障検出が完了したスキャンチェーン回路のスキャンセルへのクロック信号の供給を停止し、スキャンチェーン回路にクロック信号を再供給しない場合がある。この場合のスキャンテストにおけるテストパタン数と故障検出率の関係を、図７に比較例として破線で示す。この場合、半導体装置では、クロック信号の供給停止後のスキャンセルの出力が固定値となるため、スキャンセルの出力を使用する他の組み合わせ回路の故障検出率が上がらない場合があり得る。

そこで、本実施形態に係る半導体装置１００は、複数のスキャンセル１４４を含む複数のスキャンチェーン回路１４０を含んでいる。そして、半導体装置１００は、スキャンテストの期間に、故障検出が完了したスキャンチェーン回路１４０内のスキャンセル１４４への信号ＣＬＫの供給を停止し、故障検出が完了したスキャンチェーン回路１４０をバイパスした後、故障検出が完了したスキャンチェーン回路１４０のスキャンセル１４４に信号ＣＬＫを再供給できる。信号ＣＬＫの再供給により、スキャンセル１４４の値が更新されるため、スキャンセル１４４の出力を使用する他の組み合わせ回路の故障検出率を向上できる。この様子を示しているのが図７の実線である。

図７に示すように、半導体装置１００は、例えばテストパタン数Ｃ１のときにスキャンチェーン回路１４０への信号ＣＬＫの供給を停止し、スキャンチェーン回路１４０をバイパスする。そして、半導体装置１００は、例えばテストパタン数Ｃ２のときにスキャンチェーン回路１４０に信号ＣＬＫを再供給する。更に、半導体装置１００は、例えばテストパタン数Ｃ３のときにスキャンチェーン回路１４０への信号ＣＬＫの供給を停止する。比較例と比べて同一テストパタン数Ｃ１以降での故障検出率が向上している。

２．変形例等
上記のように、実施形態に係る半導体装置は、第１信号（Ｓclk_ctl1）及び第２信号（Ｓbp_enb1）を生成可能な制御回路（110）と、第１信号に基づいて、クロック信号の供給又は供給停止を実行可能なゲーティング回路（120-1）と、クロック信号と、第２信号と、テストパタンとを受け付け可能な回路ブロック（130-1）とを備える。回路ブロックは、クロック信号に基づいて、テストパタンを取り込み可能なスキャンチェーン回路（140-1）と、第２信号に基づいて、スキャンチェーン回路から出力された第３信号と、スキャンチェーン回路に入力される第４信号とのいずれかを選択可能な選択回路（150-1）とを備える。ゲーティング回路は、スキャンテストの期間に、第１信号に基づいて、クロック信号の供給停止後の再供給を実行可能である。

上記実施形態を適用することにより、故障検出率を向上できる半導体装置を提供できる。

なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。

２．１ 第１変形例
制御回路１１０は、信号Ｓclk_ctl1及びＳclk_ctl2、並びに信号Ｓbp_enb1及びＳbp_enb2を生成及び送信できる構成であれば上記実施形態の回路に限定されない。図３の制御回路１１０は、比較値ＣＶ１及びＣＶ２を固定値として保持する構成であるが、制御回路１１０は、比較値ＣＶ１及びＣＶ２を、半導体装置１００のスキャンテスト時に、外部から設定可能な構成であってもよい。この場合、例えば、図８の回路とすることができる。以下、図８の回路について図３の制御回路１１０と異なる点についてのみ説明する。

図８の制御回路１１０は、ＲＯＭ１１４がレジスタ１１６に置き換えられた点を除いて図３の制御回路１１０と同じである。

例えば、最初のスキャンテストの開始前に、テスタからレジスタ１１６に図９に示す値が設定される。図９は、レジスタ１１６に保持されるテーブルの一例を示す概念図である。テーブルは、比較値ＣＶ１の第１基準値ＦＲＶ１及び第２基準値ＦＲＶ２、並びに比較値ＣＶ２の第１基準値ＳＲＶ１及び第２基準値ＳＲＶ２として設定する値を、アドレスＡＤＤ毎に保持する。例えば、テーブルは、比較値ＣＶ１の第１基準値ＦＲＶ１をアドレスＡＤＤ１に保持し、比較値ＣＶ１の第２基準値ＦＲＶ２をアドレスＡＤＤ２に保持し、比較値ＣＶ２の第１基準値ＳＲＶ１をアドレスＡＤＤ３に保持し、比較値ＣＶ２の第２基準値ＳＲＶ２をアドレスＡＤＤ４に保持する。

スキャンテストの期間において、テスタは、テストパタン数に応じたアドレスＡＤＤ１〜ＡＤＤ４をレジスタ１１６に送信する。レジスタ１１６は、アドレスＡＤＤ１〜ＡＤＤ４を受信すると、アドレスＡＤＤ１に対応する比較値ＣＶ１の第１基準値ＦＲＶ１、アドレスＡＤＤ２に対応する比較値ＣＶ１の第２基準値ＦＲＶ２、アドレスＡＤＤ３に対応する比較値ＣＶ２の第１基準値ＳＲＶ１、及びアドレスＡＤＤ４に対応する比較値ＣＶ２の第２基準値ＳＲＶ２を比較器１１５に送信する。その他の動作は、図３の場合と同様である。

２．２ 第２変形例
図３及び図８の制御回路１１０は、ハードウェア制御により信号Ｓclk_ctl1及びＳclk_ctl2、並びに信号Ｓbp_enb1及び信号Ｓbp_enb2を送信する構成であるが、ソフトウェア制御により信号Ｓclk_ctl1及びＳclk_ctl2、並びに信号Ｓbp_enb1及び信号Ｓbp_enb2を送信する構成であってもよい。この場合、例えば、図１０の回路とすることができる。以下、図１０の回路について説明する。

図１０の制御回路１１０は、Ｄ−ＦＦ１１７−１〜１１７−４を含む。Ｄ−ＦＦ１１７−１〜１１７−４は、テスタからスキャンテストの期間に入力されたテストパタン数に応じたコマンドＣＭＤを受信する。そして、Ｄ−ＦＦ１１７−１〜１１７−４は、テスタから送信された信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる時に値を取り込む。また、Ｄ−ＦＦ１１７−４及び１１７−３は、保持する値を、信号Ｓclk_ctl1及びＳclk_ctl2として、例えば図１のＩＣＧ１２０−１及び１２０−２にそれぞれ送信する。Ｄ−ＦＦ１１７−２及び１１７−１は、保持する値を、信号Ｓbp_enb1及びSbp_enb2として、例えば図１の選択回路１５０−１及び１５０−２にそれぞれ送信する。更に、Ｄ−ＦＦ１１７−１〜１１７−４は、テスタから送信された信号ＲＳＴに応じて保持する値をリセットする。コマンドＣＭＤは、例えば、スキャンチェーン回路１４０−１及び１４０−２に信号ＣＬＫを供給するか否かを示す論理レベルと、スキャンチェーン回路１４０−１及び１４０−２をバイパスするか否かを示す論理レベルを含む。

例えば、テストパタン数が１から１００までの場合、制御回路１１０は、ＩＣＧ１２０−１を制御して、スキャンチェーン回路１４０−１に信号ＣＬＫを供給させる。そして、制御回路１１０は、選択回路１５０−１においてスキャンチェーン回路１４０−１をバイパスした経路を選択しない。この場合、制御回路１１０は、テスタから送信された“Ｈ”レベルのコマンドＣＭＤに基づいて信号Ｓclk_ctlを“Ｈ”レベルとし、テスタから送信された“Ｌ”レベルのコマンドＣＭＤに基づいて信号Ｓbp_enbを“Ｌ”レベルとする。

テストパタン数が１０１から５００までの場合、制御回路１１０は、ＩＣＧ１２０−１を制御して、スキャンチェーン回路１４０−１への信号ＣＬＫの供給を停止させる。そして、制御回路１１０は、選択回路１５０−１においてスキャンチェーン回路１４０−１をバイパスした経路を選択する。この場合、制御回路１１０は、テスタから送信された“Ｌ”レベルのコマンドＣＭＤに基づいて信号Ｓclk_ctlを“Ｌ”レベルとし、テスタから送信された“Ｈ”レベルのコマンドＣＭＤに基づいて信号Ｓbp_enbを“Ｈ”レベルとする。

テストパタン数が５０１の場合、制御回路１１０は、ＩＣＧ１２０−１を制御して、スキャンチェーン回路１４０−１に信号ＣＬＫを再供給させる。そして、制御回路１１０は、選択回路１５０−１においてスキャンチェーン回路１４０−１をバイパスした経路を選択する。この場合、制御回路１１０は、テスタから送信された“Ｈ”レベルのコマンドＣＭＤに基づいて信号Ｓclk_ctlを“Ｈ”レベルとし、テスタから送信された“Ｈ”レベルのコマンドＣＭＤに基づいて信号Ｓbp_enbを“Ｈ”レベルとする。

テストパタン数が５０２から最後のテストパタン数までの場合、制御回路１１０は、ＩＣＧ１２０−１を制御して、スキャンチェーン回路１４０−１への信号ＣＬＫの供給を停止させる。そして、制御回路１１０は、選択回路１５０−１においてスキャンチェーン回路１４０−１をバイパスした経路を選択する。この場合、制御回路１１０は、テスタから送信された“Ｌ”レベルのコマンドＣＭＤに基づいて信号Ｓclk_ctlを“Ｌ”レベルとし、テスタから送信された“Ｈ”レベルのコマンドＣＭＤに基づいて信号Ｓbp_enbを“Ｈ”レベルとする。

例えば、制御回路１１０がテスタからコマンドＣＭＤ＝“０１１０”を受信した場合、コマンドＣＭＤの各ビットは、シフトされ、Ｄ−ＦＦ１１７−４に“０”、Ｄ−ＦＦ１１７−３に“１”、Ｄ−ＦＦ１１７−２に“１”、Ｄ−ＦＦ１１７−１に“０”がそれぞれ設定される。そして、Ｄ−ＦＦ１１７−４の値は、信号Ｓclk_ctl1として出力され、Ｄ−ＦＦ１１７−３の値は、信号Ｓclk_ctl2として出力され、Ｄ−ＦＦ１１７−２の値は、信号Ｓbp_enb1として出力され、Ｄ−ＦＦ１１７−１の値は、信号Ｓbp_enb2として出力される。

２．３ その他の変形例
スキャンチェーン回路１４０は、スキャンセル１４４を含む構成であれば上記実施形態の回路に限定されない。回路ブロック１３０は、スキャンチェーン回路及び選択回路を含む構成であれば、上記実施形態の回路に限定されない。

また、上記実施形態では、半導体装置１００が信号ＣＬＫの供給停止後、信号ＣＬＫの再供給を実施する場合を例に挙げて説明したが、半導体装置１００が信号ＣＬＫの供給停止、信号ＣＬＫの再供給、信号ＣＬＫの供給再停止後、信号ＣＬＫの再々供給を実施してもよい。この場合には、比較値ＣＶ１及びＣＶ２毎に、第１基準値、第２基準値、及び第３基準値（第１基準値＜第２基準値＜第３基準値）がある。例えば、第１基準値を信号ＣＬＫの供給停止を判断するときのテストパタン数、第２基準値を信号ＣＬＫの再供給を判断するときのテストパタン数、第３基準値を信号ＣＬＫの再々供給を判断するときのテストパタン数としてもよい。更に、（第２基準値＋１）を信号ＣＬＫの再供給の停止を判断するときのテストパタン数、（第３基準値＋１）を信号ＣＬＫの再々供給の停止を判断するときのテストパタン数としてもよい。この場合のスキャンテストの動作について、図１１を用いて説明する。図１１は、スキャンテストの期間における信号ＣＬＫの供給及び供給停止のタイミングチャートである。なお、第１基準値を１００、第２基準値を５００、第３基準値を１０００とした。

図１１に示すように、テストパタン数が１から１００までの期間、半導体装置１００は、スキャンチェーン回路１４０に信号ＣＬＫを供給する。テストパタン数が１０１から５００までの期間、半導体装置１００は、スキャンチェーン回路１４０への信号ＣＬＫの供給を停止する。テストパタン数が５０１の期間、半導体装置１００は、スキャンチェーン回路１４０に信号ＣＬＫを再供給する。テストパタン数が５０２から１０００までの期間、半導体装置１００は、スキャンチェーン回路１４０への信号ＣＬＫの供給を再停止する。

テストパタン数が第３基準値に等しい（カウンタ値Ｖcnt＝１０００）場合、比較器１１５は、“Ｈ”レベルの信号Ｓnxt_clkを生成する。そして、比較器１１５は、信号Ｓctが“Ｈ”レベルから“Ｌ”レベルに立ち下がる時に、、生成した“Ｈ”レベルの信号Ｓnxt_clkを信号Ｓclk_ctlとしてＩＣＧ１２０−１に送信する。ＩＣＧ１２０−１は、信号Ｓclk_ctlに基づいて、スキャンチェーン回路１４０−１に信号ＣＬＫを再々供給する。すなわち、テストパタン数が１００１の期間、半導体装置１００は、スキャンチェーン回路１４０に信号ＣＬＫを再々供給する。

テストパタン数が第３基準値よりも大きい（カウンタ値Ｖcnt＞１０００）場合、比較器１１５は、“Ｌ”レベルの信号Ｓnxt_clkを生成する。そして、比較器１１５は、カウンタ値Ｖcntの増加時に、生成した“Ｌ”レベルの信号Ｓnxt_clkを信号Ｓclk_ctlとしてＩＣＧ１２０−１に送信する。ＩＣＧ１２０−１は、信号Ｓclk_ctlに基づいて、スキャンチェーン回路１４０−１への信号ＣＬＫの供給を再々停止する。すなわち、テストパタン数が１００２から最後のテストパタン数までの期間、半導体装置１００は、スキャンチェーン回路１４０への信号ＣＬＫの供給を再々停止する。

更に、上記実施形態において、信号Ｓsft_enb、信号Ｓct、信号Ｓcu、信号Ｓclk_ctl、及び信号Ｓbp_enbの“Ｌ”／“Ｈ”レベルは逆であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００…半導体装置、１１０…制御回路、１１１…立ち下がり検出回路、１１２…立ち上がり検出回路、１１３…Ｕｐカウンタ、１１４…ＲＯＭ、１１５…比較器、１１６…レジスタ、１１７−１〜１１７−４、１４３、１４３−１〜１４３−３、１８０−１、１８０−２、２３０−２…Ｄ−ＦＦ、１２０、１２０−１、１２０−２…ＩＣＧ、１３０、１３０−１、１３０−２…回路ブロック、１４０、１４０−１、１４０−２…スキャンチェーン回路、１４１、１４１−１〜１４１−３、１６０−１、１６０−２、２１０−２…組み合わせ回路、１４２、１４２−１〜１４２−３、１７０−１、１７０−２、２２０−２…ＭＵＸ、１４４、１４４−１〜１４４−３、１９０−１、１９０−２、２４０−２…スキャンセル、１５０−１、１５０−２…選択回路、２００−２…ＥＸＯＲ回路

Claims (9)

1. 第１信号及び第２信号を生成可能な制御回路と、
   前記第１信号に基づいて、クロック信号の供給又は供給停止を実行可能なゲーティング回路と、
   前記クロック信号と、前記第２信号と、テストパタンとを受け付け可能な回路ブロックと
   を備え、
   前記回路ブロックは、
   前記クロック信号に基づいて、前記テストパタンを取り込み可能なスキャンチェーン回路と、
   前記第２信号に基づいて、前記スキャンチェーン回路から出力された第３信号と、前記スキャンチェーン回路に入力される第４信号とのいずれかを選択可能な選択回路と
   を備え、
   前記ゲーティング回路は、スキャンテストの期間に、前記第１信号に基づいて、前記クロック信号の前記供給停止後の再供給を実行可能である、半導体装置。
2. 前記制御回路は、前記期間に入力されたテストパタン数に基づいて前記第１信号を生成する、請求項１記載の半導体装置。
3. 前記期間に入力された前記テストパタン数が第１基準値未満の場合、前記第１信号に基づいて、前記ゲーティング回路は前記クロック信号を供給し、
   前記期間に入力された前記テストパタン数が前記第１基準値以上の場合、前記第１信号に基づいて、前記ゲーティング回路は前記クロック信号の供給を停止し、
   前記期間に入力された前記テストパタン数が前記第１基準値と異なる第２基準値に等しい場合、前記第１信号に基づいて、前記ゲーティング回路は前記クロック信号を再供給する、請求項２記載の半導体装置。
4. 前記期間に入力された前記テストパタン数が前記第２基準値よりも大きい場合、前記第１信号に基づいて、前記ゲーティング回路は前記クロック信号の供給を停止する、請求項３記載の半導体装置。
5. 前記第２基準値は前記第１基準値よりも大きい、請求項３又は４記載の半導体装置。
6. 前記制御回路は、
   前記期間に入力された前記テストパタン数をカウント可能なカウンタと、
   前記カウンタのカウンタ値と前記第１基準値、及び前記カウンタ値と前記第２基準値をそれぞれ比較可能な比較器と
   を備え、
   前記第１信号は、前記比較器の比較結果に基づいて生成される、請求項３乃至５のいずれか１項記載の半導体装置。
7. 前記第１基準値及び前記第２基準値は固定値である、請求項３乃至６のいずれか１項記載の半導体装置。
8. 前記第１基準値及び前記第２基準値は外部から設定可能である、請求項３乃至６のいずれか１項記載の半導体装置。
9. 前記制御回路は、前記期間に入力されたテストパタン数に基づいて前記第２信号を生成し、
   前記期間に入力された前記テストパタン数が第１基準値未満の場合、前記第２信号に基づいて、前記選択回路は前記第３信号を選択し、
   前記期間に入力された前記テストパタン数が前記第１基準値以上の場合、前記第２信号に基づいて、前記選択回路は前記第４信号を選択する、請求項１乃至８のいずれか１項記載の半導体装置。

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