JP6343163B2 - 集積回路装置 - Google Patents
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Description
図5は、撮像素子101から連続して出力される複数フレームの動画データを画像処理LSI102〜105により処理する場合の、各画像処理LSI102〜105による処理タイミングを示している。
Claims (21)
- 画像信号を出力する撮像素子を備える第1集積回路チップと、
それぞれが前記第1集積回路チップの第1面に積層され、前記第1集積回路チップから出力される前記画像信号を取得する複数の第2集積回路チップと、を有し、
前記第1集積回路チップは、前記複数の第2集積回路チップのそれぞれに接続するための複数の第1接続部を備え、
前記第2集積回路チップはそれぞれ、前記第1集積回路チップの前記第1接続部のいずれかに接続される第2接続部を備え、
前記第1集積回路チップは、前記第1接続部から前記複数の前記第2集積回路チップの前記第2接続部のそれぞれに対して同じ種類の画像信号を出力し、
前記第1集積回路チップは、前記複数の第2集積回路チップのそれぞれに対して同時に各画素の画像信号を出力することを特徴とする集積回路装置。 - 画像信号を出力する撮像素子を備える第1集積回路チップと、
それぞれが前記第1集積回路チップの第1面に積層され、前記第1集積回路チップから出力される前記画像信号を取得する複数の第2集積回路チップと、を有し、
前記第1集積回路チップは、前記複数の第2集積回路チップのそれぞれに接続するための複数の第1接続部を備え、
前記第2集積回路チップはそれぞれ、前記第1集積回路チップの前記第1接続部のいずれかに接続される第2接続部を備え、
前記第1集積回路チップは、前記第1接続部から前記複数の第2集積回路チップの前記第2接続部のそれぞれに対して同じ種類の画像信号を出力し、
前記第1集積回路チップは、前記複数の第2集積回路チップのそれぞれから出力される制御信号に応じて、前記複数の第2集積回路チップに前記画像信号を出力することを特徴とする集積回路装置。 - タイミング信号を前記複数の第2集積回路チップに出力する制御部をさらに有し、
前記複数の第2集積回路チップは、前記タイミング信号に基づいて、前記制御信号を周期的に出力することを特徴とする請求項2に記載の集積回路装置。 - 前記第2集積回路チップの面積は、前記第1集積回路チップの面積より広いことを特徴とする請求項1から3のいずれか1項に記載の集積回路装置。
- 前記第2集積回路チップの面積は、前記第1集積回路チップの面積より狭いことを特徴とする請求項1から3のいずれか1項に記載の集積回路装置。
- 前記複数の第2集積回路チップはそれぞれ、前記第1集積回路チップに積層される前記複数の第2集積回路チップの数に応じた周期で前記第1集積回路チップから取得した前記画像信号を処理することを特徴とする請求項1から5のいずれか1項に記載の集積回路装置。
- 前記第1集積回路チップは、前記画像信号の連続した複数のフレームを出力し、
前記複数の第2集積回路チップはそれぞれ、互いに異なるフレームを処理することを特徴とする請求項1から6のいずれか1項に記載の集積回路装置。 - 前記複数の第2集積回路チップはそれぞれ、前記第1集積回路チップから取得した画像信号を記憶するメモリを備えることを特徴とする請求項1から7のいずれか1項に記載の集積回路装置。
- 前記複数の第2集積回路チップはそれぞれ、前記第1集積回路チップから取得した画像信号に所定の変換処理を施すことを特徴とする請求項1から8のいずれか1項に記載の集積回路装置。
- 画像信号を出力する撮像素子を備え、第1面に複数の第1接続部が配置された第1集積回路チップと
前記複数の第1接続部のうち1つと接続する第2接続部を備え、前記撮像素子から出力される画像信号を入力する第2集積回路チップと、
前記複数の第1接続部のうち他の1つと接続する第3接続部を備え、前記撮像素子から出力される画像信号を入力する第3集積回路チップと、を備え、
前記第2集積回路チップと前記第3集積回路チップとは、前記第1集積回路チップの前記第1面に積層され、
前記第1集積回路チップは、前記第2集積回路チップおよび前記第3集積回路チップに、各画素の画像信号を同時に出力することを特徴とする集積回路装置。 - 画像信号を出力する撮像素子を備え、第1面に複数の第1接続部が配置された第1集積回路チップと
前記複数の第1接続部のうち1つと接続する第2接続部を備え、前記撮像素子から出力される画像信号を入力する第2集積回路チップと、
前記複数の第1接続部のうち他の1つと接続する第3接続部を備え、前記撮像素子から出力される画像信号を入力する第3集積回路チップと、を備え、
前記第2集積回路チップと前記第3集積回路チップとは、前記第1集積回路チップの前記第1面に積層され、
前記第1集積回路チップは、前記第2集積回路チップから制御信号が入力されたことに応じて、前記画像信号を前記第2集積回路チップに出力し、前記第3集積回路チップから制御信号が入力されたことに応じて、前記画像信号を前記第3集積回路チップに出力することを特徴とする集積回路装置。 - 前記第2集積回路チップは、前記第2集積回路チップの前記第2接続部が設けられた領域が前記第1集積回路チップの前記第1面に重なるように配置され、
前記第3集積回路チップは、前記第3集積回路チップの前記第3接続部が設けられた領域が前記第1集積回路チップの前記第1面に重なるように配置されることを特徴とする請求項10または11に記載の集積回路装置。 - 前記第2集積回路チップの面積および前記第3集積回路チップの面積は、前記第1集積回路チップの面積より狭いことを特徴とする請求項10から12のいずれか1項に記載の集積回路装置。
- 前記第2集積回路チップおよび前記第3集積回路チップは、それぞれメモリを有し、前記第1集積回路チップから入力した画像信号を前記メモリに記憶することを特徴とする請求項10から13のいずれか1項に記載の集積回路装置。
- 前記第2集積回路チップおよび前記第3集積回路チップは、前記第1集積回路チップから入力した画像信号に所定の画像処理を施して出力することを特徴とする請求項10から14のいずれか1項に記載の集積回路装置。
- 前記第1集積回路チップは、前記画像信号の連続した複数のフレームを出力し、
前記第2集積回路チップおよび前記第3集積回路チップはそれぞれ、互いに異なるフレームを処理することを特徴とする請求項10から15のいずれか1項に記載の集積回路装置。 - 前記第2集積回路チップおよび前記第3集積回路チップはそれぞれ、前記第1集積回路チップから取得した画像信号を記憶するメモリを備えることを特徴とする請求項10から16のいずれか1項に記載の集積回路装置。
- 前記第2集積回路チップおよび前記第3集積回路チップはそれぞれ、前記第1集積回路チップから取得した画像信号に所定の変換処理を施すことを特徴とする請求項10から17のいずれか1項に記載の集積回路装置。
- 前記複数の第1接続部は、前記第1集積回路チップの前記第1面に配置されることを特徴とする請求項1から18のいずれか1項に記載の集積回路装置。
- 前記複数の第1接続部は、前記第1集積回路チップの前記第1面において、対称に配置されることを特徴とする請求項1から19のいずれか1項に記載の集積回路装置。
- 前記撮像素子の各画素は、互いに異なる複数の色に対応する複数のカラーフィルタのいずれかが配置され、配置されたカラーフィルタの色の画像信号を出力するものであって、
前記複数の第1接続部のそれぞれは、前記複数の色に対応する複数の接続端子を有し、
前記第1集積回路チップは、前記複数の色の画像信号を、各画像信号の色に対応する前記接続端子から出力することを特徴とする請求項1から20のいずれか1項に記載の集積回路装置。
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