JP6343163B2

JP6343163B2 - 集積回路装置

Info

Publication number: JP6343163B2
Application number: JP2014078979A
Authority: JP
Inventors: 敬明横井
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2014-04-07
Filing date: 2014-04-07
Publication date: 2018-06-13
Anticipated expiration: 2034-04-07
Also published as: JP2015201735A; US20150288916A1

Description

本発明は、複数の集積回路チップを積層して構成される集積回路装置に関する。

半導体技術の進歩により、デジタルスチルカメラやビデオカメラなどで用いられる撮像素子の多画素化が急速に進んでいる。この多画素化に伴い、撮像素子で結像した被写体像に対してカメラ信号処理や符号化処理を行う画像処理用のＬＳＩ（集積回路）で処理すべき情報量も急増しており、画像処理ＬＳＩの大規模化が進んできた。

しかしながら、微細化の限界や、実装する機能の増加に伴い、１チップ上に集積させることによる面積の増加が顕著になり、これまでのような１チップ上への集積化が必ずしも最適解ではなくなってきた。

そこで、複数の画像処理ＬＳＩを備えて、撮像素子から出力される画像信号を分割して処理する方法が提案されている。ところが、この方法では、撮像素子から出力された画像信号を複数の集積回路チップに接続するため配線長が長くなり伝送速度を上げることが難しくなる。

このような課題を解決するため、貫通ビアを用いて、複数のデバイスを３次元方向に積層する方法が提案されている（特許文献１参照）。このような積層方法を用いることで、配線長が短くなり転送速度を向上できる。また、複数デバイスを積層することで撮像装置内の実装基板を小さくすることができ、撮像装置の小型化が実現できる。

特開２０１０−１０９２６４号公報

しかしながら、撮像素子から出力された画像信号を、複数のＬＳＩチップにより分割して処理する場合、これらの複数の集積回路チップを積層するためのＴＳＶを追加して加工するなどの特別な構成が必要となる。

本発明は、上記課題に鑑みてなされ、複数の集積回路チップを積層する場合に、積層化用の専用回路を追加することなく複数の集積回路により分割して処理を行うことができるようにすることを目的とする。

上記課題を解決し、目的を達成するために、本発明の集積回路装置は、画像信号を出力する撮像素子を備える第１集積回路チップと、それぞれが前記第１集積回路チップの第１面に積層され、前記第１集積回路チップから出力される前記画像信号を取得する複数の第２集積回路チップと、を有し、前記第１集積回路チップは、前記複数の第２集積回路チップのそれぞれに接続するための複数の第１接続部を備え、前記第２集積回路チップはそれぞれ、前記第１集積回路チップの前記第１接続部のいずれかに接続される第２接続部を備え、前記第１集積回路チップは、前記第１接続部から前記複数の前記第２集積回路チップの前記第２接続部のそれぞれに対して同じ種類の画像信号を出力し、前記第１集積回路チップは、前記複数の第２集積回路チップのそれぞれに対して同時に各画素の画像信号を出力する。

本発明によれば、複数の集積回路チップを積層する場合に、積層化用の専用回路を追加することなく複数の集積回路により分割して処理を行うことができる。

本実施形態の画像処理装置の構成を示すブロック図。撮像素子と画像処理ＬＳＩの積層構造を示す図。撮像素子の画素配列を示す図。撮像素子から画像処理ＬＳＩに出力される画像データを示す図。実施形態１の画像処理ＬＳＩによる画像データの処理タイミングを示す図。撮像素子と画像処理ＬＳＩの別の積層構造を示す図。撮像素子と画像処理ＬＳＩの別の積層構造を示す図。実施形態２の画像処理装置の構成を示すブロック図。実施形態２の画像処理ＬＳＩによる画像データの処理タイミングを示す図。

以下に、本発明を実施するための形態について詳細に説明する。尚、以下に説明する実施の形態は、本発明を実現するための一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施の形態に限定されるものではない。また、後述する各実施形態の一部を適宜組み合わせて構成しても良い。

［実施形態１］以下、本発明の画像処理装置を、例えば、動画や静止画を撮影するデジタルビデオカメラなどの撮像装置に適用した実施形態について説明する。

＜装置構成＞図１を参照して、本発明に係る実施形態の撮像装置の構成および機能の概略について説明する。

図１において、撮像素子１０１はＣＭＯＳ等の公知の光電変換回路からなる画素が二次元状に複数配置されて構成されている。撮像素子１０１は、例えば横３８４０画素×縦２１６０画素から構成され、タイミング信号生成部１０９からの動作タイミング信号に従って光電変換処理を行い、画像データを出力する。撮像素子１０１は、１画面が横３８４０画素×縦２１６０画素、毎秒６０フレームの動画データを出力することが可能である。撮像素子１０１は、１つの半導体集積回路チップとして構成される。

撮像素子１０１から出力される画像信号は、画像処理ＬＳＩ１０２〜１０５に供給される。画像処理ＬＳＩ１０２〜１０５はそれぞれ、１つの半導体集積回路チップとして構成される。また、画像処理ＬＳＩ１０２〜１０５はそれぞれ同じ構成を有する画像処理回路である。各画像処理ＬＳＩ１０２〜１０５はそれぞれ、撮像素子１０１から出力された画像信号に対し、画素補間やフィルタ処理、色変換処理等の現像処理を行う。また、画像処理ＬＳＩ１０２〜１０５はそれぞれ、現像処理後の画像データに対し、表示部１０７の表示サイズに合わせたリサイズ処理を行い、セレクタ１０６に出力する。また、画像処理ＬＳＩ１０２〜１０５はそれぞれ、Ｈ．２６４等の公知の符号化方式による符号化処理、圧縮処理等、記録のために必要な画像処理を行い、セレクタ１０６に出力する。

セレクタ１０６は、画像処理ＬＳＩ１０２〜１０５から出力された画像データを制御部１１０からの指示に従い選択して、表示部１０７と記録部１０８とに出力する。

タイミング信号生成部１０９は、垂直同期信号等、撮像装置１００における各部の動作タイミングを示す信号を生成する。制御部１１０はＣＰＵおよびメモリを有し、操作部１１１からの指示に従い、撮像装置１００の各部を制御する。操作部１１１は、電源スイッチや記録開始、停止を指示するボタン等、各種の操作スイッチ等を備える。ユーザは操作部１１１を操作することにより、撮像装置１００に対して各種の指示を入力することが可能である。

＜画像処理ＬＳＩの構成＞次に、図２を参照して、本実施形態の撮像装置１００に搭載される撮像素子１０１と画像処理ＬＳＩ１０２〜１０５の構成について説明する。

図２（ａ）は撮像素子１０１に配置された、各画像処理ＬＳＩ１０２〜１０５との接続端子を示している。図２（ａ）において、撮像素子１０１を構成する半導体チップの一方の面に、画像処理ＬＳＩ１０２〜１０５と接続するための接続端子のセット１０１ａ〜１０１ｄが配置される。記号○□◇△は各画像処理ＬＳＩ１０２〜１０５へ出力されるデータごとの接続端子の種類を示しており、点線内の○□◇△を１つのセットとして各画像処理ＬＳＩ１０２〜１０５と接続される。

本実施形態では、画像処理ＬＳＩ１０２〜１０５の４つの画像処理ＬＳＩと接続するため、撮像素子１０１は、４セットの接続端子１０１ａ〜１０１ｄを備えている。また、これらの接続端子１０１ａ〜１０１ｄは撮像素子１０１の中心から○□◇△の各接続が対称な位置関係になるように配置される。

図２（ｂ）は各画像処理ＬＳＩ１０２〜１０５に配置された、撮像素子１０１との接続端子を示している。図２（ｂ）において、各画像処理ＬＳＩ１０２〜１０５を構成する半導体チップの一方の面に、撮像素子１０１と接続するための各接続端子１０２ａ〜１０５ａが１セット配置される。なお、２０１は、各画像処理ＬＳＩ１０２〜１０５を配置した際の回転方向を説明するために記載したマークである。

図２（ｃ）は、撮像素子１０１に積層するときの各画像処理ＬＳＩ１０２〜１０５の配置を示している。本実施形態では、図２（ｃ）に示すように、各画像処理ＬＳＩ１０２〜１０５を同一面上に並べて配置する。この際、各画像処理ＬＳＩ１０２〜１０５を９０°回転させ、各接続端子１０２ａ〜１０５ａが互いに向かい合うように配置する。このように配置された画像処理ＬＳＩ１０２〜１０５に対し、撮像素子１０１が積層される。

図２（ｄ）は、図２（ｃ）のように配置された画像処理ＬＳＩ１０２〜１０５に対し、撮像素子１０１が積層された状態を示している。撮像素子１０１における接続端子１０１ａ〜１０１ｄがそれぞれ、各画像処理ＬＳＩ１０２〜１０５における接続端子１０２ａ〜１０５ａと重なるように、撮像素子１０１と画像処理ＬＳＩ１０２〜１０５とが積層される。

＜画像処理ＬＳＩへ出力される画像データ＞次に、図３を参照して、撮像素子１０１の各接続端子から各画像処理ＬＳＩへ出力される画像データについて説明する。

図３は撮像素子１０１の画素構成を示している。撮像素子１０１において、図３に示すＲ、Ｇｒ、Ｇｂ、Ｂの４色のカラーフィルタが各画素に対して格子状に配置される。撮像素子１０１の各画素のデータは、記号○の端子からはＲ、記号□の端子からはＧｒ、記号◇の端子からはＧｂ、記号△の端子からはＢの画素データがそれぞれ出力される。また、撮像素子１０１に積層された画像処理ＬＳＩ１０２〜１０５に対し、それぞれの接続端子１０２ａ〜１０５ａから同じ画像データが同時に出力される。

図４は、撮像素子１０１から各画像処理ＬＳＩ１０２〜１０５に出力される画像データの出力タイミングを、１画面（１フレーム）の画像データの出力タイミングとして示している。

４０１はタイミング信号生成部１０９からの垂直同期信号を示している。この垂直同期信号４０１に同期して、撮像素子１０１から画像データが出力される。また、４０２〜４０５はそれぞれ、画像処理ＬＳＩ１０２〜１０５の各接続端子○□◇△に対して出力される画像データを示している。

即ち、本実施形態では、垂直同期信号を基準として、１つの画像処理ＬＳＩに対してＲ、Ｇｒ、Ｇｂ、Ｂの４色の画像データが並列に、ラスタスキャンの順で出力される。また、画像処理ＬＳＩ１０２〜１０５に対して同一の画像データが並列に出力される。

図５は、撮像素子１０１から連続して出力される複数フレームの動画データを画像処理ＬＳＩ１０２〜１０５により処理する場合の、各画像処理ＬＳＩ１０２〜１０５による処理タイミングを示している。

本実施形態では、撮像素子１０１から出力される動画データに対し、画像処理ＬＳＩ１０２〜１０５により時分割処理を行う。すなわち、操作部１１１による電源投入後、制御部１１０は、タイミング信号生成部１０９を制御して、垂直同期信号５０１の生成を開始する。タイミング信号生成部１０９からの垂直同期信号５０１は、撮像素子１０１に対して供給される。次に、制御部１１０は、各画像処理ＬＳＩ１０２〜１０５に対し、処理の開始を示すスタート信号５１１を出力する。各画像処理ＬＳＩ１０２〜１０５は、スタート信号５１１に基づいて、それぞれの画像処理ＬＳＩ１０２〜１０５が処理すべきフレームを検出する。また、各画像処理ＬＳＩ１０２〜１０５はそれぞれ、タイミング信号生成部１０９からの動作クロックに基づいて動作タイミングを決めるためのタイマを内蔵している。そして、各画像処理ＬＳＩ１０２〜１０５は、このタイマの出力に基づいて、４フレーム周期のタイミング信号５１２〜５１５を生成する。そして、この４フレーム周期のタイミングで、撮像素子１０１から出力される１フレームの画像データを入力し、入力した１フレームの画像データを、３フレームの期間内に処理する。すなわち、画像処理ＬＳＩ１０２〜１０５は、４フレームに１フレームの割合で画像データを入力して処理を行う。なお、各画像処理ＬＳＩ１０２〜１０５は、ＳＤＲＡＭ等のメモリを備えており、入力した１フレームの画像データを一旦メモリに記憶した後、処理を行う。

図５において、５０１はタイミング信号生成部１０９からの垂直同期信号を示している。５０２〜５０５はそれぞれ、画像処理ＬＳＩ１０２〜１０５に対して出力される動画データのフレーム番号を示している。５０２〜５０５に示すように、各画像処理ＬＳＩ１０２〜１０５に対し、撮像素子１０１から同じ画像データが並列に出力される。

５０６〜５０９はそれぞれ、画像処理ＬＳＩ１０２〜１０５が処理するフレームを示している。例えば、図５のタイミングで制御部１１０から各画像処理ＬＳＩ１０２〜１０５にスタート信号５１１が出力される。画像処理ＬＳＩ１０２から順に、１フレームずつ処理を行うものとした場合、画像処理ＬＳＩ１０２は、スタート信号５１１の次の垂直同期信号５１２に応じて撮像素子１０１から出力される、フレーム番号０の画像データを入力する（５０２）。これ以降、３フレームの期間内にフレーム番号０の画像データを処理する（５０６）。画像処理ＬＳＩ１０３は同様に、スタート信号５１１から２つ目の垂直同期信号５１３に応じて撮像素子１０１から出力される、フレーム番号１の画像データを入力し（５０３）、３フレームの期間内に処理する（５０７）。画像処理ＬＳＩ１０４、１０５も同様に、垂直同期信号５１４、５１５に応じて撮像素子１０１から出力される、フレーム番号２、３の画像データをそれぞれ入力し（５０４、５０５）、処理する（５０８、５０９）。

また、各画像処理ＬＳＩ１０２〜１０５はこれ以降、４フレーム周期の内部のタイミング信号に基づいて、撮像素子１０１による各フレームの画像データの読み出し周期４回に１回分のデータを入力して処理する。

制御部１１０は、各画像処理ＬＳＩ１０２〜１０５により処理された画像データを１フレーム毎に順次切り替えて出力するように、セレクタ１０６を制御する。５１０はセレクタ１０６から出力される動画データを示している。

以上説明したように、複数の画像処理ＬＳＩに対して同一データを並列出力可能な撮像素子とすることで、複数の画像処理ＬＳＩで時分割処理をする場合に配線長を短縮し伝送速度を高速化できる。

また、撮像素子に複数の画像処理ＬＳＩと接続可能な接続部を設け、各画像処理ＬＳＩを接続することで、積層化のための追加回路を実装することなく、撮像素子と複数の画像処理ＬＳＩを積層することが可能となる。

なお、本実施形態では、撮像素子１０１の半導体チップの面積が、各画像処理ＬＳＩのチップ面積よりも狭い構成であった。これ以外にも、撮像素子１０１の半導体チップの面積が、各画像処理ＬＳＩのチップ面積よりも広い構成であっても同様に、本発明を適用することが可能である。この場合は、例えば各画像処理ＬＳＩ１０２〜１０５を図２（ｄ）のように撮像素子１０１の同一面に複数個配置する。一方、図６（ａ）に示すように、撮像素子６０１には、各画像処理ＬＳＩ１０２〜１０５に積層したときに、各画像処理ＬＳＩ１０２〜１０５の接続端子と接触する位置に接続端子６０１ａ〜６０１ｄを４個配置する。その結果、図６（ｂ）のように、撮像素子６０１のサイズと画像処理ＬＳＩのサイズが変化しても、撮像素子６０１の同一面に、撮像素子６０１の接続端子６０１ａ〜６０１ｄと同数の画像処理ＬＳＩ１０２〜１０５を配置することが可能となる。

また、撮像素子の同一面に並べることができる画像処理ＬＳＩの数は、撮像素子と画像処理ＬＳＩのチップ面積の関係、或いは、接続端子の配列や数に対応して決まる。例えば、撮像素子のチップ面積に比べ、画像処理ＬＳＩの面積がかなり小さい場合、図７のように撮像素子のチップの各辺に沿って接続端子を配置することで、５個以上の画像処理ＬＳＩを撮像素子１０１の同一面に配置することが可能となる。例えば、撮像素子７０１のチップ面積が画像処理ＬＳＩ７０２〜７０９に比べて大きい場合、図７（ａ）に示すように、各辺に沿って２セットずつ接続端子７０１ａ〜７０１ｈを設ける。そして、図７（ｃ）に示すように、撮像素子７０１の同一面に、各接続端子７０２ａ〜７０９ａが図７（ｂ）のように配列された画像処理ＬＳＩ７０２〜７０９を８個配置する。

この際、撮像素子７０１に対して、各画像処理ＬＳＩ７０２〜７０９の一部が重ならないように配置することにより、画像処理ＬＳＩから発生する熱を放出することが可能になるという効果もある。

［実施形態２］次に、図８および図９を参照して、実施形態２の画像処理装置について説明する。

実施形態１では、画像処理ＬＳＩ１０２〜１０５に対し、撮像素子１０１から同時に画像データを供給し、画像処理ＬＳＩ１０２〜１０５の各々が処理するタイミングで画像データを入力していた。

これに対して、本実施形態では、各画像処理ＬＳＩ１０２〜１０５が、撮像素子１０１に対して画像データを出力するタイミングを示す制御信号を出力する。撮像素子１０１は、各画像処理ＬＳＩ１０２〜１０５からの制御信号に従い、各画像処理ＬＳＩ１０２〜１０５に対する画像データの出力タイミングを決める。

図８は実施形態２の撮像装置１００の構成を示し、各画像処理ＬＳＩ１０２〜１０５から撮像素子１０１に対して制御信号が出力される。その他の構成は、図１と同様である。

図９は、撮像素子１０１から連続して出力される複数フレームの動画データを画像処理ＬＳＩ１０２〜１０５により処理する場合の、各画像処理ＬＳＩ１０２〜１０５による処理タイミングを示している。

図９において、９０１はタイミング信号生成部１０９からの垂直同期信号を示している。９０２は撮像素子１０１により撮影された動画のフレーム番号を示している。また、９０３、９０５、９０７、９０９はそれぞれ、各画像処理ＬＳＩ１０２〜１０５から撮像素子１０１に対して出力される、画像データの出力タイミングを示す制御信号を示している。また、９０４、９０６、９０８、９１０はそれぞれ、各画像処理ＬＳＩ１０２〜１０５が入力する画像データのフレーム番号を示している。

例えば、図９のタイミングで制御部１１０から各画像処理ＬＳＩ１０２〜１０５にスタート信号９１６が出力される。画像処理ＬＳＩ１０２から順に、１フレームずつ処理を行うものとした場合、画像処理ＬＳＩ１０２は、前述のように内部の４フレーム周期のタイミング信号を生成する。また、各画像処理ＬＳＩ１０２〜１０５はそれぞれ、撮像素子１０１から各接続端子を介して供給される、垂直同期信号９０１を検出する。そして、スタート信号９１６の次の垂直同期信号が撮像素子１０１から入力されると、撮像素子１０１に対し、画像データの出力を指示する制御信号９０３を出力する。このとき、画像処理ＬＳＩ１０２は、撮像素子１０１との間の４つの接続端子の所定の１つを用いて、撮像素子１０１に制御信号９０３を出力する。また、本実施形態では、フレームとフレームの間の垂直ブランキング期間において、画像処理ＬＳＩ１０２から撮像素子１０１に制御信号９０３が出力される。

撮像素子１０１は、画像処理ＬＳＩ１０２から制御信号９０３に応じて、この制御信号９０３を受けてから次の垂直同期信号が入力されるまでの１フレームの期間、画像処理ＬＳＩ１０２に対して画像データを出力する。図９では、期間９１７において、フレーム番号０の画像データが画像処理ＬＳＩ１０２に出力される（９０４）。画像処理ＬＳＩ１０２は、このフレーム番号０の画像データを、続く３フレーム期間内に処理する（９１１）。画像処理ＬＳＩ１０３は同様に、スタート信号９１６から２つ目の垂直同期信号を検出すると、撮像素子１０１に対して制御信号９０５を出力する。そして、画像処理ＬＳＩ１０３は、期間９１８においてフレーム番号１の画像データを入力し（９０６）、やはり、３フレームの期間内に処理する（９１２）。画像処理ＬＳＩ１０４、１０５も同様に、撮像素子１０１に対して制御信号９０７、９０９を出力し、期間９１９、９２０においてそれぞれフレーム番号２、３の画像データを入力し（９０８、９１０）、処理する（９１３、９１４）。９１５はセレクタ１０６から出力される動画データを示している。

また、各画像処理ＬＳＩ１０２〜１０５はこれ以降、それぞれ、垂直同期信号をカウントすることで、撮像素子１０１への制御信号の出力タイミングを決定する。そして、各画像処理ＬＳＩ１０２〜１０５は、撮像素子１０１による各フレームの画像データの読み出し周期４回に１回分のデータを入力して処理する。つまり、制御部１１０は、撮像素子１０１に対する画像処理ＬＳＩの数に応じてデータの処理周期を決定する。

上述した実施形態では、本発明をデジタルカメラなどの撮像装置に実装される半導体集積回路チップからなる撮像素子と画像処理ＬＳＩの積層構造を例にして説明したが、これに限らず、１つの第１の集積回路チップに複数の第２の集積回路チップを積層して構成される装置であれば適用可能である。

１０１…撮像素子、１０２〜１０５…画像処理ＬＳＩ、１１０…制御部、２０１〜２０４…接続端子

Claims

画像信号を出力する撮像素子を備える第１集積回路チップと、
それぞれが前記第１集積回路チップの第１面に積層され、前記第１集積回路チップから出力される前記画像信号を取得する複数の第２集積回路チップと、を有し、
前記第１集積回路チップは、前記複数の第２集積回路チップのそれぞれに接続するための複数の第１接続部を備え、
前記第２集積回路チップはそれぞれ、前記第１集積回路チップの前記第１接続部のいずれかに接続される第２接続部を備え、
前記第１集積回路チップは、前記第１接続部から前記複数の前記第２集積回路チップの前記第２接続部のそれぞれに対して同じ種類の画像信号を出力し、
前記第１集積回路チップは、前記複数の第２集積回路チップのそれぞれに対して同時に各画素の画像信号を出力することを特徴とする集積回路装置。
画像信号を出力する撮像素子を備える第１集積回路チップと、
それぞれが前記第１集積回路チップの第１面に積層され、前記第１集積回路チップから出力される前記画像信号を取得する複数の第２集積回路チップと、を有し、
前記第１集積回路チップは、前記複数の第２集積回路チップのそれぞれに接続するための複数の第１接続部を備え、
前記第２集積回路チップはそれぞれ、前記第１集積回路チップの前記第１接続部のいずれかに接続される第２接続部を備え、
前記第１集積回路チップは、前記第１接続部から前記複数の第２集積回路チップの前記第２接続部のそれぞれに対して同じ種類の画像信号を出力し、
前記第１集積回路チップは、前記複数の第２集積回路チップのそれぞれから出力される制御信号に応じて、前記複数の第２集積回路チップに前記画像信号を出力することを特徴とする集積回路装置。
タイミング信号を前記複数の第２集積回路チップに出力する制御部をさらに有し、
前記複数の第２集積回路チップは、前記タイミング信号に基づいて、前記制御信号を周期的に出力することを特徴とする請求項２に記載の集積回路装置。
前記第２集積回路チップの面積は、前記第１集積回路チップの面積より広いことを特徴とする請求項１から３のいずれか１項に記載の集積回路装置。
前記第２集積回路チップの面積は、前記第１集積回路チップの面積より狭いことを特徴とする請求項１から３のいずれか１項に記載の集積回路装置。
前記複数の第２集積回路チップはそれぞれ、前記第１集積回路チップに積層される前記複数の第２集積回路チップの数に応じた周期で前記第１集積回路チップから取得した前記画像信号を処理することを特徴とする請求項１から５のいずれか１項に記載の集積回路装置。
前記第１集積回路チップは、前記画像信号の連続した複数のフレームを出力し、
前記複数の第２集積回路チップはそれぞれ、互いに異なるフレームを処理することを特徴とする請求項１から６のいずれか１項に記載の集積回路装置。
前記複数の第２集積回路チップはそれぞれ、前記第１集積回路チップから取得した画像信号を記憶するメモリを備えることを特徴とする請求項１から７のいずれか１項に記載の集積回路装置。
前記複数の第２集積回路チップはそれぞれ、前記第１集積回路チップから取得した画像信号に所定の変換処理を施すことを特徴とする請求項１から８のいずれか１項に記載の集積回路装置。
画像信号を出力する撮像素子を備え、第１面に複数の第１接続部が配置された第１集積回路チップと
前記複数の第１接続部のうち１つと接続する第２接続部を備え、前記撮像素子から出力される画像信号を入力する第２集積回路チップと、
前記複数の第１接続部のうち他の１つと接続する第３接続部を備え、前記撮像素子から出力される画像信号を入力する第３集積回路チップと、を備え、
前記第２集積回路チップと前記第３集積回路チップとは、前記第１集積回路チップの前記第１面に積層され、
前記第１集積回路チップは、前記第２集積回路チップおよび前記第３集積回路チップに、各画素の画像信号を同時に出力することを特徴とする集積回路装置。
画像信号を出力する撮像素子を備え、第１面に複数の第１接続部が配置された第１集積回路チップと
前記複数の第１接続部のうち１つと接続する第２接続部を備え、前記撮像素子から出力される画像信号を入力する第２集積回路チップと、
前記複数の第１接続部のうち他の１つと接続する第３接続部を備え、前記撮像素子から出力される画像信号を入力する第３集積回路チップと、を備え、
前記第２集積回路チップと前記第３集積回路チップとは、前記第１集積回路チップの前記第１面に積層され、
前記第１集積回路チップは、前記第２集積回路チップから制御信号が入力されたことに応じて、前記画像信号を前記第２集積回路チップに出力し、前記第３集積回路チップから制御信号が入力されたことに応じて、前記画像信号を前記第３集積回路チップに出力することを特徴とする集積回路装置。
前記第２集積回路チップは、前記第２集積回路チップの前記第２接続部が設けられた領域が前記第１集積回路チップの前記第１面に重なるように配置され、
前記第３集積回路チップは、前記第３集積回路チップの前記第３接続部が設けられた領域が前記第１集積回路チップの前記第１面に重なるように配置されることを特徴とする請求項１０または１１に記載の集積回路装置。
前記第２集積回路チップの面積および前記第３集積回路チップの面積は、前記第１集積回路チップの面積より狭いことを特徴とする請求項１０から１２のいずれか１項に記載の集積回路装置。
前記第２集積回路チップおよび前記第３集積回路チップは、それぞれメモリを有し、前記第１集積回路チップから入力した画像信号を前記メモリに記憶することを特徴とする請求項１０から１３のいずれか１項に記載の集積回路装置。
前記第２集積回路チップおよび前記第３集積回路チップは、前記第１集積回路チップから入力した画像信号に所定の画像処理を施して出力することを特徴とする請求項１０から１４のいずれか１項に記載の集積回路装置。
前記第１集積回路チップは、前記画像信号の連続した複数のフレームを出力し、
前記第２集積回路チップおよび前記第３集積回路チップはそれぞれ、互いに異なるフレームを処理することを特徴とする請求項１０から１５のいずれか１項に記載の集積回路装置。
前記第２集積回路チップおよび前記第３集積回路チップはそれぞれ、前記第１集積回路チップから取得した画像信号を記憶するメモリを備えることを特徴とする請求項１０から１６のいずれか１項に記載の集積回路装置。
前記第２集積回路チップおよび前記第３集積回路チップはそれぞれ、前記第１集積回路チップから取得した画像信号に所定の変換処理を施すことを特徴とする請求項１０から１７のいずれか１項に記載の集積回路装置。
前記複数の第１接続部は、前記第１集積回路チップの前記第１面に配置されることを特徴とする請求項１から１８のいずれか１項に記載の集積回路装置。
前記複数の第１接続部は、前記第１集積回路チップの前記第１面において、対称に配置されることを特徴とする請求項１から１９のいずれか１項に記載の集積回路装置。
前記撮像素子の各画素は、互いに異なる複数の色に対応する複数のカラーフィルタのいずれかが配置され、配置されたカラーフィルタの色の画像信号を出力するものであって、
前記複数の第１接続部のそれぞれは、前記複数の色に対応する複数の接続端子を有し、
前記第１集積回路チップは、前記複数の色の画像信号を、各画像信号の色に対応する前記接続端子から出力することを特徴とする請求項１から２０のいずれか１項に記載の集積回路装置。