以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、X−Yアドレス型の固体撮像装置の一例である、CMOS固体撮像装置をデバイスとして使用した場合を例に説明する。また、CMOS固体撮像装置は、全ての画素がNMOSよりなるものであるとして説明する。
ただしこれは一例であって、対象となるデバイスはMOS型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
<固体撮像装置の全体概要>
図1は、本発明に係る固体撮像装置の一実施形態であるCMOS固体撮像装置(CMOSイメージセンサ)の概略構成図である。
固体撮像装置1は、入射光量に応じた信号を出力する受光素子(電荷生成部の一例)を含む複数個の画素が行および列に配列された(すなわち2次元マトリクス状の)画素部を有し、各画素からの信号出力が電圧信号であって、CDS(Correlated Double Sampling ;相関2重サンプリング)処理機能部やデジタル変換部(ADC;Analog Digital Converter)などが列並列に設けられているものである。
“列並列にCDS処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線(列信号線の一例)19に対して実質的に並列に複数のCDS処理機能部やデジタル変換部が設けられていることを意味する。
複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部10に対して列方向の一方の端縁側(図の下側に配されている出力側)にのみ配されている形態のものであってもよいし、画素アレイ部10に対して列方向の一方の端縁側(図の下側に配されている出力側)とその反対側である他方の端縁側(図の上側)に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査(水平走査)を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。
たとえば、列並列にCDS処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、CDS処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型(列並列型)に限らず、隣接する複数(たとえば2つ分)の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態や、N本おき(Nは正の整数;間にN−1本を配する)のN本分の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。
カラム型を除くものは、何れの形態も、複数の垂直信号線19(垂直列)が1つのCDS処理機能部やデジタル変換部を共通に使用する構成となるので、画素アレイ部10側から供給される複数列分の画素信号を1つのCDS処理機能部やデジタル変換部に供給する切替回路(スイッチ)を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が別途必要になる。
何れにしても、複数の垂直信号線19(垂直列)に対して1つのCDS処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。
また、列並列に配された複数の信号処理部にて1行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で1つのCDS処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。
なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路(スイッチ)が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。
図1に示すように、本実施形態の固体撮像装置1は、複数の単位画素3が行および列に配列された画素部や撮像部などとも称される画素アレイ部10と、画素アレイ部10の外側に設けられた駆動制御部7と、画素アレイ部10の単位画素3に画素信号読出用の動作電流(読出電流)を供給する読出電流源部24と、垂直列ごとに配されたカラムAD回路25を有するカラム処理部26と、出力回路28とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。
図1では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素3が配置される。この単位画素3は、典型的には、検知部の一例である受光素子(電荷生成部)としてのフォトダイオードと、増幅用の半導体素子(たとえばトランジスタ)を有する画素内アンプ(画素信号生成部の一例)とから構成される。
なお、固体撮像装置1は、色分解(色分離)フィルタを使用することで、画素アレイ部10をカラー撮像対応にすることができる。すなわち、画素アレイ部10における各電荷生成部(フォトダイオードなど)の電磁波(本例では光)が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れの色フィルタを、たとえばいわゆるベイヤー(Bayer)配列などにして設けることで、カラー画像撮像対応とする。
本実施形態のカラムAD回路25は、画素信号Soの基準レベルである画素リセット直後の信号レベル(以下リセットレベルと称する)と信号レベルとの間で差分処理を実行することで、リセットレベルと信号レベルの差で示される信号成分を取得する差分処理部(CDS)25aと、画素信号の基準レベルであるリセットレベルと信号レベルとの差である信号成分をNビットデジタルデータに変換するAD変換部(ADC)25bの機能を備えている。
差分処理部25aとAD変換部25bは、その配置順は自由であり、たとえば、図1に示すように、差分処理部25aによりアナログのリセットレベルと信号レベルとの間で差分処理を行ない、その差分処理結果をAD変換部25bでデジタルデータに変換する構成としてもよいし、図示を割愛するが、AD変換部25bでリセットレベルと信号レベルとをそれぞれデジタルデータに変換し、各デジタルデータの差分を差分処理部25aでとる構成としてもよい。
差分処理部25aの機能は、リセットレベルと真の(受光光量に応じた)信号レベルとの差分をとる処理(いわゆるCDS処理と等価)と等価となり、固定パターンノイズ(FPN;Fixed Pattern Noise )やリセットノイズと言われるノイズ信号成分を取り除くことができる。
このように、本実施形態のカラムAD回路25は、画素アレイ部10から転送されたアナログの画素信号をデジタルデータに変換するAD変換機能と、ノイズ成分を抑制・除去する機能の両方を兼ね備えたAD変換・ノイズ除去信号処理装置として機能するようになっている。カラムAD回路(AD変換・ノイズ除去信号処理装置)25では、行アドレスを選択する垂直走査部14で選択された行の単位画素3から出力される画素信号をそれぞれ1行同時にNビットのデジタルデータへの変換およびノイズ除去信号処理を行なう。
カラム処理部26におけるAD変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムAD回路25(詳細にはAD変換部25b)を使用して、行ごとに並列にAD変換する方法を採る。この際には、シングルスロープ積分型やランプ信号比較型と言われるAD変換方式を採用するとよい。この手法は、簡単な構成でAD変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。
カラムAD回路25(AD変換部25b)におけるシングルスロープ積分型のAD変換に当たっては、変換開始から参照信号Vslopと処理対象信号電圧(画素信号電圧Vx)とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタル信号に変換する。このための仕組みとしては、原理的には、コンパレータ(電圧比較器)にランプ状の参照信号Vslopを供給するとともに、クロック信号でのカウント(計数)を開始し、垂直信号線19を介して入力されたアナログの画素信号を参照信号Vslopと比較することによって比較結果を示すパルス信号が得られるまでのクロック数をカウントすることでAD変換を行なう。
また、この際、AD変換部25bの回路構成や動作を工夫することで、AD変換とともに、垂直信号線19を介して入力された電圧モードの画素信号に対して、画素リセット直後のリセットレベルと真の(受光光量に応じた)信号レベルとの差分をとるCDS処理を行なうことができ、固定パターンノイズなどのノイズ信号成分を取り除く差分処理部25aとしても機能させることができる。
ただしカラムAD回路25としてシングルスロープ積分型の構成を採用することは一例に過ぎず、AD変換処理やノイズ除去信号処理を行なうことができるものであればよく、その他の任意の回路構成を採用することができる。
駆動制御部7は、画素アレイ部10の信号を順次読み出すための制御回路機能を備えている。たとえば駆動制御部7としては、列アドレスや列走査を制御する水平走査部(列走査回路)12と、行アドレスや行走査を制御する垂直走査部(行走査回路)14と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部20とを備えている。
単位画素3は、行選択のための行制御線15を介して垂直走査部14と、また垂直信号線19を介してカラムAD回路25が垂直列ごとに設けられているカラム処理部26と、それぞれ接続されている。ここで、行制御線15は垂直走査部14から画素に入る配線全般を示す。
垂直走査部14は、画素アレイ部10の行を選択し、その行に必要なパルスを供給するものであり、たとえば、垂直方向の読出し行を規定する(画素アレイ部10の行を選択する)垂直デコーダ14aと、垂直デコーダ14aにて規定された読出アドレス上(行方向)の単位画素3に対する行制御線15にパルスを供給して駆動する垂直駆動部14bとを有する。なお、垂直デコーダ14aは、信号を読み出す行(読出し行:選択行や信号出力行とも称する)の他に、電子シャッタ用の行なども選択する。
水平走査部12は、クロックに同期してカラム処理部26のカラムAD回路25を順番に選択し、画素信号をデジタル変換したデータを水平信号線18へ読み出す読出走査部の機能を持つ。たとえば、水平走査部12は、水平方向の読出列を規定する(カラム処理部26内の個々のカラムAD回路25を選択する)水平デコーダ12aと、水平デコーダ12aにて規定された読出アドレスに従って、カラム処理部26の各信号を水平信号線18に導く水平駆動部12bとを有する。
水平信号線18は、たとえばカラムAD回路25が取り扱うビット数n(nは正の整数)分、たとえば10(=n)ビットならば、そのビット数分に対応して10本配置されるバスラインである。
通信・タイミング制御部20は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータTG(読出アドレス制御装置の一例)の機能ブロックと、端子5aを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子5bを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置1の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックとを備える。
たとえば、水平アドレス信号を水平デコーダ12aへ、また垂直アドレス信号を垂直デコーダ14aへ出力し、各デコーダ12a,14aは、それを受けて対応する行もしくは列を選択する。水平走査部12や垂直走査部14は、アドレス設定用のデコーダ12a,14aを含んで構成され、通信・タイミング制御部20から与えられる制御信号CN1,CN2に応答してシフト動作(走査)などにより読出しアドレスを切り替える。
この際、単位画素3を2次元マトリクス状に配置してあるので、単位画素3に設けられる画素信号生成部により生成され垂直信号線19を介して列方向に出力されるアナログの画素信号を行単位で(列並列で)アクセスし取り込む(垂直)スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号(本例ではデジタル化された画素データ)を出力側へ読み出す(水平)スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素3を直接にアドレス指定することで、必要な単位画素3の情報のみを読み出すランダムアクセスも可能である。
水平走査部12や垂直走査部14などの駆動制御部7の各要素は、画素アレイ部10とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる1チップもの(同一の半導体基板上に設けられているもの)として、半導体システムの一例であるCMOSイメージセンサとして、本実施形態の固体撮像装置1の一部をなすように構成される。
なお、固体撮像装置1は、このように各部が半導体領域に一体的に形成された1チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部10、駆動制御部7、カラム処理部26などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
このような構成の固体撮像装置1において、単位画素3から出力された画素信号は、垂直列ごとに、垂直信号線19を介して、カラム処理部26のカラムAD回路25に供給される。
データ記憶部(メモリ)256を設けない基本構成の場合は、AD変換部25bもしくは差分処理部25aの出力を水平信号線18に接続する。差分処理部25aによりアナログで差分処理してからAD変換部25bでデジタルデータに変換する場合にはAD変換部25bの出力が水平信号線18に接続されるし、逆に、AD変換部25bでデジタルデータに変換してから差分処理部25aにより差分処理する場合には差分処理部25aの出力が水平信号線18に接続される。以下、図1のように、前者の場合で説明する。
AD変換部25bには、水平走査部12から制御線12cを介して制御パルス(水平データ転送クロックφH)を入力する。AD変換部25bは、カウント結果を保持するラッチ機能を有しており、制御線12cを介しての制御パルスによる指示があるまでは、データを保持する。
本実施形態では、個々のカラムAD回路25の出力側は、図示のように、AD変換部25bの後段に、このAD変換部25bの保持したカウント結果を保持するNビットのメモリ装置としてのデータ記憶部256と、AD変換部25bとデータ記憶部256との間に配されたデータ切替部の一例であるロード・シフト選択セレクタ(SEL)258を備える。
データ記憶部256を備える構成を採る場合、ロード・シフト選択セレクタ258には、他の垂直列のロード・シフト選択セレクタ258と共通に、通信・タイミング制御部20から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスCN8が供給される。
ロード・シフト選択セレクタ258は、ロード機能に基づき、メモリ転送指示パルスCN8が供給されると、対応する自列のAD変換部25bのデータをデータ記憶部256に転送する。データ記憶部256は、転送されたデータを保持・記憶する。
ここで、本実施形態のロード・シフト選択セレクタ258は、詳細は後述するが、単に自列のAD変換部25bのデータをデータ記憶部256側へ転送する機能だけでなく、他列のデータ記憶部256が保持しているデータを自列のデータ記憶部256側へ転送する機能も持つ。これが、シフト選択セレクタとも名目した所以である。
本実施形態の水平走査部12は、ロード・シフト選択セレクタ258を設けたことに対応して、カラム処理部26の各差分処理部25aとAD変換部25bが、それぞれが担当する処理を行なうのと並行して、各データ記憶部256が保持していたデータを読み出す読出走査部の機能を持つ。
データ記憶部256の出力は、水平信号線18に接続される。水平信号線18は、カラムAD回路25のビット幅であるNビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したn個のセンス回路を具備する出力回路28に接続される。
特に、データ記憶部256を備えた構成とすれば、AD変換部25bが保持したAD変換データを、データ記憶部256に転送することができるため、AD変換部25bのAD変換処理と、AD変換結果の水平信号線18への読出動作とを独立して制御可能であり、AD変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。
たとえば、カラムAD回路25としてシングルスロープ積分型のAD変換方式を採用する場合、カラムAD回路25は、1水平期間中の所定のタイミングで画素信号を画素アレイ部10から読み出し、その後、シングルスロープ積分方式のAD変換処理を行ない、所定のタイミングでAD変換結果を出力する。すなわち、先ず、電圧比較部では、比較処理用(事実上のAD変換処理用)の参照信号と、垂直信号線19を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部のコンパレート出力が反転する。たとえば、電圧比較部は、電源電位などのHレベルをインアクティブ状態として、画素信号電圧と参照信号とが一致したときにLレベル(アクティブ状態)へ遷移する。
電圧比較部の後段に設けられるカウンタ部は、参照信号の変化に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始し、コンパレート出力の反転した情報が通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ(保持・記憶)することでAD変換を完了する。その後、所定のタイミングでデータ記憶部256に転送し、記憶・保持しておく。
この後、カラムAD回路25は、所定のタイミングで水平走査部12から制御線12cを介して入力される制御パルスに同期したシフト動作に基づき、データ記憶部256に記憶・保持した画素データを、順次、カラム処理部26外や画素アレイ部10を有するチップ外へ出力端子5cから出力する。
<水平データ転送の問題点について>
ここで、各列のデータ記憶部256に保持されたデータを、バスラインである水平信号線18を介して順次出力回路28側に転送する場合、出力回路28と接続された水平信号線18に寄生容量が存在するため、転送スピードの劣化や、寄生容量抑制のため水平信号線18に使われる配線幅( Metal幅)を広げなければならずチップサイズが大きくなるなどの、寄生容量の存在により様々な問題が生ずる。
たとえば、寄生容量の値は、
(1)水平信号線18による容量、
(2)出力回路28の入力段による容量、
(3)1つのデータ記憶部256の出力段による容量×データ記憶部256の総数、
(4)水平信号線18と1つのデータ記憶部256の出力段とを接続する配線の容量×データ記憶部256の総数、
などを合計した値となる。
したがって、各列のデータ記憶部256に保持されたデータを、データ記憶部256を順次選択して水平信号線18に読み出す場合、上述した水平信号線18の寄生容量のため、データ転送に障害が生じる。特に、寄生容量の容量値が大きくなれば、信号遅延の原因となり、データ転送の高速化を妨げることとなる。
たとえば、フレームレートを上げるなど理由で高速動作を行なう場合は、行走査、AD変換および水平データ転送などの動作を高速に動作させる必要がある。この中で、水平データ転送を高速化させたい場合、水平走査部12で選択されたデータ記憶部256が水平信号線18を駆動し、その信号が出力回路28に到達するまでの時間が支配的となる。
水平方向の画素分、たとえば2000列の単位画素3を有する画素アレイ部10の場合、2000個のデータ記憶部256が水平信号線18に接続されることになり、データ記憶部256の出力段おのおのの持つ寄生容量が合成され、選択されたデータ記憶部256はその大きな容量を負荷として駆動することになる。近年は多画素化の要求があるため水平信号線18に接続されるデータ記憶部256の数が増加傾向にあり、近年、特に要求のある高速動作化の制約となってしまう。
このような問題を解決する一手法として、寄生容量を抑制するため水平信号線18に使われる配線幅を広げる手法が考えられるが、ビット別のデータをバスラインとしての水平信号線18で転送するには、チップサイズが大きくなってしまう。
また、このような問題を解決する別手法として、特許文献1(特開2000−32344号公報)のように、列である数ごとに並列して処理する方法も考えられる。しかしながら、特許文献1に記載の仕組みはアナログ情報のままで固体撮像装置1の外部に出力する場合での適用事例であり、特に画素信号をデジタル変換して固体撮像装置1の外部に出力を行なう仕組みに特許文献1の仕組みを適用しようとすると、出力端子数が増加してしまったり、出力部分のマルチプレクス処理が必要であったりといった問題が生じる。
そこで、本実施形態では、画素信号をデジタル変換して固体撮像装置1の外部に出力を行なう仕組みにおいて、カラム処理部26や水平走査部12を、水平信号線18の寄生容量に起因する問題を改善することのできる仕組みにする。以下、具体的に説明する。
<データ記憶部とロード・シフト選択セレクタ周辺の詳細;第1例>
図2は、図1に示したカラム処理部26(特にデータ記憶部256とロード・シフト選択セレクタ258周辺)の詳細構成の第1例を示す図である。また、図3は図2に示す第1例のカラム処理部26の構成に対する比較例を示す図である。
本実施形態の固体撮像装置1においては、水平信号線18の寄生容量を低減する仕組みとして、各データ記憶部256のデータをそのまま列ごとに出力ドライバを介して水平信号線18に出力するのではなく、データ記憶部256の全列数よりも少ない数の出力ドライバを介して水平信号線18に出力する構成をとる。そのための仕組みとしては、様々な仕組みが考えられるが、第1例では、1つのデータ記憶部256が他列のデータ記憶部256のデータを順次シフトしていくデータシフト動作が可能となる仕組みにする点に特徴を有する。
本実施形態のカラム処理部26の詳細構成の第1例(以下第1例のカラム処理部26と称する)において、先ずデータ記憶部256は、クロック端子CKに入力されたサブクロックSUBCK の立上りエッジに同期してD入力端子に入力されたデータを取り込み保持するデータ保持部の一例であるD型フリップフロップ(図ではDFFと記す)310を備える。D型フリップフロップ310のD入力端子の前段には、2入力・1出力型のデータセレクタ構造を持つロード・シフト選択セレクタ258が配されている。
また、第1例のカラム処理部26は、データ記憶部256の全列をそれぞれが複数列を含む複数ブロックに分け、1ブロックにつき、1つのデータ記憶部256の後段に出力ドライバ320を1つ設ける。具体的には、各列のデータ記憶部256およびロード・シフト選択セレクタ258を対にして、それぞれ複数の対(データ記憶部256およびロード・シフト選択セレクタ258)を有する複数のブロック(グループ)に分ける。そして、ブロックごとに何れか1つのデータ記憶部256は、D型フリップフロップ310の非反転出力(Q端子の出力)側にバス駆動回路(データ出力段)の一例である出力ドライバ320を有する。出力ドライバ320の出力は、バスラインである水平信号線18を介して出力回路28に接続されている。
つまり、第1例のカラム処理部26は、列をブロック分割し、データの水平信号線18への出力時には、ロード・シフト選択セレクタ258でD型フリップフロップ310に渡すデータを他列のデータに切り替えることで、ブロック別に、そのブロックに属するデータ記憶部256を1つのシフトレジスタとして動作させるようにした点に特徴を有する。以下、データ記憶部256およびロード・シフト選択セレクタ258の対を複数有する各ブロックを水平データ転送サブブロック300と称する。
ブロック内には、データ記憶部256とロード・シフト選択セレクタ258の対がm個設けられ、水平データ転送サブブロック300がn個設けられるものとする。たとえば、水平データ転送サブブロック100は、列全体からある連続する、たとえば100列のAD変換部25bによるAD変換後のデータを保持し、水平信号線18を介して出力回路28側へ水平データ転送するサブブロックであり、これが列全体で複数並んで配置される。
以下、データ記憶部256(詳細にはD型フリップフロップ310)、ロード・シフト選択セレクタ258、出力ドライバ320のそれぞれを区別するため、各参照子の後に、先ず“_1”〜“_n”でブロックを区別する番号を付し、データ記憶部256(D型フリップフロップ310)やロード・シフト選択セレクタ258に関しては、さらにその後に、“_1”〜“_m”でブロック内の区別番号を付すこととする。全体としては、n*m列が存在することとなる。
ロード・シフト選択セレクタ258の一方の入力端には自列のAD変換部25bのデータCを入力し、他方の入力端には隣接列のデータ記憶部256の出力(たとえば非反転出力Q)を入力する。
なお、各水平データ転送サブブロック300内の末端(最終段:図では右端)のロード・シフト選択セレクタ258_1_m〜258_n_mの他方の入力端に限っては、シフト動作の下位側のデータ記憶部256が存在しないことになるので、他列のデータ記憶部256の出力を取り込むことができないので、その代わりに、一定の論理レベルを入力する。シフト動作中に最終的にはデータ出力に無用となるデータがL/Hの間を遷移することを防止することで、消費電力の低減を図るのである。
一定の論理レベルとしては、たとえば他方の入力端を論理レベル用の電源に接続することでHレベルとしてもよいし、逆に、他方の入力端を接地に接続することでLレベルとしてもよい。本例では、後者のLレベルに設定する事例で示している。
ロード・シフト選択セレクタ258には、メモリ転送指示パルスCN8の一例として、ロード・シフト選択信号LDが通信・タイミング制御部20から供給されるようになっている。たとえば、ロード・シフト選択セレクタ258は、AD変換部25bでデジタル変換されたデータをデータ記憶部256にロードするか、もしくはデータ記憶部256とともに後述するシフト動作をするかをロード・シフト選択信号LDで切り替える。
一例として、ロード・シフト選択信号LDがアクティブHにされたときには自列のAD変換部25bからのデータを自列のデータ記憶部256へ転送する通常の動作を行なう。一方、インアクティブLにされたときには、他列のデータ記憶部256からのデータを自列のデータ記憶部256へ転送することでシフト動作を行なう。ロード・シフト選択信号LDがインアクティブL時には、全体としてシフトレジスタ構成を採るのである。
各水平データ転送サブブロック300の出力ドライバ320_1〜320_nの出力イネーブル端子OEには、通信・タイミング制御部20から、対応するブロック選択信号BSEL_1〜BSEL_nが入力されるようになっている。出力ドライバ320_1〜320_nのそれぞれは、対応するブロック選択信号BSEL_1〜BSEL_nがアクティブ(本例ではH(ハイ)レベルとする)のときに(つまり出力イネーブル端子OEがHレベルのときに)、入力された情報を、水平信号線18を介して出力回路28に転送する。
本実施形態の出力ドライバ320は、D型フリップフロップ310からの一般的な論理レベル(ロジックレベル)のデータをより電圧振幅の狭いアナログ状の信号に変換して水平信号線18に出力する。これは、高速データ転送の観点では、論理レベルのままで水平信号線18を介して出力回路28に情報を転送する場合よりも駆動能力や電力消費などの面で有利にするためである。
出力回路28は、出力ドライバ320によって論理レベル(ロジックレベル)から電圧振幅の狭いアナログ状の信号に変換された情報を水平信号線18を介して受け取ると、再度、論理レベル(ロジックレベル)の情報に変換して出力する。
ブロック別に(つまり水平データ転送サブブロック300ごとに)設けられる出力ドライバ320は、水平データ転送サブブロック300におけるシフト動作時のD型フリップフロップ310のシフト動作最終段の列に設けられ、その出力端がバスラインである水平信号線18に接続される。一例として、図では、出力回路28に対して離れた方のD型フリップフロップ310の出力側に出力ドライバ320を設けている。
また、第1例のカラム処理部26に対応する水平走査部12(第1例の水平走査部12と称する)は、各水平データ転送サブブロック300のD型フリップフロップ310のクロック端子CKに共通に入力するクロック信号CK_HLDをグループ別に生成するクロック生成部340を備える。
クロック生成部340は、通信・タイミング制御部20からクロック端子CKに入力された基準クロックCK_TR0の立下りエッジに同期して、D入力端子に入力された対応するブロック選択信号BSEL_1〜BSEL_nを取り込み保持するD型フリップフロップ(図ではDFFと記す)342と、D型フリップフロップ342の非反転出力(Q端子の出力)と基準クロックCK_TRNとの論理積をとりサブクロックSUBCKとして自らが属する水平データ転送サブブロック300の各データ記憶部256のクロック端子CKに供給するANDゲート344とを有する。
基準クロックCK_TR0はデータ記憶部256のD型フリップフロップ310を駆動する元となるクロック信号で、ブロック選択信号BSEL_1〜BSEL_nは、各ブロックの水平データ転送サブブロック300のD型フリップフロップ310および出力ドライバ320を活性化させる選択信号である。
ANDゲート344は、クロックゲート回路として機能し、ブロック選択信号BSELが選択された期間に、選択された水平データ転送サブブロック300のサブクロックライン350にクロックCK_TR0のエッジを揃えてサブクロックSUBCKとして出力する。
サブクロックSUBCKの供給されない水平データ転送サブブロック300では、データシフト動作を行なわないので、事実上、回路動作が停止された状態となり、シフト動作(回路動作)は待機状態となる。水平信号線18を介した出力回路28へのデータ転送が無用なブロックの動作を停止させることで、シフト動作を待機させておくだけでなく、消費電力の低減を図ることができる。
シフト動作(回路動作)を待機させておく仕組みとしては、クロック入力を停止させる以外にも、電源供給をブロック別に切り替えるなど、クロック入力をしたままでその他の手法を採る様々な仕組みが考えられる。しかしながら、クロック入力がある場合には、少なくともクロック端子CKに接続された入力段では何らかの動作がなされるので、クロック入力を停止させる本実施形態の仕組みよりも若干ではあるが消費電力が増えると考えられるし、電源供給をブロック別に切り替える方式ではそのための構成が複雑になる。
通常であれば、図3に示す比較例のように、列ごとにD型フリップフロップ310の後段に出力ドライバ320を設けるのである。すなわち、D型フリップフロップ310は、D入力端に対応する列のAD変換部25bの出力(非反転出力)を入力し、クロック端子CKにはロード・シフト選択信号LDを通信・タイミング制御部20から入力する。また、D型フリップフロップ310の出力(たとえば非反転出力Q)のそれぞれに出力ドライバ320を設ける。出力ドライバ320の出力イネーブル端子OEには、水平走査部12からの水平データ転送クロックφH_1〜φH_n*mを供給する。
これに対して、本実施形態では、事実上複数のデータ記憶部256(詳しくはD型フリップフロップ310)が共用するようになる出力ドライバ320を1ブロックに付き(水平データ転送サブブロック300ごとに)1つD型フリップフロップ310の後段に設ける構成となっているのである。
図2と図3との対比からも推測されるように、第1例のカラム処理部26の構成では、大きな負荷容量の接続される出力ドライバ320の出力側に接続されるバスラインである水平信号線18が使用される回路形式を、一部の纏まり(水平データ転送サブブロック300)ごとに順次切り替えてシフトレジスタ方式でデータ転送する仕組みに変更する。水平データ転送サブブロック300ごとに水平信号線18(バスライン)に接続することにより、水平信号線18に接続される負荷容量を減らし、結果として高速動作化を実現するようにしている。以下、具体的に説明する。
<カラム処理部の動作;第1例>
図4は、図2に示した第1例のカラム処理部26の各水平データ転送サブブロック300およびクロック生成部340の動作を説明するタイミングチャートである。図4では、時間軸tに沿って、基準クロックCK_TR0、サブクロックSUBCK 、ロード・シフト選択信号LD、ブロック選択信号BSEL、およびD型フリップフロップ310が保持・出力するデータ、および水平信号線18上の転送データを表してある。
クロック生成部340のD型フリップフロップ342に入力される基準クロックCK_TR0は、水平データ転送動作を行なう期間中出力し続ける同期クロックであり、通信・タイミング制御部20は、まず始めに全ての水平データ転送サブブロック300を選択するために、基準クロックCK_TR0のLレベル期間にブロック選択信号BSEL_1〜BSEL_nの全てをアサートする(ここではアクティブHにする)(t30)。
この後、次の基準クロックCK_TR0の立下りエッジに同期して、ロード・シフト選択信号LDを基準クロックCK_TR0の1周期分アサートする(ここではアクティブHにする)(t32)。
これにより、各列のロード・シフト選択セレクタ258_1_1〜258_n_mは、AD変換部25b_1_1〜254_n_mでデジタル変換されたデータを選択してD型フリップフロップ310_1_1〜310_n_mのD入力端に供給する。たとえば、第1ブロックの水平データ転送サブブロック300_1では、ロード・シフト選択セレクタ258_1_1〜258_1_mは、AD変換部25bでデジタル変換されたデータを選択してD型フリップフロップ310_1_1〜310_1_mのD入力端に供給する。第2ブロック以降の水平データ転送サブブロック300_2〜300_nについても同様である。
同時に、各水平データ転送サブブロック300_1〜300_nに対応する各クロック生成部340_1〜340_nは、先ずD型フリップフロップ342で基準クロックCK_TR0の立下りエッジに同期してブロック選択信号BSEL_1〜BSEL_nを取り込み、その非反転出力と基準クロックCK_TR0との論理積をANDゲート344_1〜344_nでとって、サブクロックSUBCK_1 〜SUBCK_n を1クロックだけ対応するサブクロックライン350_1〜350_nに出力する(t34)。これにより、各D型フリップフロップ(DFF)310は、対応するサブクロックSUBCK_1 〜SUBCK_n の立上りエッジに同期して、全列に亘って、AD変換部25bでデジタル変換されたデータをロード・シフト選択セレクタ258を介して取り込み保持する。
この過程で、通信・タイミング制御部20は、基準クロックCK_TR0の次のクロックタイミング(タイミングt34以前のt33)で、1番目にデータを出力する水平データ転送サブブロック300_1以外を非選択にするために、ブロック選択信号BSEL_2以降(〜BSEL_nまで)をネゲートしておく(インアクティブLにしておく)。
よって、タイミングt34時点で、選択されている1番目の水平データ転送サブブロック300_1の出力ドライバ320_1の出力のみが水平信号線18に出力される。この出力ドライバ320_1は、水平データ転送サブブロック300_1の図の1番左に位置しているD型フリップフロップ310_1_1の出力であり、先のタイミング(t34)では、ロードされたデータC_1_1に対応する情報が水平信号線18に出力されている。
さらに基準クロックCK_TR0の次のクロックタイミング(t36)では、ロード・シフト選択信号LDがネゲートされており(インアクティブLにされており)、ロード・シフト選択セレクタ258は他列のD型フリップフロップ310からのデータを取り込んで自列のD型フリップフロップ310に転送することでシフト動作を行なう。
なお、このタイミング(t36)以降しばらくの間は(ブロック選択信号BSEL1がインアクティブLになるまでは)、第1ブロックの水平データ転送サブブロック300のみでデータシフト動作が有効となる。
第1ブロックの水平データ転送サブブロック300では、1番左に位置するD型フリップフロップ310_1_1には隣のD型フリップフロップ310_1_2のデータC_1_2が移動され、D型フリップフロップ310_1_1は、出力ドライバ320_1にそのデータC_1_2を出力する(t36)。すなわち、次のクロックタイミングで1列分ずれたデータが水平信号線18を介して出力回路28に転送され出力される。このとき、水平データ転送サブブロック300_1の最終段(図では1番右側)のD型フリップフロップ310_1_mにはロード・シフト選択セレクタ258_1_mを介してLレベルが入力される。
以下同様にして、このようなクロック同期のシフト動作を、1つの水平データ転送サブブロック300に属するデータ記憶部256(詳しくはD型フリップフロップ310)の数分(本例ではm列分)繰り返すことで、そのブロック分の列のデータを順次出力する。
第1ブロックの水平データ転送サブブロック300_1におけるm列分のデータシフト動作が完了するタイミングで(t40)、次の第2ブロックの水平データ転送サブブロック300_2におけるm列分のデータシフト動作に移行するべく、通信・タイミング制御部20は、第1ブロック用のブロック選択信号BSEL_1をネゲートする(インアクティブLにする)と同時に、第2ブロック用のブロック選択信号BSEL_2をアサートする(アクティブHにする)。
これにより、第2ブロックの水平データ転送サブブロック300_2が活性化されるので、出力ドライバ320_2は、D型フリップフロップ310_2_1に保持されているデータC_2_1を先ず水平信号線18へ出力する。この後、第1ブロックの水平データ転送サブブロック300_1におけるデータシフト動作と同様にして、水平データ転送動作を行なう。最終的には、全てのブロックの水平データ転送サブブロック300が順に活性化されることで、全ての列の水平データ転送が完了することになる。
このように、図2に示した第1例のカラム処理部26(特に水平データ転送サブブロック300)の構成と図4に示したその動作によれば、水平信号線18に接続される出力ドライバ320の数を削減できる。図2に示した例であれば、合計でn(ブロック)×m(1ブロック当たりの列数)の列に対して、n個の出力ドライバ320のみが水平信号線18に接続されることになり、図3に示した比較例のように列ごとに出力ドライバ320を設ける場合に比べて1/mに削減できる。
図3に示した比較例では、バスラインである水平信号線18に全ての列に付加される出力ドライバ320が接続されるのに対して、本実施形態では、水平データ転送サブブロック300ごとに設けられる出力ドライバ320のみが水平信号線18に接続されることになり、結果としてバスライン(水平信号線18)に接続される出力ドライバ320の数が減少するのである。
たとえば、2000列ある単位画素3を100列ごとに水平データ転送サブブロック300に纏めると、水平信号線18に接続される出力ドライバ320は20個となる。これにより、水平信号線18に付く出力ドライバ320おのおのの持つ出力部分の寄生容量が減少し、選択された出力ドライバ320は大きな容量を駆動する必要が軽減され、より高速な水平データ転送動作が可能となる。
加えて、第1例のカラム処理部26では、列を複数ブロックに分け、シフト動作を行なう必要のある(換言すれば活性化させる必要のある)水平データ転送サブブロック300のみにサブクロックSUBCKを供給してブロック別にシフト動作を行なうようにしており、後述する第2例に比べて、消費電力を低減できる利点もある。
ブロック数を多くすればするほど、ブロック内のD型フリップフロップ310の数、すなわちシフト動作するD型フリップフロップ310の数が減るので、消費電力の低減効果が高まる。ただし、ブロック数に応じた数の出力ドライバ320が必要となり、水平信号線18の負荷容量がその分だけ多くなる。
また、第1例のカラム処理部26では、グループごとに、末端のD型フリップフロップ310_1_m〜310_n_mに一定の論理レベル(前例ではLレベル)を入力してシフト動作を行なわせるようにしており、不要な信号の遷移をなくすようにしている。このことは、さらなる消費電力の低減効果をもたらす。
また、バスラインである水平信号線18は、比較例と同じように、1系統であればよく、特許文献1のように、出力端子数が増加してしまったり、水平信号線18以降(出力側)でマルチプレクス処理が必要であったりといった問題は起きない。
<データ記憶部とロード・シフト選択セレクタ周辺の詳細;第2例>
図5は、図1に示したカラム処理部26(特にデータ記憶部256とロード・シフト選択セレクタ258周辺)の詳細構成の第2例を示す図である。
カラム処理部26の詳細構成の第2例(以下第2例のカラム処理部26と称する)は、データの水平信号線18への出力時にデータ記憶部256をシフト動作させる前述の第1例に対しての変形例である。ブロック分割をすることなく、データの水平信号線18への出力時には、ロード・シフト選択セレクタ258でD型フリップフロップ310に渡すデータを他列のデータに切り替えることで、データ記憶部256の全体を1つのシフトレジスタとして動作させるようにした点に特徴を有する。つまり、D型フリップフロップ310の全列につき、何れか1つのD型フリップフロップ310の後段に出力ドライバ320を1つ設ける点に特徴を有する。
具体的には、先ず、第1例と同様に、ロード・シフト選択セレクタ258の一方の入力端には自列のAD変換部25bのデータを入力し、他方の入力端には隣接列のデータ記憶部256の非反転出力を入力する。
そして、ブロック別としないので、先ず、何れか1つのデータ記憶部256に、D型フリップフロップ310の非反転出力(Q端子の出力)側に出力ドライバ320を設ける。出力ドライバ320の出力は、バスラインである水平信号線18を介して出力回路28に接続する。
また、ブロック別としないので、末端(最終段:図では右端)のロード・シフト選択セレクタ258_n*mの他方の入力端に限っては、一定の論理レベル(本例ではLレベルとする)を入力して、シフト動作中に最終的にはデータ出力に無用となるデータが遷移することを防止することで、消費電力の低減を図る。ロード・シフト選択セレクタ258_n*mのみが対象となる点で第1例とは異なるが、基本的な考え方は第1例と同じである。
また、ブロック別としないので、クロック生成部340はブロック別に用意する必要がなく(事実上、1ブロック対応のみでよい)、第1例のクロック生成部340を1つのみ備える。D型フリップフロップ342のD入力端には、ブロック選択信号BSEL_1〜BSEL_nに代えて、データ記憶部256の動作を有効にするデータ記憶制御信号MEMOを通信・タイミング制御部20から入力する。
図2と図5との対比からも推測されるように、第2例の構成では、出力ドライバ320の出力側に接続されるバスラインである水平信号線18が使用される回路形式を、列全体を1つの纏まりにしてシフトレジスタ方式でデータ転送する仕組みに変更し、前列に対して1つだけのデータ記憶部256(詳しくは出力ドライバ320)で水平信号線18(バスライン)に接続することにより、水平信号線18に接続される負荷容量を大幅に減らし、結果として高速動作化を実現するようにしている。以下、具体的に説明する。
<カラム処理部の動作;第2例>
クロック生成部340のD型フリップフロップ342に入力される基準クロックCK_TR0は、水平データ転送動作を行なう期間中出力し続ける同期クロックであり、通信・タイミング制御部20は、まず始めにデータ記憶部256の動作を有効とするべく、基準クロックCK_TR0のLレベル期間にデータ記憶制御信号MEMOをアサートする(ここではアクティブHにする)。
この後、次の基準クロックCK_TR0の立下りエッジに同期して、ロード・シフト選択信号LDを基準クロックCK_TR0の1周期分アサートする(ここではアクティブHにする)。これにより、各列のロード・シフト選択セレクタ258_1〜258_n*mは、AD変換部25b_1〜254_n*mでデジタル変換されたデータを選択してD型フリップフロップ310_1〜310_n*mのD入力端に供給する。
同時に、クロック生成部340は、先ずD型フリップフロップ342で基準クロックCK_TR0の立下りエッジに同期してデータ記憶制御信号MEMOを取り込み、その非反転出力と基準クロックCK_TR0との論理積をANDゲート344でとって、サブクロックSUBCKを1クロックだけサブクロックライン350に出力する。これにより、各D型フリップフロップ310は、サブクロックSUBCKの立上りエッジに同期して、全列に亘って、AD変換部25bでデジタル変換されたデータをロード・シフト選択セレクタ258を介して取り込み保持する。このタイミングt54時点では、出力ドライバ320の出力が水平信号線18に出力される。
さらに基準クロックCK_TR0の次のクロックタイミングでは、ロード・シフト選択信号LDがネゲートされており(インアクティブLにされており)、ロード・シフト選択セレクタ258は他列のD型フリップフロップ310からのデータを取り込んで自列のD型フリップフロップ310に転送することでシフト動作を行なう。
1番左に位置するD型フリップフロップ310_1には隣のD型フリップフロップ310_2のデータC_2が移動され、D型フリップフロップ310_1は、出力ドライバ320にそのデータC_2を出力する。すなわち、次のクロックタイミングで1列分ずれたデータが水平信号線18を介して出力回路28に転送され出力される。このとき、最終段(図5では1番右側)のD型フリップフロップ310_n*mにはロード・シフト選択セレクタ258_n*mを介してLレベルが入力される。
以下同様にして、このようなクロック同期のシフト動作を、全列分(本例ではn*m列分)繰り返すことで、全ての列のデータを順次出力する。全ての列の水平データ転送が完了することになる。
このように、図5に示した本実施形態のカラム処理部26(特に水平データ転送サブブロック300)の構成とその動作によれば、水平信号線18に接続される出力ドライバ320の数を1つに削減できる。図2に示した第1例では、n(ブロック)×m(1ブロック当たりの列数)の列の場合、図3に示した比較例に対して1/mに削減できるが、第2例では1つの出力ドライバ320のみを水平信号線18に接続するだけでよく、第1例のカラム処理部26との比較においても、大幅な削減ができ、さらに高速な水平データ転送動作が可能となることは容易に理解される所である。
また、第2例のカラム処理部26では、第1例と同様に、末端のD型フリップフロップ310_n*mに一定の論理レベル(前例ではLレベル)を入力してシフト動作を行なわせるようにしており、不要な信号の遷移をなくすようにしている。このことは、さらなる消費電力の低減効果をもたらす。
また、バスラインである水平信号線18は、比較例や第1例と同じように、1系統であればよく、特許文献1のように、出力端子数が増加してしまったり、水平信号線18以降(出力側)でマルチプレクス処理が必要であったりといった問題は起きない。
<第1例と第2例の比較>
図6は、データの水平信号線18への出力時にデータ記憶部256をシフト動作させる仕組みとする第1例と第2例の効果を比較した図である。図6において、横軸はブロック数nであり、実線L1はブロック数nとの関わりにおける水平信号線18の負荷容量を示し、点線L2はブロック数nとの関わりにおけるシフト動作時の消費電力を示す。
第2例のカラム処理部26では、ブロック分割をすることなく、データの水平信号線18への出力時には、全列のデータ記憶部256の全体を纏めて1つのシフトレジスタとして動作させるようにしているので、事実上、“ブロック数=1”と考えられ、シフト動作時の消費電力アップが懸念される。すなわち、水平信号線18の負荷容量を低減するという点においては、出力ドライバ320を1つにした第2例の構成は非常に有利である反面、シフト動作を列全体で動作させると、D型フリップフロップ310の貫通電流が大きいため消費電力が大きくなるのである。
シフト動作時の消費電力を低減するには、ブロック分割する第1例の仕組みを採用することになるが、その場合には、ブロック数に応じた数の出力ドライバ320が必要となり、水平信号線18の負荷容量がその分だけ多くなる。
つまり、データの水平信号線18への出力時にデータ記憶部256をシフト動作させる仕組みとする構成をとる場合、水平信号線18の負荷容量低減効果とシフト動作時の消費電力低減とはトレードオフの関係にあり、何れか一方を優先しようとすると他方が犠牲となってしまい、他方に対して悪影響を与えることなく(他方の効果を小さくせずに)、一方の効果を大きくするということができない。
これらの観点を考慮すれば、シフト動作時の消費電力と水平信号線18の負荷容量の両者を勘案して、消費電力低減効果と負荷容量低減効果の間で折り合いを付け、各効果が適度なものとなるように、実際の所は、第1例の仕組みにしつつ、ブロック数を適度な値にする構成をとるのが妥当と考えられる。
<データ記憶部とロード・シフト選択セレクタ周辺の詳細;第3例>
図7〜図11は、図1に示したカラム処理部26(特にデータ記憶部256とロード・シフト選択セレクタ258周辺)の詳細構成の第3例を示す図である。
カラム処理部26の詳細構成の第3例(以下第3例のカラム処理部26と称する)は、データの水平信号線18への出力時に、データ記憶部256をシフト動作させる前述の第1例や第2例とは異なり、単純なデータセレクタ方式でデータを水平信号線18に出力する方式にした点に特徴を有する。
第1例と同様に、グループ分けの思想を採り入れることができる(図7に示す第3例(その1))。また、グループ分けの思想を採り入れつつ、データセレクタ構成を複数段(2段以上であればよい)配置する仕組みを採ることもできる(図8に示す第3例(その2)〜図10に示す第3例(その4))。また、第2例のようにグループ分けを行なわずに全列を纏めて切り替えるようにしてもよい(図11に示す第3例(その5))。
グループ分けをとる場合、電源供給をブロック別に切り替えるなどして、データ出力動作に関わりを持たない無効なブロックの回路動作を停止させておく仕組みをとることで、消費電力の低減を図るとよい。
第1例や第2例では、水平信号線18に接続される出力ドライバ320の数を削減するに当たり、データ記憶部256を構成するD型フリップフロップ310をシフトレジスタ方式の接続にロード・シフト選択セレクタ258を介して切り替え、その出力段となる1つのD型フリップフロップ310にのみ出力ドライバ320を設けていた。
これに対して、第3例では、データ記憶部256を構成するD型フリップフロップ310の何れの出力をデータ転送するのかを切り替える水平走査部12の仕組みをそのまま利用しつつ、D型フリップフロップ310と水平信号線18との間に列数よりも少ない数の出力ドライバ320を配置して、各列のD型フリップフロップ310がそのまま1対1で水平信号線18に接続されるのを回避することで、水平信号線18の負荷容量を低減するものである。
たとえば、図7に示す第3例(その1)のカラム処理部26では、第1例と同様に、グループ分けの思想を採り入れて、グループ別に出力ドライバ320を1つ設けている。以下、複数のD型フリップフロップ310および1つの出力ドライバ320を有する各ブロックを水平データ転送サブブロック300と称する。たとえば、各ブロック内には、m個のD型フリップフロップ310と1つの出力ドライバ320が設けられ、水平データ転送サブブロック300がn個設けられるものとする。
ここでも、D型フリップフロップ310および出力ドライバ320のそれぞれを区別するため、各参照子の後に、先ず“_1”〜“_n”でブロックを区別する番号を付し、さらにその後に、“_1”〜“_m”でブロック内の区別番号を付すこととする(図では一部は省略して示す)。全体としては、n*m列が存在することとなる。
D型フリップフロップ310は、D入力端に対応する列のAD変換部25bの出力(非反転出力)を入力し、クロック端子CKにはロード・シフト選択信号LDを通信・タイミング制御部20から入力する。また、出力イネーブル端子OEには、水平走査部12からの水平データ転送クロックφH_1_1〜φH_n_mを供給する。
出力ドライバ320は、その入力を自グループに属する各D型フリップフロップ310の各出力に共通に接続し、その出力をバスラインである水平信号線18を介して出力回路28に接続する。
各列のD型フリップフロップ310の出力イネーブル機能と複数個の出力ドライバ320の出力イネーブル機能の併用で事実上のデータセレクタが構成されるようにしている。
また、第3例(その1)のカラム処理部26に対応する水平走査部12(第3例(その1)の水平走査部12と称する)は、水平データ転送サブブロック300ごとに、それぞれORゲート360を有する。各ORゲート360には、水平アドレス設定部としての水平デコーダ12aから出力されるクロック群φH_1〜φH_n、すなわち水平データ転送クロックφH_1_1〜φH_1_m,…,φH_n_1〜φH_n_mがそれぞれ入力される。
各ORゲート360_1〜360_nは、グループ別に入力された水平データ転送クロックφH_1_1〜φH_1_m,…,φH_n_1〜φH_n_mの論理和をそれぞれとり、その結果出力(以下ブロック選択信号と称する)φN_1〜φN_nを、対応する出力ドライバ320の出力イネーブル端子OEにそれぞれ出力する。
出力ドライバ320_1〜320_nのそれぞれは、対応するブロック選択信号φN_1〜G_nがアクティブ(本例ではH(ハイ)レベルとする)のときに(つまり出力イネーブル端子OEがHレベルのときに)、入力された情報を、水平信号線18を介して出力回路28に転送する。
また、図8に示す第3例(その2)のカラム処理部26では、出力ドライバを2段構成にした事例である。たとえば、nグループをさらにj個(図ではj=2)のブロックを有するk個のグループに分ける。j個のブロックの各出力ドライバ320_1〜320_jの出力を共通に2段目の出力ドライバ322_1〜322_kの入力に接続し、出力ドライバ322_1〜322_kの出力をバスラインである水平信号線18を介して出力回路28に接続する。
各列のD型フリップフロップ310の出力イネーブル機能とそれぞれ複数個の出力ドライバ320,322の出力イネーブル機能の併用で、事実上のデータセレクタが構成されるようにしている。
また、第3例(その2)のカラム処理部26に対応する水平走査部12(第3例(その2)の水平走査部12と称する)は、出力ドライバ322のそれぞれに対応するようにORゲート362を有する。各ORゲート362には、出力ドライバ322が属するグループの各ORゲート360から出力されるブロック選択信号φNがそれぞれ入力される。各ORゲート362は、入力されたブロック選択信号φNの論理和をそれぞれとり、その結果出力(以下ブロック選択信号と称する)φK_1〜φK_nを、対応する出力ドライバ322の出力イネーブル端子OEにそれぞれ出力する。
出力ドライバ322_1〜320_kのそれぞれは、対応するブロック選択信号φK_1〜G_kがアクティブ(本例ではH(ハイ)レベルとする)のときに(つまり出力イネーブル端子OEがHレベルのときに)、入力された情報を、水平信号線18を介して出力回路28に転送する。
また、図9に示す第3例(その3)や図10に示す第3例(その4)のカラム処理部26では、出力ドライバを3段以上の構成にした事例である。第3例(その2)では、データ記憶部256と最下段の出力ドライバ322との間に、中段データセレクタとして出力ドライバ320を1段設けていたが、これを2段以上にすることもできる。
その場合、図9および図10に示すように、複数の出力ドライバ320*(*は段を示すa〜z)および出力ドライバ322のうちの下段側が、自身よりも上段側の出力データをバスライン18a〜18zを介して受けて、さらに自身よりも下段側に送るように構成する。最下段の出力ドライバ322を頂点とし、最上段のD型フリップフロップ310を底辺とする出力ドライバ群の逆ピラミッド構成を作るのである。
なお、図では、各段の出力ドライバ320a〜320z,322の出力イネーブル端子を制御するORゲート(360a〜360z,362となる)を割愛して示しているが、前段側のORゲート出力を順に利用して、各段のグループ分けに対応するように設ける。
これらの場合にも、水平信号線18に接続される出力ドライバ322は、図9に示すように最下段の出力ドライバ320zの出力側のバスライン18zを共通接続して1つ設けるようにしてもよいし、図10に示すように最下段の出力ドライバ320zの出力側のバスライン18zをグループ分けして、そのグループに対して1つずつ設けるようにしてもよい。
このような構成でも、原理的に、水平信号線18に対する寄生容量に影響を与えるのは、専ら、最下段の出力ドライバ322のみであり、水平信号線18の負荷容量を極めて少なくできる。
一方、図11に示す第3例(その5)のカラム処理部26では、グループ分けを行なわず、全列のデータ記憶部256(D型フリップフロップ310)に対して共通に1つの出力ドライバ320を設けている。出力ドライバ320は、その出力をバスラインである水平信号線18を介して出力回路28に接続し、出力イネーブル端子OEには、ORゲート360からのブロック選択信号φN_1〜φN_nに代えて、出力ドライバ320の動作を有効にする出力許可信号OEN を通信・タイミング制御部20から入力する。
出力ドライバ320は、出力許可信号OEN がアクティブ(本例ではH(ハイ)レベルとする)のときに(つまり出力イネーブル端子OEがHレベルのときに)、入力された情報を、水平信号線18を介して出力回路28に転送する。各列のD型フリップフロップ310の出力イネーブル機能で、事実上のデータセレクタが構成され、そのセレクト出力を出力ドライバ320を介して水平信号線18に出力するようにしている。
図7〜図10と図11との対比からも推測されるように、第3例(その5)の構成では、出力ドライバ320の出力側に接続されるバスラインである水平信号線18が使用される回路形式を、列全体を1つの纏まりにして単純なデータセレクタ方式でデータ転送する仕組みに変更し、1つの出力ドライバ320で水平信号線18(バスライン)に接続することにより、水平信号線18に接続される負荷容量を大幅に減らし、結果として高速動作を実現するようにしている。
<撮像装置>
図12は、前述の本実施形態の固体撮像装置1と同様の仕組みを利用した物理情報取得装置の一例である撮像装置(カメラシステム)の概略構成を示す図である。この撮像装置8は、可視光カラー画像を得る撮像装置になっている。
具体的には、撮像装置8は、太陽光や蛍光灯などの光源801の下にある被写体Zの像を担持する光Lを撮像装置側に導光して結像させる撮影レンズ802と、光学ローパスフィルタ804と、たとえばR,G,Bの色フィルタがベイヤー配列とされている色フィルタ群812と、画素アレイ部10と、画素アレイ部10を駆動する駆動制御部7と、画素アレイ部10から出力された画素信号に対してCDS処理やAD変換処理などを施すカラム処理部26と、カラム処理部26から出力された撮像データを処理するカメラ信号処理部810を備えている。
カメラ信号処理部810は、撮像信号処理部820と、撮像装置8の全体を制御する主制御部として機能するカメラ制御部900とを有する。撮像信号処理部820は、色フィルタとして原色フィルタ以外のものが使用されているときにカラム処理部26のカラムAD回路25b(図1を参照)から供給されるデジタル撮像信号をR(赤),G(緑),B(青)の原色信号に分離する原色分離機能を具備した信号分離部822と、信号分離部822によって分離された原色信号R,G,Bに基づいて色信号Cに関しての信号処理を行なう色信号処理部830とを有する。
また撮像信号処理部820は、信号分離部822によって分離された原色信号R,G,Bに基づいて輝度信号Yに関しての信号処理を行なう輝度信号処理部840と、輝度信号Y/色信号Cに基づいて映像信号VDを生成するエンコーダ部860とを有する。
本実施形態のカメラ制御部900は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたCPU(Central Processing Unit )を代表例とする電子計算機の中枢をなすマイクロプロセッサ(microprocessor)902と、読出専用の記憶部であるROM(Read Only Memory)904、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるRAM(Random Access Memory)906と、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ902、ROM904、およびRAM906を纏めて、マイクロコンピュータ(microcomputer )とも称する。
なお、上記において“揮発性の記憶部”とは、装置の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。一方、“不揮発性の記憶部”とは、装置のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を“不揮発性”を呈するように構成するものであってもよい。
カメラ制御部900は、システム全体を制御するものである。ROM904にはカメラ制御部900の制御プログラムなどが格納されているが、特に本例では、カメラ制御部900によって、各種の制御パルスのオン/オフタイミングを設定するためのプログラムが格納されている。RAM906にはカメラ制御部900が各種処理を行なうためのデータなどが格納されている。
また、カメラ制御部900は、メモリカードなどの記録媒体924を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部900は、マイクロプロセッサ902、ROM904、およびRAM906の他に、メモリ読出部907および通信I/F(インタフェース)908を備える。
記録媒体924は、たとえば、マイクロプロセッサ902にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部840からの輝度系信号に基づく測光データDLの収束範囲や露光制御処理(電子シャッタ制御を含む)のための各種の制御パルスのオン/オフタイミングなど、様々な設定値などのデータを登録するなどのために利用される。
メモリ読出部907は、記録媒体924から読み出したデータをRAM906に格納(インストール)する。通信I/F908は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。
なお、このような撮像装置8は、駆動制御部7およびカラム処理部26を、画素アレイ部10と別体にしてモジュール状のもので示しているが、固体撮像装置1について述べたように、これらが画素アレイ部10と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置1を利用してもよいのは言うまでもない。
また、図では、画素アレイ部10や駆動制御部7やカラム処理部26やカメラ信号処理部810の他に、撮影レンズ802、光学ローパスフィルタ804、あるいは赤外光カットフィルタ805などの光学系をも含む状態で、撮像装置8を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。
ここで、前述の固体撮像装置1におけるモジュールとの関係においては、図示のように、画素アレイ部10(撮像部)と、AD変換機能や差分(CDS)処理機能を具備したカラム処理部26などの画素アレイ部10側と密接に関連した信号処理部(カラム処理部26の後段のカメラ信号処理部は除く)が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置1を提供するようにし、そのモジュール状の形態で提供された固体撮像装置1の後段に、残りの信号処理部であるカメラ信号処理部810を設けて撮像装置8の全体を構成するようにしてもよい。
または、図示を割愛するが、画素アレイ部10と撮影レンズ802などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置1を提供するようにし、そのモジュール状の形態で提供された固体撮像装置1に加えて、カメラ信号処理部810をもモジュール内に設けて、撮像装置8の全体を構成するようにしてもよい。
また、固体撮像装置1におけるモジュールの形態として、カメラ信号処理部200に相当するカメラ信号処理部810を含めてもよく、この場合には、事実上、固体撮像装置1と撮像装置8とが同一のものと見なすこともできる。
このような撮像装置8は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
このような構成の撮像装置8においては、前述の固体撮像装置1の全ての機能を包含して構成されており、前述の固体撮像装置1の基本的な構成および動作と同様とすることができ、カラム処理部26や水平走査部12として、前述の各方式の何れかを適用することで、水平データ転送おける水平信号線18上の負荷容量の問題を解決できる。
1…固体撮像装置、10…画素アレイ部、12…水平走査部、12a…水平デコーダ、12b…水平駆動部、14…垂直走査部、14a…垂直デコーダ、14b…垂直駆動部、15…行制御線、18…水平信号線、19…垂直信号線、20…通信・タイミング制御部、24…読出電流源部、25…カラムAD回路、256…データ記憶部、258…ロード・シフト選択セレクタ(データ切替部)、25a…差分処理部、25b…AD変換部、26…カラム処理部、28…出力回路、3…単位画素、300…水平転送サブブロック、310…D型フリップフロップ(データ保持部)、320,322…出力ドライバ、340…クロック生成部、7…駆動制御部、8…撮像装置、900…カメラ制御部(主制御部)