JP2008172609A - 固体撮像装置、撮像装置 - Google Patents

Abstract

【課題】カラムＡＤ型のＣＭＯＳセンサにおいて、より高速な水平データ転送動作を可能にする。
【解決手段】各列のカラムＡＤ回路２５にＡＤ変換部２５ｂとＤ型フリップフロップ（ＤＦＦ）３１０を設ける。ＡＤ変換部２５ｂとＤＦＦ３１０の間に２入力・１出力型のロード・シフト選択セレクタ２５８を設け、一方の入力は自列のＡＤ変換部２５ｂの出力に接続し、他方の出力は他列のＤＦＦ３１０の出力を接続して、全体としてシフトレジスタ構成にする。シフト動作先頭のＤＦＦ３１０の出力に出力ドライバ３２０を接続する。ＡＤ変換部２５ｂからのデータを自列のＤＦＦ３１０へ転送した後には、他列のＤＦＦ３１０からのデータを自列のＤＦＦ３１０へ転送することでシフト動作を行ない、出力ドライバ３２０を介して水平信号線１８に出力し、出力回路２８へデータ転送する。
【選択図】図２

Description

本発明は、物理量分布検知の半導体装置の一例である固体撮像装置および撮像装置に関する。詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を示すアナログの電気信号をデジタルデータに変換して外部に出力する仕組みに関する。

たとえば光や放射線などの外部から入力される電磁波あるいは圧力（接触など）などの物理量変化に対して感応性をする単位構成要素（たとえば画素）を行列状（マトリクス状）に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

一例として映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ；金属酸化膜半導体）やＣＭＯＳ（Complementary Metal-oxide Semiconductor； 相補金属酸化膜半導体）型の撮像素子（撮像デバイス）を用いた固体撮像装置が使われている。

近年では、固体撮像装置の一例として、ＣＣＤイメージセンサが持つ種々の問題を克服し得るＭＯＳやＣＭＯＳ型のイメージセンサが注目を集めている。また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

たとえば、ＣＭＯＳイメージセンサは、画素ごとにフローティングディフュージョンアンプなどによる増幅回路を持ち合わせており、画素信号の読出しに当たっては、アドレス制御の一例として、画素アレイ部の中のある１行を選択し、その１行分を同時にアクセスして行単位で、つまり１行分の全画素について同時並列的に、画素信号を画素アレイ部から読み出す、いわゆる列並列出力型あるいはカラム型と称される方式が多く用いられている。

また、固体撮像装置では、画素アレイ部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換してから外部に出力する方式が採られることもある。

この点については、列並列出力型の固体撮像装置についても同様であり、その信号出力回路については様々なものが考案されているが、その最も進んだ形態の一例として、列ごとにＡＤ変換装置を備え、デジタルデータとして画素情報を外部に取り出す方式が考えられている。

しかしながら、列並列出力型で列ごとにＡＤ変換したデジタルデータを後段に出力する場合（一般的には水平データ転送と称される）、水平データ転送用のバスラインに存在する寄生容量が問題となる。寄生容量の容量値が大きくなれば、その分だけ信号遅延の原因となり、データ転送の高速化を妨げることとなる。

たとえば、フレームレートを上げるなど理由で高速動作を行なう場合は、行走査、ＡＤ変換および水平データ転送などの動作を高速に動作させる必要がある。この中で、水平データ転送を高速化させたい場合、列アドレス選択で指定された列のデータ出力段がバスラインを駆動し、その列のデータが後段の回路に到達するまでの時間が支配的となる。

バスラインには水平方向の画素分のデータ出力段が接続されることになり、データ出力段おのおのの持つ寄生容量が合成され、選択された列のデータ出力段はその大きな容量を負荷として駆動することになる。近年は多画素化の要求があるためバスラインに接続されるデータ出力段の数が増加傾向にあり、近年、特に要求のある高速動作化の制約となってしまう。

このような問題を解決する一手法として、特許文献１のように、列で、ある数ごとに並列して処理する方法も考えられる。しかしながら、特許文献１に記載の仕組みはアナログ情報のままで外部に出力する場合での適用事例であり、特に画素信号をデジタル変換して外部に出力を行なう仕組みに特許文献１の仕組みを適用しようとすると、出力端子数が増加してしまったり、出力部分のマルチプレクス処理が必要であったりといった問題が生じる。

特開２０００−３２３４４号公報

本発明は、上記事情に鑑みてなされたものであり、画素信号をデジタル変換して装置外部に出力を行なう仕組みにおいて、バスライン上の寄生容量に起因する問題を改善することのできる仕組みを提供することを目的とする。

本発明に係る固体撮像装置の一実施形態では、単位画素が行列状に配列された画素アレイ部と、画素アレイ部の各単位画素からアナログの画素信号を読み出す垂直走査部と、画素アレイ部の各単位画素から読み出されたアナログの画素信号をデジタルデータに変換する列ごとに設けられたＡＤ変換部と、データ出力用の出力ドライバと、出力ドライバから出力されるデジタルデータを後段回路に転送する水平走査部を備える列並列型の構成を採る。

そして、各列のＡＤ変換部の後段には、先ずＡＤ変換部で変換されたデジタルデータを保持するデータ保持部を設ける。さらに、データ保持部の何れかの後段に、データ保持部の全列数よりも少ない数の出力ドライバを設ける。データ保持部の各列に１対１で出力ドライバを設ける構成ではなく、出力ドライバの数を、データ保持部の全列数よりも少なくする点に大きな特徴を持つ。

ここで、出力ドライバ数をデータ保持部の全列数よりも少なくするための仕組みとしては、様々な仕組みが考えられるが、たとえば、データ保持部の全列をそれぞれが複数列を含む複数ブロックに分け、１ブロックにつき、１つのデータ保持部の後段に出力ドライバを１つ設ける構成をとることができるし、あるいは、データ保持部の全列につき、何れか１つのデータ保持部の後段に出力ドライバを１つ設ける構成をとることもできる。ブロック分けを採用する場合には、データ出力動作に関わりを持たない無効なブロックの回路動作を停止させておくことで消費電力の低減を図るとよい。

さらに好ましくは、１つのデータ保持部が他列のデータ保持部のデータを順次シフトしていくデータシフト動作が可能となる仕組みにするのがよい。このためには、列ごとに、ＡＤ変換部とデータ保持部との間にデータ切替部を設ける。データ切替部は、一方の入力を自列のＡＤ変換部の出力側に接続し、他方の入力を他列のデータ保持部の出力側に接続する。

そして、データシフトのため、先ず、自列のＡＤ変換部で変換されたデジタルデータを自列のデータ保持部へ転送し、その後、他列のデータ保持部から出力されるデジタルデータを自列のデータ保持部へ転送する。この際、水平走査部は、データ保持部に、データシフト動作を可能にするクロックを供給する。出力ドライバは、このようなデータシフト動作の先頭部に位置するデータ保持部の後段に設ける。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。

また、本発明は、固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置として、固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラ（あるいはカメラシステム）や撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

本発明の一実施形態によれば、出力ドライバの数を、データ保持部の全列数よりも少なくしたので、データ保持部の各列に１対１で出力ドライバを設ける構成に比べて、出力ドライバに起因するバスライン上の寄生容量を低減することができる。バスラインに接続される出力ドライバの数を減少して寄生容量を低減することで、寄生容量に起因する問題を改善できるようになる。水平データ転送時に選択された出力ドライバは大きな容量を駆動する必要が軽減され、より高速な水平データ転送動作が可能となる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ固体撮像装置をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ固体撮像装置は、全ての画素がＮＭＯＳよりなるものであるとして説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜固体撮像装置の全体概要＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図である。

固体撮像装置１は、入射光量に応じた信号を出力する受光素子（電荷生成部の一例）を含む複数個の画素が行および列に配列された（すなわち２次元マトリクス状の）画素部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部やデジタル変換部（ＡＤＣ；Analog Digital Converter）などが列並列に設けられているものである。

“列並列にＣＤＳ処理機能部やデジタル変換部が設けられている”とは、垂直列の垂直信号線（列信号線の一例）１９に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部が設けられていることを意味する。

複数の各機能部は、デバイスを平面視したときに、ともに画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）にのみ配されている形態のものであってもよいし、画素アレイ部１０に対して列方向の一方の端縁側（図の下側に配されている出力側）とその反対側である他方の端縁側（図の上側）に分けて配されている形態のものであってもよい。後者の場合、行方向の読出走査（水平走査）を行なう水平走査部も、各端縁側に分けて配して、それぞれが独立に動作可能に構成するのがよい。

たとえば、列並列にＣＤＳ処理機能部やデジタル変換部が設けられている典型例としては、撮像部の出力側に設けたカラム領域と呼ばれる部分に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出すカラム型のものである。また、カラム型（列並列型）に限らず、隣接する複数（たとえば２つ分）の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態や、Ｎ本おき（Ｎは正の整数；間にＮ−１本を配する）のＮ本分の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることもできる。

カラム型を除くものは、何れの形態も、複数の垂直信号線１９（垂直列）が１つのＣＤＳ処理機能部やデジタル変換部を共通に使用する構成となるので、画素アレイ部１０側から供給される複数列分の画素信号を１つのＣＤＳ処理機能部やデジタル変換部に供給する切替回路（スイッチ）を設ける。なお、後段の処理によっては、出力信号を保持するメモリを設けるなどの対処が別途必要になる。

何れにしても、複数の垂直信号線１９（垂直列）に対して１つのＣＤＳ処理機能部やデジタル変換部を割り当てる形態などを採ることで、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。

また、列並列に配された複数の信号処理部にて１行分の画素信号を同時並行処理することができるので、出力回路側やデバイスの外部で１つのＣＤＳ処理機能部やデジタル変換部にて処理を行なう場合に比べて、信号処理部を低速で動作させることができ、消費電力や帯域性能やノイズなどの面で有利である。逆に言えば、消費電力や帯域性能などを同じにする場合、センサ全体の高速動作が可能となる。

なお、カラム型の構成の場合、低速で動作させることができ消費電力や帯域性能やノイズなどの面で有利であるとともに切替回路（スイッチ）が不要である利点もある。以下の実施形態では、特に断りのない限り、このカラム型で説明する。

図１に示すように、本実施形態の固体撮像装置１は、複数の単位画素３が行および列に配列された画素部や撮像部などとも称される画素アレイ部１０と、画素アレイ部１０の外側に設けられた駆動制御部７と、画素アレイ部１０の単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、垂直列ごとに配されたカラムＡＤ回路２５を有するカラム処理部２６と、出力回路２８とを備えている。これらの各機能部は、同一の半導体基板上に設けられている。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。この単位画素３は、典型的には、検知部の一例である受光素子（電荷生成部）としてのフォトダイオードと、増幅用の半導体素子（たとえばトランジスタ）を有する画素内アンプ（画素信号生成部の一例）とから構成される。

なお、固体撮像装置１は、色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。すなわち、画素アレイ部１０における各電荷生成部（フォトダイオードなど）の電磁波（本例では光）が入射される受光面に、カラー画像を撮像するための複数色の色フィルタの組合せからなる色分解フィルタの何れの色フィルタを、たとえばいわゆるベイヤー（Ｂａｙｅｒ）配列などにして設けることで、カラー画像撮像対応とする。

本実施形態のカラムＡＤ回路２５は、画素信号Ｓｏの基準レベルである画素リセット直後の信号レベル（以下リセットレベルと称する）と信号レベルとの間で差分処理を実行することで、リセットレベルと信号レベルの差で示される信号成分を取得する差分処理部（ＣＤＳ）２５ａと、画素信号の基準レベルであるリセットレベルと信号レベルとの差である信号成分をＮビットデジタルデータに変換するＡＤ変換部（ＡＤＣ）２５ｂの機能を備えている。

差分処理部２５ａとＡＤ変換部２５ｂは、その配置順は自由であり、たとえば、図１に示すように、差分処理部２５ａによりアナログのリセットレベルと信号レベルとの間で差分処理を行ない、その差分処理結果をＡＤ変換部２５ｂでデジタルデータに変換する構成としてもよいし、図示を割愛するが、ＡＤ変換部２５ｂでリセットレベルと信号レベルとをそれぞれデジタルデータに変換し、各デジタルデータの差分を差分処理部２５ａでとる構成としてもよい。

差分処理部２５ａの機能は、リセットレベルと真の（受光光量に応じた）信号レベルとの差分をとる処理（いわゆるＣＤＳ処理と等価）と等価となり、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズと言われるノイズ信号成分を取り除くことができる。

このように、本実施形態のカラムＡＤ回路２５は、画素アレイ部１０から転送されたアナログの画素信号をデジタルデータに変換するＡＤ変換機能と、ノイズ成分を抑制・除去する機能の両方を兼ね備えたＡＤ変換・ノイズ除去信号処理装置として機能するようになっている。カラムＡＤ回路（ＡＤ変換・ノイズ除去信号処理装置）２５では、行アドレスを選択する垂直走査部１４で選択された行の単位画素３から出力される画素信号をそれぞれ１行同時にＮビットのデジタルデータへの変換およびノイズ除去信号処理を行なう。

カラム処理部２６におけるＡＤ変換処理としては、行単位で並列に保持されたアナログ信号を、列ごとに設けられたカラムＡＤ回路２５（詳細にはＡＤ変換部２５ｂ）を使用して、行ごとに並列にＡＤ変換する方法を採る。この際には、シングルスロープ積分型やランプ信号比較型と言われるＡＤ変換方式を採用するとよい。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。

カラムＡＤ回路２５（ＡＤ変換部２５ｂ）におけるシングルスロープ積分型のＡＤ変換に当たっては、変換開始から参照信号Ｖslopと処理対象信号電圧（画素信号電圧Ｖｘ）とが一致するまでの時間に基づいて、アナログの処理対象信号をデジタル信号に変換する。このための仕組みとしては、原理的には、コンパレータ（電圧比較器）にランプ状の参照信号Ｖslopを供給するとともに、クロック信号でのカウント（計数）を開始し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号Ｖslopと比較することによって比較結果を示すパルス信号が得られるまでのクロック数をカウントすることでＡＤ変換を行なう。

また、この際、ＡＤ変換部２５ｂの回路構成や動作を工夫することで、ＡＤ変換とともに、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後のリセットレベルと真の（受光光量に応じた）信号レベルとの差分をとるＣＤＳ処理を行なうことができ、固定パターンノイズなどのノイズ信号成分を取り除く差分処理部２５ａとしても機能させることができる。

ただしカラムＡＤ回路２５としてシングルスロープ積分型の構成を採用することは一例に過ぎず、ＡＤ変換処理やノイズ除去信号処理を行なうことができるものであればよく、その他の任意の回路構成を採用することができる。

駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能を備えている。たとえば駆動制御部７としては、列アドレスや列走査を制御する水平走査部（列走査回路）１２と、行アドレスや行走査を制御する垂直走査部（行走査回路）１４と、内部クロックを生成するなどの機能を持つ通信・タイミング制御部２０とを備えている。

単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ回路２５が垂直列ごとに設けられているカラム処理部２６と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。

垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものであり、たとえば、垂直方向の読出し行を規定する（画素アレイ部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する行制御線１５にパルスを供給して駆動する垂直駆動部１４ｂとを有する。なお、垂直デコーダ１４ａは、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。

水平走査部１２は、クロックに同期してカラム処理部２６のカラムＡＤ回路２５を順番に選択し、画素信号をデジタル変換したデータを水平信号線１８へ読み出す読出走査部の機能を持つ。たとえば、水平走査部１２は、水平方向の読出列を規定する（カラム処理部２６内の個々のカラムＡＤ回路２５を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動部１２ｂとを有する。

水平信号線１８は、たとえばカラムＡＤ回路２５が取り扱うビット数ｎ（ｎは正の整数）分、たとえば１０（＝ｎ）ビットならば、そのビット数分に対応して１０本配置されるバスラインである。

通信・タイミング制御部２０は、図示しないが、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するタイミングジェネレータＴＧ（読出アドレス制御装置の一例）の機能ブロックと、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックとを備える。

たとえば、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。水平走査部１２や垂直走査部１４は、アドレス設定用のデコーダ１２ａ，１４ａを含んで構成され、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答してシフト動作（走査）などにより読出しアドレスを切り替える。

この際、単位画素３を２次元マトリクス状に配置してあるので、単位画素３に設けられる画素信号生成部により生成され垂直信号線１９を介して列方向に出力されるアナログの画素信号を行単位で（列並列で）アクセスし取り込む（垂直）スキャン読みを行ない、この後に、垂直列の並び方向である行方向にアクセスし画素信号（本例ではデジタル化された画素データ）を出力側へ読み出す（水平）スキャン読みを行なうようにすることで、画素信号や画素データの読出しの高速化を図るのがよい。もちろん、スキャン読みに限らず、読み出したい単位画素３を直接にアドレス指定することで、必要な単位画素３の情報のみを読み出すランダムアクセスも可能である。

水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、半導体システムの一例であるＣＭＯＳイメージセンサとして、本実施形態の固体撮像装置１の一部をなすように構成される。

なお、固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラム処理部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。

このような構成の固体撮像装置１において、単位画素３から出力された画素信号は、垂直列ごとに、垂直信号線１９を介して、カラム処理部２６のカラムＡＤ回路２５に供給される。

データ記憶部（メモリ）２５６を設けない基本構成の場合は、ＡＤ変換部２５ｂもしくは差分処理部２５ａの出力を水平信号線１８に接続する。差分処理部２５ａによりアナログで差分処理してからＡＤ変換部２５ｂでデジタルデータに変換する場合にはＡＤ変換部２５ｂの出力が水平信号線１８に接続されるし、逆に、ＡＤ変換部２５ｂでデジタルデータに変換してから差分処理部２５ａにより差分処理する場合には差分処理部２５ａの出力が水平信号線１８に接続される。以下、図１のように、前者の場合で説明する。

ＡＤ変換部２５ｂには、水平走査部１２から制御線１２ｃを介して制御パルス（水平データ転送クロックφＨ）を入力する。ＡＤ変換部２５ｂは、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、データを保持する。

本実施形態では、個々のカラムＡＤ回路２５の出力側は、図示のように、ＡＤ変換部２５ｂの後段に、このＡＤ変換部２５ｂの保持したカウント結果を保持するＮビットのメモリ装置としてのデータ記憶部２５６と、ＡＤ変換部２５ｂとデータ記憶部２５６との間に配されたデータ切替部の一例であるロード・シフト選択セレクタ（ＳＥＬ）２５８を備える。

データ記憶部２５６を備える構成を採る場合、ロード・シフト選択セレクタ２５８には、他の垂直列のロード・シフト選択セレクタ２５８と共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。

ロード・シフト選択セレクタ２５８は、ロード機能に基づき、メモリ転送指示パルスＣＮ８が供給されると、対応する自列のＡＤ変換部２５ｂのデータをデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたデータを保持・記憶する。

ここで、本実施形態のロード・シフト選択セレクタ２５８は、詳細は後述するが、単に自列のＡＤ変換部２５ｂのデータをデータ記憶部２５６側へ転送する機能だけでなく、他列のデータ記憶部２５６が保持しているデータを自列のデータ記憶部２５６側へ転送する機能も持つ。これが、シフト選択セレクタとも名目した所以である。

本実施形態の水平走査部１２は、ロード・シフト選択セレクタ２５８を設けたことに対応して、カラム処理部２６の各差分処理部２５ａとＡＤ変換部２５ｂが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたデータを読み出す読出走査部の機能を持つ。

データ記憶部２５６の出力は、水平信号線１８に接続される。水平信号線１８は、カラムＡＤ回路２５のビット幅であるＮビット幅分の信号線を有し、図示しないそれぞれの出力線に対応したｎ個のセンス回路を具備する出力回路２８に接続される。

特に、データ記憶部２５６を備えた構成とすれば、ＡＤ変換部２５ｂが保持したＡＤ変換データを、データ記憶部２５６に転送することができるため、ＡＤ変換部２５ｂのＡＤ変換処理と、ＡＤ変換結果の水平信号線１８への読出動作とを独立して制御可能であり、ＡＤ変換処理と外部への信号の読出動作とを並行して行なうパイプライン動作が実現できる。

たとえば、カラムＡＤ回路２５としてシングルスロープ積分型のＡＤ変換方式を採用する場合、カラムＡＤ回路２５は、１水平期間中の所定のタイミングで画素信号を画素アレイ部１０から読み出し、その後、シングルスロープ積分方式のＡＤ変換処理を行ない、所定のタイミングでＡＤ変換結果を出力する。すなわち、先ず、電圧比較部では、比較処理用（事実上のＡＤ変換処理用）の参照信号と、垂直信号線１９を介して入力される画素信号電圧とを比較し、双方の電圧が同じになると、電圧比較部のコンパレート出力が反転する。たとえば、電圧比較部は、電源電位などのＨレベルをインアクティブ状態として、画素信号電圧と参照信号とが一致したときにＬレベル（アクティブ状態）へ遷移する。

電圧比較部の後段に設けられるカウンタ部は、参照信号の変化に同期してダウンカウントモードもしくはアップカウントモードでカウント動作を開始し、コンパレート出力の反転した情報が通知されると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチ（保持・記憶）することでＡＤ変換を完了する。その後、所定のタイミングでデータ記憶部２５６に転送し、記憶・保持しておく。

この後、カラムＡＤ回路２５は、所定のタイミングで水平走査部１２から制御線１２ｃを介して入力される制御パルスに同期したシフト動作に基づき、データ記憶部２５６に記憶・保持した画素データを、順次、カラム処理部２６外や画素アレイ部１０を有するチップ外へ出力端子５ｃから出力する。

＜水平データ転送の問題点について＞
ここで、各列のデータ記憶部２５６に保持されたデータを、バスラインである水平信号線１８を介して順次出力回路２８側に転送する場合、出力回路２８と接続された水平信号線１８に寄生容量が存在するため、転送スピードの劣化や、寄生容量抑制のため水平信号線１８に使われる配線幅（ Metal幅）を広げなければならずチップサイズが大きくなるなどの、寄生容量の存在により様々な問題が生ずる。

たとえば、寄生容量の値は、
（１）水平信号線１８による容量、
（２）出力回路２８の入力段による容量、
（３）１つのデータ記憶部２５６の出力段による容量×データ記憶部２５６の総数、
（４）水平信号線１８と１つのデータ記憶部２５６の出力段とを接続する配線の容量×データ記憶部２５６の総数、
などを合計した値となる。

したがって、各列のデータ記憶部２５６に保持されたデータを、データ記憶部２５６を順次選択して水平信号線１８に読み出す場合、上述した水平信号線１８の寄生容量のため、データ転送に障害が生じる。特に、寄生容量の容量値が大きくなれば、信号遅延の原因となり、データ転送の高速化を妨げることとなる。

たとえば、フレームレートを上げるなど理由で高速動作を行なう場合は、行走査、ＡＤ変換および水平データ転送などの動作を高速に動作させる必要がある。この中で、水平データ転送を高速化させたい場合、水平走査部１２で選択されたデータ記憶部２５６が水平信号線１８を駆動し、その信号が出力回路２８に到達するまでの時間が支配的となる。

水平方向の画素分、たとえば２０００列の単位画素３を有する画素アレイ部１０の場合、２０００個のデータ記憶部２５６が水平信号線１８に接続されることになり、データ記憶部２５６の出力段おのおのの持つ寄生容量が合成され、選択されたデータ記憶部２５６はその大きな容量を負荷として駆動することになる。近年は多画素化の要求があるため水平信号線１８に接続されるデータ記憶部２５６の数が増加傾向にあり、近年、特に要求のある高速動作化の制約となってしまう。

このような問題を解決する一手法として、寄生容量を抑制するため水平信号線１８に使われる配線幅を広げる手法が考えられるが、ビット別のデータをバスラインとしての水平信号線１８で転送するには、チップサイズが大きくなってしまう。

また、このような問題を解決する別手法として、特許文献１（特開２０００−３２３４４号公報）のように、列である数ごとに並列して処理する方法も考えられる。しかしながら、特許文献１に記載の仕組みはアナログ情報のままで固体撮像装置１の外部に出力する場合での適用事例であり、特に画素信号をデジタル変換して固体撮像装置１の外部に出力を行なう仕組みに特許文献１の仕組みを適用しようとすると、出力端子数が増加してしまったり、出力部分のマルチプレクス処理が必要であったりといった問題が生じる。

そこで、本実施形態では、画素信号をデジタル変換して固体撮像装置１の外部に出力を行なう仕組みにおいて、カラム処理部２６や水平走査部１２を、水平信号線１８の寄生容量に起因する問題を改善することのできる仕組みにする。以下、具体的に説明する。

＜データ記憶部とロード・シフト選択セレクタ周辺の詳細；第１例＞
図２は、図１に示したカラム処理部２６（特にデータ記憶部２５６とロード・シフト選択セレクタ２５８周辺）の詳細構成の第１例を示す図である。また、図３は図２に示す第１例のカラム処理部２６の構成に対する比較例を示す図である。

本実施形態の固体撮像装置１においては、水平信号線１８の寄生容量を低減する仕組みとして、各データ記憶部２５６のデータをそのまま列ごとに出力ドライバを介して水平信号線１８に出力するのではなく、データ記憶部２５６の全列数よりも少ない数の出力ドライバを介して水平信号線１８に出力する構成をとる。そのための仕組みとしては、様々な仕組みが考えられるが、第１例では、１つのデータ記憶部２５６が他列のデータ記憶部２５６のデータを順次シフトしていくデータシフト動作が可能となる仕組みにする点に特徴を有する。

本実施形態のカラム処理部２６の詳細構成の第１例（以下第１例のカラム処理部２６と称する）において、先ずデータ記憶部２５６は、クロック端子CKに入力されたサブクロックSUBCK の立上りエッジに同期してＤ入力端子に入力されたデータを取り込み保持するデータ保持部の一例であるＤ型フリップフロップ（図ではＤＦＦと記す）３１０を備える。Ｄ型フリップフロップ３１０のＤ入力端子の前段には、２入力・１出力型のデータセレクタ構造を持つロード・シフト選択セレクタ２５８が配されている。

また、第１例のカラム処理部２６は、データ記憶部２５６の全列をそれぞれが複数列を含む複数ブロックに分け、１ブロックにつき、１つのデータ記憶部２５６の後段に出力ドライバ３２０を１つ設ける。具体的には、各列のデータ記憶部２５６およびロード・シフト選択セレクタ２５８を対にして、それぞれ複数の対（データ記憶部２５６およびロード・シフト選択セレクタ２５８）を有する複数のブロック（グループ）に分ける。そして、ブロックごとに何れか１つのデータ記憶部２５６は、Ｄ型フリップフロップ３１０の非反転出力（Ｑ端子の出力）側にバス駆動回路（データ出力段）の一例である出力ドライバ３２０を有する。出力ドライバ３２０の出力は、バスラインである水平信号線１８を介して出力回路２８に接続されている。

つまり、第１例のカラム処理部２６は、列をブロック分割し、データの水平信号線１８への出力時には、ロード・シフト選択セレクタ２５８でＤ型フリップフロップ３１０に渡すデータを他列のデータに切り替えることで、ブロック別に、そのブロックに属するデータ記憶部２５６を１つのシフトレジスタとして動作させるようにした点に特徴を有する。以下、データ記憶部２５６およびロード・シフト選択セレクタ２５８の対を複数有する各ブロックを水平データ転送サブブロック３００と称する。

ブロック内には、データ記憶部２５６とロード・シフト選択セレクタ２５８の対がｍ個設けられ、水平データ転送サブブロック３００がｎ個設けられるものとする。たとえば、水平データ転送サブブロック１００は、列全体からある連続する、たとえば１００列のＡＤ変換部２５ｂによるＡＤ変換後のデータを保持し、水平信号線１８を介して出力回路２８側へ水平データ転送するサブブロックであり、これが列全体で複数並んで配置される。

以下、データ記憶部２５６（詳細にはＤ型フリップフロップ３１０）、ロード・シフト選択セレクタ２５８、出力ドライバ３２０のそれぞれを区別するため、各参照子の後に、先ず“_1”〜“_n”でブロックを区別する番号を付し、データ記憶部２５６（Ｄ型フリップフロップ３１０）やロード・シフト選択セレクタ２５８に関しては、さらにその後に、“_1”〜“_m”でブロック内の区別番号を付すこととする。全体としては、ｎ＊ｍ列が存在することとなる。

ロード・シフト選択セレクタ２５８の一方の入力端には自列のＡＤ変換部２５ｂのデータＣを入力し、他方の入力端には隣接列のデータ記憶部２５６の出力（たとえば非反転出力Ｑ）を入力する。

なお、各水平データ転送サブブロック３００内の末端（最終段：図では右端）のロード・シフト選択セレクタ２５８_1_m〜２５８_n_mの他方の入力端に限っては、シフト動作の下位側のデータ記憶部２５６が存在しないことになるので、他列のデータ記憶部２５６の出力を取り込むことができないので、その代わりに、一定の論理レベルを入力する。シフト動作中に最終的にはデータ出力に無用となるデータがＬ／Ｈの間を遷移することを防止することで、消費電力の低減を図るのである。

一定の論理レベルとしては、たとえば他方の入力端を論理レベル用の電源に接続することでＨレベルとしてもよいし、逆に、他方の入力端を接地に接続することでＬレベルとしてもよい。本例では、後者のＬレベルに設定する事例で示している。

ロード・シフト選択セレクタ２５８には、メモリ転送指示パルスＣＮ８の一例として、ロード・シフト選択信号LDが通信・タイミング制御部２０から供給されるようになっている。たとえば、ロード・シフト選択セレクタ２５８は、ＡＤ変換部２５ｂでデジタル変換されたデータをデータ記憶部２５６にロードするか、もしくはデータ記憶部２５６とともに後述するシフト動作をするかをロード・シフト選択信号LDで切り替える。

一例として、ロード・シフト選択信号LDがアクティブＨにされたときには自列のＡＤ変換部２５ｂからのデータを自列のデータ記憶部２５６へ転送する通常の動作を行なう。一方、インアクティブＬにされたときには、他列のデータ記憶部２５６からのデータを自列のデータ記憶部２５６へ転送することでシフト動作を行なう。ロード・シフト選択信号LDがインアクティブＬ時には、全体としてシフトレジスタ構成を採るのである。

各水平データ転送サブブロック３００の出力ドライバ３２０_1〜３２０_nの出力イネーブル端子OEには、通信・タイミング制御部２０から、対応するブロック選択信号BSEL_1〜BSEL_nが入力されるようになっている。出力ドライバ３２０_1〜３２０_nのそれぞれは、対応するブロック選択信号BSEL_1〜BSEL_nがアクティブ（本例ではＨ（ハイ）レベルとする）のときに（つまり出力イネーブル端子OEがＨレベルのときに）、入力された情報を、水平信号線１８を介して出力回路２８に転送する。

本実施形態の出力ドライバ３２０は、Ｄ型フリップフロップ３１０からの一般的な論理レベル（ロジックレベル）のデータをより電圧振幅の狭いアナログ状の信号に変換して水平信号線１８に出力する。これは、高速データ転送の観点では、論理レベルのままで水平信号線１８を介して出力回路２８に情報を転送する場合よりも駆動能力や電力消費などの面で有利にするためである。

出力回路２８は、出力ドライバ３２０によって論理レベル（ロジックレベル）から電圧振幅の狭いアナログ状の信号に変換された情報を水平信号線１８を介して受け取ると、再度、論理レベル（ロジックレベル）の情報に変換して出力する。

ブロック別に（つまり水平データ転送サブブロック３００ごとに）設けられる出力ドライバ３２０は、水平データ転送サブブロック３００におけるシフト動作時のＤ型フリップフロップ３１０のシフト動作最終段の列に設けられ、その出力端がバスラインである水平信号線１８に接続される。一例として、図では、出力回路２８に対して離れた方のＤ型フリップフロップ３１０の出力側に出力ドライバ３２０を設けている。

また、第１例のカラム処理部２６に対応する水平走査部１２（第１例の水平走査部１２と称する）は、各水平データ転送サブブロック３００のＤ型フリップフロップ３１０のクロック端子CKに共通に入力するクロック信号CK_HLDをグループ別に生成するクロック生成部３４０を備える。

クロック生成部３４０は、通信・タイミング制御部２０からクロック端子CKに入力された基準クロックCK_TR0の立下りエッジに同期して、Ｄ入力端子に入力された対応するブロック選択信号BSEL_1〜BSEL_nを取り込み保持するＤ型フリップフロップ（図ではＤＦＦと記す）３４２と、Ｄ型フリップフロップ３４２の非反転出力（Ｑ端子の出力）と基準クロックCK_TRNとの論理積をとりサブクロックSUBCKとして自らが属する水平データ転送サブブロック３００の各データ記憶部２５６のクロック端子CKに供給するＡＮＤゲート３４４とを有する。

基準クロックCK_TR0はデータ記憶部２５６のＤ型フリップフロップ３１０を駆動する元となるクロック信号で、ブロック選択信号BSEL_1〜BSEL_nは、各ブロックの水平データ転送サブブロック３００のＤ型フリップフロップ３１０および出力ドライバ３２０を活性化させる選択信号である。

ＡＮＤゲート３４４は、クロックゲート回路として機能し、ブロック選択信号BSELが選択された期間に、選択された水平データ転送サブブロック３００のサブクロックライン３５０にクロックCK_TR0のエッジを揃えてサブクロックSUBCKとして出力する。

サブクロックSUBCKの供給されない水平データ転送サブブロック３００では、データシフト動作を行なわないので、事実上、回路動作が停止された状態となり、シフト動作（回路動作）は待機状態となる。水平信号線１８を介した出力回路２８へのデータ転送が無用なブロックの動作を停止させることで、シフト動作を待機させておくだけでなく、消費電力の低減を図ることができる。

シフト動作（回路動作）を待機させておく仕組みとしては、クロック入力を停止させる以外にも、電源供給をブロック別に切り替えるなど、クロック入力をしたままでその他の手法を採る様々な仕組みが考えられる。しかしながら、クロック入力がある場合には、少なくともクロック端子CKに接続された入力段では何らかの動作がなされるので、クロック入力を停止させる本実施形態の仕組みよりも若干ではあるが消費電力が増えると考えられるし、電源供給をブロック別に切り替える方式ではそのための構成が複雑になる。

通常であれば、図３に示す比較例のように、列ごとにＤ型フリップフロップ３１０の後段に出力ドライバ３２０を設けるのである。すなわち、Ｄ型フリップフロップ３１０は、Ｄ入力端に対応する列のＡＤ変換部２５ｂの出力（非反転出力）を入力し、クロック端子CKにはロード・シフト選択信号LDを通信・タイミング制御部２０から入力する。また、Ｄ型フリップフロップ３１０の出力（たとえば非反転出力Ｑ）のそれぞれに出力ドライバ３２０を設ける。出力ドライバ３２０の出力イネーブル端子OEには、水平走査部１２からの水平データ転送クロックφＨ_1〜φＨ_n*mを供給する。

これに対して、本実施形態では、事実上複数のデータ記憶部２５６（詳しくはＤ型フリップフロップ３１０）が共用するようになる出力ドライバ３２０を１ブロックに付き（水平データ転送サブブロック３００ごとに）１つＤ型フリップフロップ３１０の後段に設ける構成となっているのである。

図２と図３との対比からも推測されるように、第１例のカラム処理部２６の構成では、大きな負荷容量の接続される出力ドライバ３２０の出力側に接続されるバスラインである水平信号線１８が使用される回路形式を、一部の纏まり（水平データ転送サブブロック３００）ごとに順次切り替えてシフトレジスタ方式でデータ転送する仕組みに変更する。水平データ転送サブブロック３００ごとに水平信号線１８（バスライン）に接続することにより、水平信号線１８に接続される負荷容量を減らし、結果として高速動作化を実現するようにしている。以下、具体的に説明する。

＜カラム処理部の動作；第１例＞
図４は、図２に示した第１例のカラム処理部２６の各水平データ転送サブブロック３００およびクロック生成部３４０の動作を説明するタイミングチャートである。図４では、時間軸ｔに沿って、基準クロックCK_TR0、サブクロックSUBCK 、ロード・シフト選択信号LD、ブロック選択信号BSEL、およびＤ型フリップフロップ３１０が保持・出力するデータ、および水平信号線１８上の転送データを表してある。

クロック生成部３４０のＤ型フリップフロップ３４２に入力される基準クロックCK_TR0は、水平データ転送動作を行なう期間中出力し続ける同期クロックであり、通信・タイミング制御部２０は、まず始めに全ての水平データ転送サブブロック３００を選択するために、基準クロックCK_TR0のＬレベル期間にブロック選択信号BSEL_1〜BSEL_nの全てをアサートする（ここではアクティブＨにする）（ｔ３０）。

この後、次の基準クロックCK_TR0の立下りエッジに同期して、ロード・シフト選択信号LDを基準クロックCK_TR0の１周期分アサートする（ここではアクティブＨにする）（ｔ３２）。

これにより、各列のロード・シフト選択セレクタ２５８_1_1〜２５８_n_mは、ＡＤ変換部２５ｂ_1_1〜２５４_n_mでデジタル変換されたデータを選択してＤ型フリップフロップ３１０_1_1〜３１０_n_mのＤ入力端に供給する。たとえば、第１ブロックの水平データ転送サブブロック３００_1では、ロード・シフト選択セレクタ２５８_1_1〜２５８_1_mは、ＡＤ変換部２５ｂでデジタル変換されたデータを選択してＤ型フリップフロップ３１０_1_1〜３１０_1_mのＤ入力端に供給する。第２ブロック以降の水平データ転送サブブロック３００_2〜３００_nについても同様である。

同時に、各水平データ転送サブブロック３００_1〜３００_nに対応する各クロック生成部３４０_1〜３４０_nは、先ずＤ型フリップフロップ３４２で基準クロックCK_TR0の立下りエッジに同期してブロック選択信号BSEL_1〜BSEL_nを取り込み、その非反転出力と基準クロックCK_TR0との論理積をＡＮＤゲート３４４_1〜３４４_nでとって、サブクロックSUBCK_1 〜SUBCK_n を１クロックだけ対応するサブクロックライン３５０_1〜３５０_nに出力する（ｔ３４）。これにより、各Ｄ型フリップフロップ（ＤＦＦ）３１０は、対応するサブクロックSUBCK_1 〜SUBCK_n の立上りエッジに同期して、全列に亘って、ＡＤ変換部２５ｂでデジタル変換されたデータをロード・シフト選択セレクタ２５８を介して取り込み保持する。

この過程で、通信・タイミング制御部２０は、基準クロックCK_TR0の次のクロックタイミング（タイミングｔ３４以前のｔ３３）で、１番目にデータを出力する水平データ転送サブブロック３００_1以外を非選択にするために、ブロック選択信号BSEL_2以降（〜BSEL_nまで）をネゲートしておく（インアクティブＬにしておく）。

よって、タイミングｔ３４時点で、選択されている１番目の水平データ転送サブブロック３００_1の出力ドライバ３２０_1の出力のみが水平信号線１８に出力される。この出力ドライバ３２０_1は、水平データ転送サブブロック３００_1の図の１番左に位置しているＤ型フリップフロップ３１０_1_1の出力であり、先のタイミング（ｔ３４）では、ロードされたデータＣ_1_1に対応する情報が水平信号線１８に出力されている。

さらに基準クロックCK_TR0の次のクロックタイミング（ｔ３６）では、ロード・シフト選択信号LDがネゲートされており（インアクティブＬにされており）、ロード・シフト選択セレクタ２５８は他列のＤ型フリップフロップ３１０からのデータを取り込んで自列のＤ型フリップフロップ３１０に転送することでシフト動作を行なう。

なお、このタイミング（ｔ３６）以降しばらくの間は（ブロック選択信号BSEL1がインアクティブＬになるまでは）、第１ブロックの水平データ転送サブブロック３００のみでデータシフト動作が有効となる。

第１ブロックの水平データ転送サブブロック３００では、１番左に位置するＤ型フリップフロップ３１０_1_1には隣のＤ型フリップフロップ３１０_1_2のデータＣ_1_2が移動され、Ｄ型フリップフロップ３１０_1_1は、出力ドライバ３２０_1にそのデータＣ_1_2を出力する（ｔ３６）。すなわち、次のクロックタイミングで１列分ずれたデータが水平信号線１８を介して出力回路２８に転送され出力される。このとき、水平データ転送サブブロック３００_1の最終段（図では１番右側）のＤ型フリップフロップ３１０_1_mにはロード・シフト選択セレクタ２５８_1_mを介してＬレベルが入力される。

以下同様にして、このようなクロック同期のシフト動作を、１つの水平データ転送サブブロック３００に属するデータ記憶部２５６（詳しくはＤ型フリップフロップ３１０）の数分（本例ではｍ列分）繰り返すことで、そのブロック分の列のデータを順次出力する。

第１ブロックの水平データ転送サブブロック３００_1におけるｍ列分のデータシフト動作が完了するタイミングで（ｔ４０）、次の第２ブロックの水平データ転送サブブロック３００_2におけるｍ列分のデータシフト動作に移行するべく、通信・タイミング制御部２０は、第１ブロック用のブロック選択信号BSEL_1をネゲートする（インアクティブＬにする）と同時に、第２ブロック用のブロック選択信号BSEL_2をアサートする（アクティブＨにする）。

これにより、第２ブロックの水平データ転送サブブロック３００_2が活性化されるので、出力ドライバ３２０_2は、Ｄ型フリップフロップ３１０_2_1に保持されているデータＣ_2_1を先ず水平信号線１８へ出力する。この後、第１ブロックの水平データ転送サブブロック３００_1におけるデータシフト動作と同様にして、水平データ転送動作を行なう。最終的には、全てのブロックの水平データ転送サブブロック３００が順に活性化されることで、全ての列の水平データ転送が完了することになる。

このように、図２に示した第１例のカラム処理部２６（特に水平データ転送サブブロック３００）の構成と図４に示したその動作によれば、水平信号線１８に接続される出力ドライバ３２０の数を削減できる。図２に示した例であれば、合計でｎ（ブロック）×ｍ（１ブロック当たりの列数）の列に対して、ｎ個の出力ドライバ３２０のみが水平信号線１８に接続されることになり、図３に示した比較例のように列ごとに出力ドライバ３２０を設ける場合に比べて１／ｍに削減できる。

図３に示した比較例では、バスラインである水平信号線１８に全ての列に付加される出力ドライバ３２０が接続されるのに対して、本実施形態では、水平データ転送サブブロック３００ごとに設けられる出力ドライバ３２０のみが水平信号線１８に接続されることになり、結果としてバスライン（水平信号線１８）に接続される出力ドライバ３２０の数が減少するのである。

たとえば、２０００列ある単位画素３を１００列ごとに水平データ転送サブブロック３００に纏めると、水平信号線１８に接続される出力ドライバ３２０は２０個となる。これにより、水平信号線１８に付く出力ドライバ３２０おのおのの持つ出力部分の寄生容量が減少し、選択された出力ドライバ３２０は大きな容量を駆動する必要が軽減され、より高速な水平データ転送動作が可能となる。

加えて、第１例のカラム処理部２６では、列を複数ブロックに分け、シフト動作を行なう必要のある（換言すれば活性化させる必要のある）水平データ転送サブブロック３００のみにサブクロックSUBCKを供給してブロック別にシフト動作を行なうようにしており、後述する第２例に比べて、消費電力を低減できる利点もある。

ブロック数を多くすればするほど、ブロック内のＤ型フリップフロップ３１０の数、すなわちシフト動作するＤ型フリップフロップ３１０の数が減るので、消費電力の低減効果が高まる。ただし、ブロック数に応じた数の出力ドライバ３２０が必要となり、水平信号線１８の負荷容量がその分だけ多くなる。

また、第１例のカラム処理部２６では、グループごとに、末端のＤ型フリップフロップ３１０_1_m〜３１０_n_mに一定の論理レベル（前例ではＬレベル）を入力してシフト動作を行なわせるようにしており、不要な信号の遷移をなくすようにしている。このことは、さらなる消費電力の低減効果をもたらす。

また、バスラインである水平信号線１８は、比較例と同じように、１系統であればよく、特許文献１のように、出力端子数が増加してしまったり、水平信号線１８以降（出力側）でマルチプレクス処理が必要であったりといった問題は起きない。

＜データ記憶部とロード・シフト選択セレクタ周辺の詳細；第２例＞
図５は、図１に示したカラム処理部２６（特にデータ記憶部２５６とロード・シフト選択セレクタ２５８周辺）の詳細構成の第２例を示す図である。

カラム処理部２６の詳細構成の第２例（以下第２例のカラム処理部２６と称する）は、データの水平信号線１８への出力時にデータ記憶部２５６をシフト動作させる前述の第１例に対しての変形例である。ブロック分割をすることなく、データの水平信号線１８への出力時には、ロード・シフト選択セレクタ２５８でＤ型フリップフロップ３１０に渡すデータを他列のデータに切り替えることで、データ記憶部２５６の全体を１つのシフトレジスタとして動作させるようにした点に特徴を有する。つまり、Ｄ型フリップフロップ３１０の全列につき、何れか１つのＤ型フリップフロップ３１０の後段に出力ドライバ３２０を１つ設ける点に特徴を有する。

具体的には、先ず、第１例と同様に、ロード・シフト選択セレクタ２５８の一方の入力端には自列のＡＤ変換部２５ｂのデータを入力し、他方の入力端には隣接列のデータ記憶部２５６の非反転出力を入力する。

そして、ブロック別としないので、先ず、何れか１つのデータ記憶部２５６に、Ｄ型フリップフロップ３１０の非反転出力（Ｑ端子の出力）側に出力ドライバ３２０を設ける。出力ドライバ３２０の出力は、バスラインである水平信号線１８を介して出力回路２８に接続する。

また、ブロック別としないので、末端（最終段：図では右端）のロード・シフト選択セレクタ２５８_n*mの他方の入力端に限っては、一定の論理レベル（本例ではＬレベルとする）を入力して、シフト動作中に最終的にはデータ出力に無用となるデータが遷移することを防止することで、消費電力の低減を図る。ロード・シフト選択セレクタ２５８_n*mのみが対象となる点で第１例とは異なるが、基本的な考え方は第１例と同じである。

また、ブロック別としないので、クロック生成部３４０はブロック別に用意する必要がなく（事実上、１ブロック対応のみでよい）、第１例のクロック生成部３４０を１つのみ備える。Ｄ型フリップフロップ３４２のＤ入力端には、ブロック選択信号BSEL_1〜BSEL_nに代えて、データ記憶部２５６の動作を有効にするデータ記憶制御信号MEMOを通信・タイミング制御部２０から入力する。

図２と図５との対比からも推測されるように、第２例の構成では、出力ドライバ３２０の出力側に接続されるバスラインである水平信号線１８が使用される回路形式を、列全体を１つの纏まりにしてシフトレジスタ方式でデータ転送する仕組みに変更し、前列に対して１つだけのデータ記憶部２５６（詳しくは出力ドライバ３２０）で水平信号線１８（バスライン）に接続することにより、水平信号線１８に接続される負荷容量を大幅に減らし、結果として高速動作化を実現するようにしている。以下、具体的に説明する。

＜カラム処理部の動作；第２例＞
クロック生成部３４０のＤ型フリップフロップ３４２に入力される基準クロックCK_TR0は、水平データ転送動作を行なう期間中出力し続ける同期クロックであり、通信・タイミング制御部２０は、まず始めにデータ記憶部２５６の動作を有効とするべく、基準クロックCK_TR0のＬレベル期間にデータ記憶制御信号MEMOをアサートする（ここではアクティブＨにする）。

この後、次の基準クロックCK_TR0の立下りエッジに同期して、ロード・シフト選択信号LDを基準クロックCK_TR0の１周期分アサートする（ここではアクティブＨにする）。これにより、各列のロード・シフト選択セレクタ２５８_1〜２５８_n*mは、ＡＤ変換部２５ｂ_1〜２５４_n*mでデジタル変換されたデータを選択してＤ型フリップフロップ３１０_1〜３１０_n*mのＤ入力端に供給する。

同時に、クロック生成部３４０は、先ずＤ型フリップフロップ３４２で基準クロックCK_TR0の立下りエッジに同期してデータ記憶制御信号MEMOを取り込み、その非反転出力と基準クロックCK_TR0との論理積をＡＮＤゲート３４４でとって、サブクロックSUBCKを１クロックだけサブクロックライン３５０に出力する。これにより、各Ｄ型フリップフロップ３１０は、サブクロックSUBCKの立上りエッジに同期して、全列に亘って、ＡＤ変換部２５ｂでデジタル変換されたデータをロード・シフト選択セレクタ２５８を介して取り込み保持する。このタイミングｔ５４時点では、出力ドライバ３２０の出力が水平信号線１８に出力される。

さらに基準クロックCK_TR0の次のクロックタイミングでは、ロード・シフト選択信号LDがネゲートされており（インアクティブＬにされており）、ロード・シフト選択セレクタ２５８は他列のＤ型フリップフロップ３１０からのデータを取り込んで自列のＤ型フリップフロップ３１０に転送することでシフト動作を行なう。

１番左に位置するＤ型フリップフロップ３１０_1には隣のＤ型フリップフロップ３１０_2のデータＣ_2が移動され、Ｄ型フリップフロップ３１０_1は、出力ドライバ３２０にそのデータＣ_2を出力する。すなわち、次のクロックタイミングで１列分ずれたデータが水平信号線１８を介して出力回路２８に転送され出力される。このとき、最終段（図５では１番右側）のＤ型フリップフロップ３１０_n*mにはロード・シフト選択セレクタ２５８_n*mを介してＬレベルが入力される。

以下同様にして、このようなクロック同期のシフト動作を、全列分（本例ではｎ＊ｍ列分）繰り返すことで、全ての列のデータを順次出力する。全ての列の水平データ転送が完了することになる。

このように、図５に示した本実施形態のカラム処理部２６（特に水平データ転送サブブロック３００）の構成とその動作によれば、水平信号線１８に接続される出力ドライバ３２０の数を１つに削減できる。図２に示した第１例では、ｎ（ブロック）×ｍ（１ブロック当たりの列数）の列の場合、図３に示した比較例に対して１／ｍに削減できるが、第２例では１つの出力ドライバ３２０のみを水平信号線１８に接続するだけでよく、第１例のカラム処理部２６との比較においても、大幅な削減ができ、さらに高速な水平データ転送動作が可能となることは容易に理解される所である。

また、第２例のカラム処理部２６では、第１例と同様に、末端のＤ型フリップフロップ３１０_n*mに一定の論理レベル（前例ではＬレベル）を入力してシフト動作を行なわせるようにしており、不要な信号の遷移をなくすようにしている。このことは、さらなる消費電力の低減効果をもたらす。

また、バスラインである水平信号線１８は、比較例や第１例と同じように、１系統であればよく、特許文献１のように、出力端子数が増加してしまったり、水平信号線１８以降（出力側）でマルチプレクス処理が必要であったりといった問題は起きない。

＜第１例と第２例の比較＞
図６は、データの水平信号線１８への出力時にデータ記憶部２５６をシフト動作させる仕組みとする第１例と第２例の効果を比較した図である。図６において、横軸はブロック数ｎであり、実線Ｌ１はブロック数ｎとの関わりにおける水平信号線１８の負荷容量を示し、点線Ｌ２はブロック数ｎとの関わりにおけるシフト動作時の消費電力を示す。

第２例のカラム処理部２６では、ブロック分割をすることなく、データの水平信号線１８への出力時には、全列のデータ記憶部２５６の全体を纏めて１つのシフトレジスタとして動作させるようにしているので、事実上、“ブロック数＝１”と考えられ、シフト動作時の消費電力アップが懸念される。すなわち、水平信号線１８の負荷容量を低減するという点においては、出力ドライバ３２０を１つにした第２例の構成は非常に有利である反面、シフト動作を列全体で動作させると、Ｄ型フリップフロップ３１０の貫通電流が大きいため消費電力が大きくなるのである。

シフト動作時の消費電力を低減するには、ブロック分割する第１例の仕組みを採用することになるが、その場合には、ブロック数に応じた数の出力ドライバ３２０が必要となり、水平信号線１８の負荷容量がその分だけ多くなる。

つまり、データの水平信号線１８への出力時にデータ記憶部２５６をシフト動作させる仕組みとする構成をとる場合、水平信号線１８の負荷容量低減効果とシフト動作時の消費電力低減とはトレードオフの関係にあり、何れか一方を優先しようとすると他方が犠牲となってしまい、他方に対して悪影響を与えることなく（他方の効果を小さくせずに）、一方の効果を大きくするということができない。

これらの観点を考慮すれば、シフト動作時の消費電力と水平信号線１８の負荷容量の両者を勘案して、消費電力低減効果と負荷容量低減効果の間で折り合いを付け、各効果が適度なものとなるように、実際の所は、第１例の仕組みにしつつ、ブロック数を適度な値にする構成をとるのが妥当と考えられる。

＜データ記憶部とロード・シフト選択セレクタ周辺の詳細；第３例＞
図７〜図１１は、図１に示したカラム処理部２６（特にデータ記憶部２５６とロード・シフト選択セレクタ２５８周辺）の詳細構成の第３例を示す図である。

カラム処理部２６の詳細構成の第３例（以下第３例のカラム処理部２６と称する）は、データの水平信号線１８への出力時に、データ記憶部２５６をシフト動作させる前述の第１例や第２例とは異なり、単純なデータセレクタ方式でデータを水平信号線１８に出力する方式にした点に特徴を有する。

第１例と同様に、グループ分けの思想を採り入れることができる（図７に示す第３例（その１））。また、グループ分けの思想を採り入れつつ、データセレクタ構成を複数段（２段以上であればよい）配置する仕組みを採ることもできる（図８に示す第３例（その２）〜図１０に示す第３例（その４））。また、第２例のようにグループ分けを行なわずに全列を纏めて切り替えるようにしてもよい（図１１に示す第３例（その５））。

グループ分けをとる場合、電源供給をブロック別に切り替えるなどして、データ出力動作に関わりを持たない無効なブロックの回路動作を停止させておく仕組みをとることで、消費電力の低減を図るとよい。

第１例や第２例では、水平信号線１８に接続される出力ドライバ３２０の数を削減するに当たり、データ記憶部２５６を構成するＤ型フリップフロップ３１０をシフトレジスタ方式の接続にロード・シフト選択セレクタ２５８を介して切り替え、その出力段となる１つのＤ型フリップフロップ３１０にのみ出力ドライバ３２０を設けていた。

これに対して、第３例では、データ記憶部２５６を構成するＤ型フリップフロップ３１０の何れの出力をデータ転送するのかを切り替える水平走査部１２の仕組みをそのまま利用しつつ、Ｄ型フリップフロップ３１０と水平信号線１８との間に列数よりも少ない数の出力ドライバ３２０を配置して、各列のＤ型フリップフロップ３１０がそのまま１対１で水平信号線１８に接続されるのを回避することで、水平信号線１８の負荷容量を低減するものである。

たとえば、図７に示す第３例（その１）のカラム処理部２６では、第１例と同様に、グループ分けの思想を採り入れて、グループ別に出力ドライバ３２０を１つ設けている。以下、複数のＤ型フリップフロップ３１０および１つの出力ドライバ３２０を有する各ブロックを水平データ転送サブブロック３００と称する。たとえば、各ブロック内には、ｍ個のＤ型フリップフロップ３１０と１つの出力ドライバ３２０が設けられ、水平データ転送サブブロック３００がｎ個設けられるものとする。

ここでも、Ｄ型フリップフロップ３１０および出力ドライバ３２０のそれぞれを区別するため、各参照子の後に、先ず“_1”〜“_n”でブロックを区別する番号を付し、さらにその後に、“_1”〜“_m”でブロック内の区別番号を付すこととする（図では一部は省略して示す）。全体としては、ｎ＊ｍ列が存在することとなる。

Ｄ型フリップフロップ３１０は、Ｄ入力端に対応する列のＡＤ変換部２５ｂの出力（非反転出力）を入力し、クロック端子CKにはロード・シフト選択信号LDを通信・タイミング制御部２０から入力する。また、出力イネーブル端子OEには、水平走査部１２からの水平データ転送クロックφＨ_1_1〜φＨ_n_mを供給する。

出力ドライバ３２０は、その入力を自グループに属する各Ｄ型フリップフロップ３１０の各出力に共通に接続し、その出力をバスラインである水平信号線１８を介して出力回路２８に接続する。

各列のＤ型フリップフロップ３１０の出力イネーブル機能と複数個の出力ドライバ３２０の出力イネーブル機能の併用で事実上のデータセレクタが構成されるようにしている。

また、第３例（その１）のカラム処理部２６に対応する水平走査部１２（第３例（その１）の水平走査部１２と称する）は、水平データ転送サブブロック３００ごとに、それぞれＯＲゲート３６０を有する。各ＯＲゲート３６０には、水平アドレス設定部としての水平デコーダ１２ａから出力されるクロック群φＨ_1〜φＨ_n、すなわち水平データ転送クロックφＨ_1_1〜φＨ_1_m，…，φＨ_n_1〜φＨ_n_mがそれぞれ入力される。

各ＯＲゲート３６０_1〜３６０_nは、グループ別に入力された水平データ転送クロックφＨ_1_1〜φＨ_1_m，…，φＨ_n_1〜φＨ_n_mの論理和をそれぞれとり、その結果出力（以下ブロック選択信号と称する）φＮ_1〜φＮ_nを、対応する出力ドライバ３２０の出力イネーブル端子OEにそれぞれ出力する。

出力ドライバ３２０_1〜３２０_nのそれぞれは、対応するブロック選択信号φＮ_1〜Ｇ_nがアクティブ（本例ではＨ（ハイ）レベルとする）のときに（つまり出力イネーブル端子OEがＨレベルのときに）、入力された情報を、水平信号線１８を介して出力回路２８に転送する。

また、図８に示す第３例（その２）のカラム処理部２６では、出力ドライバを２段構成にした事例である。たとえば、ｎグループをさらにｊ個（図ではｊ＝２）のブロックを有するｋ個のグループに分ける。ｊ個のブロックの各出力ドライバ３２０_1〜３２０_jの出力を共通に２段目の出力ドライバ３２２_1〜３２２_kの入力に接続し、出力ドライバ３２２_1〜３２２_kの出力をバスラインである水平信号線１８を介して出力回路２８に接続する。

各列のＤ型フリップフロップ３１０の出力イネーブル機能とそれぞれ複数個の出力ドライバ３２０，３２２の出力イネーブル機能の併用で、事実上のデータセレクタが構成されるようにしている。

また、第３例（その２）のカラム処理部２６に対応する水平走査部１２（第３例（その２）の水平走査部１２と称する）は、出力ドライバ３２２のそれぞれに対応するようにＯＲゲート３６２を有する。各ＯＲゲート３６２には、出力ドライバ３２２が属するグループの各ＯＲゲート３６０から出力されるブロック選択信号φＮがそれぞれ入力される。各ＯＲゲート３６２は、入力されたブロック選択信号φＮの論理和をそれぞれとり、その結果出力（以下ブロック選択信号と称する）φＫ_1〜φＫ_nを、対応する出力ドライバ３２２の出力イネーブル端子OEにそれぞれ出力する。

出力ドライバ３２２_1〜３２０_kのそれぞれは、対応するブロック選択信号φＫ_1〜Ｇ_kがアクティブ（本例ではＨ（ハイ）レベルとする）のときに（つまり出力イネーブル端子OEがＨレベルのときに）、入力された情報を、水平信号線１８を介して出力回路２８に転送する。

また、図９に示す第３例（その３）や図１０に示す第３例（その４）のカラム処理部２６では、出力ドライバを３段以上の構成にした事例である。第３例（その２）では、データ記憶部２５６と最下段の出力ドライバ３２２との間に、中段データセレクタとして出力ドライバ３２０を１段設けていたが、これを２段以上にすることもできる。

その場合、図９および図１０に示すように、複数の出力ドライバ３２０＊（＊は段を示すａ〜ｚ）および出力ドライバ３２２のうちの下段側が、自身よりも上段側の出力データをバスライン１８ａ〜１８ｚを介して受けて、さらに自身よりも下段側に送るように構成する。最下段の出力ドライバ３２２を頂点とし、最上段のＤ型フリップフロップ３１０を底辺とする出力ドライバ群の逆ピラミッド構成を作るのである。

なお、図では、各段の出力ドライバ３２０ａ〜３２０ｚ，３２２の出力イネーブル端子を制御するＯＲゲート（３６０ａ〜３６０ｚ，３６２となる）を割愛して示しているが、前段側のＯＲゲート出力を順に利用して、各段のグループ分けに対応するように設ける。

これらの場合にも、水平信号線１８に接続される出力ドライバ３２２は、図９に示すように最下段の出力ドライバ３２０ｚの出力側のバスライン１８ｚを共通接続して１つ設けるようにしてもよいし、図１０に示すように最下段の出力ドライバ３２０ｚの出力側のバスライン１８ｚをグループ分けして、そのグループに対して１つずつ設けるようにしてもよい。

このような構成でも、原理的に、水平信号線１８に対する寄生容量に影響を与えるのは、専ら、最下段の出力ドライバ３２２のみであり、水平信号線１８の負荷容量を極めて少なくできる。

一方、図１１に示す第３例（その５）のカラム処理部２６では、グループ分けを行なわず、全列のデータ記憶部２５６（Ｄ型フリップフロップ３１０）に対して共通に１つの出力ドライバ３２０を設けている。出力ドライバ３２０は、その出力をバスラインである水平信号線１８を介して出力回路２８に接続し、出力イネーブル端子OEには、ＯＲゲート３６０からのブロック選択信号φＮ_1〜φＮ_nに代えて、出力ドライバ３２０の動作を有効にする出力許可信号OEN を通信・タイミング制御部２０から入力する。

出力ドライバ３２０は、出力許可信号OEN がアクティブ（本例ではＨ（ハイ）レベルとする）のときに（つまり出力イネーブル端子OEがＨレベルのときに）、入力された情報を、水平信号線１８を介して出力回路２８に転送する。各列のＤ型フリップフロップ３１０の出力イネーブル機能で、事実上のデータセレクタが構成され、そのセレクト出力を出力ドライバ３２０を介して水平信号線１８に出力するようにしている。

図７〜図１０と図１１との対比からも推測されるように、第３例（その５）の構成では、出力ドライバ３２０の出力側に接続されるバスラインである水平信号線１８が使用される回路形式を、列全体を１つの纏まりにして単純なデータセレクタ方式でデータ転送する仕組みに変更し、１つの出力ドライバ３２０で水平信号線１８（バスライン）に接続することにより、水平信号線１８に接続される負荷容量を大幅に減らし、結果として高速動作を実現するようにしている。

＜撮像装置＞
図１２は、前述の本実施形態の固体撮像装置１と同様の仕組みを利用した物理情報取得装置の一例である撮像装置（カメラシステム）の概略構成を示す図である。この撮像装置８は、可視光カラー画像を得る撮像装置になっている。

具体的には、撮像装置８は、太陽光や蛍光灯などの光源８０１の下にある被写体Ｚの像を担持する光Ｌを撮像装置側に導光して結像させる撮影レンズ８０２と、光学ローパスフィルタ８０４と、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色フィルタ群８１２と、画素アレイ部１０と、画素アレイ部１０を駆動する駆動制御部７と、画素アレイ部１０から出力された画素信号に対してＣＤＳ処理やＡＤ変換処理などを施すカラム処理部２６と、カラム処理部２６から出力された撮像データを処理するカメラ信号処理部８１０を備えている。

カメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００とを有する。撮像信号処理部８２０は、色フィルタとして原色フィルタ以外のものが使用されているときにカラム処理部２６のカラムＡＤ回路２５ｂ（図１を参照）から供給されるデジタル撮像信号をＲ（赤），Ｇ（緑），Ｂ（青）の原色信号に分離する原色分離機能を具備した信号分離部８２２と、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて色信号Ｃに関しての信号処理を行なう色信号処理部８３０とを有する。

また撮像信号処理部８２０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて輝度信号Ｙに関しての信号処理を行なう輝度信号処理部８４０と、輝度信号Ｙ／色信号Ｃに基づいて映像信号ＶＤを生成するエンコーダ部８６０とを有する。

本実施形態のカメラ制御部９００は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすマイクロプロセッサ（microprocessor）９０２と、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例であるＲＡＭ（Random Access Memory）９０６と、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。

なお、上記において“揮発性の記憶部”とは、装置の電源がオフされた場合には、記憶内容を消滅してしまう形態の記憶部を意味する。一方、“不揮発性の記憶部”とは、装置のメイン電源がオフされた場合でも、記憶内容を保持し続ける形態の記憶部を意味する。記憶内容を保持し続けることができるものであればよく、半導体製のメモリ素子自体が不揮発性を有するものに限らず、バックアップ電源を備えることで、揮発性のメモリ素子を“不揮発性”を呈するように構成するものであってもよい。

カメラ制御部９００は、システム全体を制御するものである。ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、各種の制御パルスのオン／オフタイミングを設定するためのプログラムが格納されている。ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。

また、カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。

記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）のための各種の制御パルスのオン／オフタイミングなど、様々な設定値などのデータを登録するなどのために利用される。

メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。

なお、このような撮像装置８は、駆動制御部７およびカラム処理部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。

また、図では、画素アレイ部１０や駆動制御部７やカラム処理部２６やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。

ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラム処理部２６などの画素アレイ部１０側と密接に関連した信号処理部（カラム処理部２６の後段のカメラ信号処理部は除く）が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１の後段に、残りの信号処理部であるカメラ信号処理部８１０を設けて撮像装置８の全体を構成するようにしてもよい。

または、図示を割愛するが、画素アレイ部１０と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１に加えて、カメラ信号処理部８１０をもモジュール内に設けて、撮像装置８の全体を構成するようにしてもよい。

また、固体撮像装置１におけるモジュールの形態として、カメラ信号処理部２００に相当するカメラ信号処理部８１０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８とが同一のものと見なすこともできる。

このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

このような構成の撮像装置８においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１の基本的な構成および動作と同様とすることができ、カラム処理部２６や水平走査部１２として、前述の各方式の何れかを適用することで、水平データ転送おける水平信号線１８上の負荷容量の問題を解決できる。

本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ固体撮像装置の概略構成図である。 カラム処理部の詳細構成の第１例を示す図である。 図２に示す第１例のカラム処理部の構成に対する比較例（以下比較例と称する）を示す図である。 図２に示した第１例のカラム処理部の動作を説明するタイミングチャートである。 カラム処理部の詳細構成の第２例を示す図である。 第１例と第２例の効果を比較した図である。 カラム処理部の詳細構成の第３例（その１）を示す図である。 カラム処理部の詳細構成の第３例（その２）を示す図である。 カラム処理部の詳細構成の第３例（その３）を示す図である。 カラム処理部の詳細構成の第３例（その４）を示す図である。 カラム処理部の詳細構成の第３例（その５）を示す図である。 本実施形態の固体撮像装置と同様の仕組みを利用した物理情報取得装置の一例である撮像装置の概略構成を示す図である。

符号の説明

１…固体撮像装置、１０…画素アレイ部、１２…水平走査部、１２ａ…水平デコーダ、１２ｂ…水平駆動部、１４…垂直走査部、１４ａ…垂直デコーダ、１４ｂ…垂直駆動部、１５…行制御線、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２４…読出電流源部、２５…カラムＡＤ回路、２５６…データ記憶部、２５８…ロード・シフト選択セレクタ（データ切替部）、２５ａ…差分処理部、２５ｂ…ＡＤ変換部、２６…カラム処理部、２８…出力回路、３…単位画素、３００…水平転送サブブロック、３１０…Ｄ型フリップフロップ（データ保持部）、３２０，３２２…出力ドライバ、３４０…クロック生成部、７…駆動制御部、８…撮像装置、９００…カメラ制御部（主制御部）

Claims (11)

1. 単位画素が行列状に配列された画素アレイ部と、
   前記画素アレイ部の各単位画素からアナログの画素信号を読み出す垂直走査部と、
   前記画素アレイ部の各単位画素から読み出されたアナログの画素信号をデジタルデータに変換する列ごとに設けられたＡＤ変換部と、
   各列の前記ＡＤ変換部の後段にそれぞれ設けられ、前記ＡＤ変換部で変換されたデジタルデータを保持するデータ保持部と、
   前記データ保持部の後段に設けられた、当該データ保持部の全列数よりも少ない数の出力ドライバと、
   前記出力ドライバから出力されるデジタルデータを後段回路に転送する水平走査部と
   を備えたことを特徴とする固体撮像装置。
2. 前記垂直走査部は、前記画素アレイ部の各単位画素から行ごとにアナログの画素信号を読み出す
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記データ保持部の全列をそれぞれが複数列を含む複数ブロックに分け、１ブロックにつき、１つの前記データ保持部の後段に前記出力ドライバが１つ設けられている
   ことを特徴とする請求項１に記載の固体撮像装置。
4. データ出力動作に関わりを持たない無効なブロックの回路動作を停止させておく
   ことを特徴とする請求項３に記載の固体撮像装置。
5. 前記データ保持部の全列につき、何れか１つの前記データ保持部の後段に前記出力ドライバが１つ設けられている
   ことを特徴とする請求項１に記載の固体撮像装置。
6. 列ごとに、前記ＡＤ変換部と前記データ保持部との間にデータ切替部を備え、
   前記データ切替部は、一方の入力が自列の前記ＡＤ変換部の出力側に接続され、他方の入力が他列の前記データ保持部の出力側に接続され、自列の前記ＡＤ変換部で変換されたデジタルデータを自列の前記データ保持部へ転送し、その後、他列の前記データ保持部から出力されるデジタルデータを自列の前記データ保持部へ転送し、
   前記水平走査部は、前記データ保持部に、データシフト動作を可能にするクロックを供給し、
   前記出力ドライバは、前記データシフト動作の先頭部に位置する前記データ保持部の後段に設けられている
   ことを特徴とする請求項１に記載の固体撮像装置。
7. 前記出力ドライバは、前記データ保持部の全列をそれぞれが複数列を含む複数ブロックに分けたブロックごとに設けられており、
   前記水平走査部は、前記データシフト動作を有効とするブロックを順次切り替えることで、全列のデータを前記後段回路に順次転送する
   ことを特徴とする請求項６に記載の固体撮像装置。
8. 前記水平走査部は、前記データシフト動作が無効なブロックへの前記クロックの供給を停止する
   ことを特徴とする請求項６に記載の固体撮像装置。
9. 前記出力ドライバは、全列に対して１つ設けられている
   ことを特徴とする請求項６に記載の固体撮像装置。
10. 前記データシフト動作の末端に位置する前記データ切替部の他方の入力は、一定の論理レベルが入力される
    ことを特徴とする請求項６に記載の固体撮像装置。
11. 単位画素が行列状に配列された画素アレイ部と、
    前記画素アレイ部の各単位画素からアナログの画素信号を読み出す垂直走査部と、
    前記画素アレイ部の各単位画素から行ごとに読み出されたアナログの画素信号をデジタルデータに変換する列ごとに設けられたＡＤ変換部と、
    各列の前記ＡＤ変換部の後段にそれぞれ設けられ、前記ＡＤ変換部で変換されたデジタルデータを記憶するデータ保持部と、
    前記データ保持部の後段に設けられた、当該データ保持部の全列数よりも少ない数の出力ドライバと、
    前記出力ドライバから出力されるデジタルデータを後段回路に転送する水平走査部と、
    前記垂直走査部および前記水平走査部を制御するための制御情報を生成する主制御部と
    を備えたことを特徴とする撮像装置。

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