CN202025746U - 高集成度***级封装结构 - Google Patents

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Abstract

本实用新型涉及高集成度***级封装结构，包括基板；位于基板上的至少一组布线封装层，所述布线封装层包括依次位于基板上的正贴装层、封料层、布线层；位于布线封装层上的顶部倒装封装层，所述顶部倒装封装层包括依次位于布线封装层上的倒贴装层、底部填充、封料层；设置于基板下方的连接球；其中，封装层之间透过布线层实现相邻封装层或间隔封装层间的电互联。与现有技术相比，本实用新型请求保护的高集成度***级封装结构，可以形成包含整体***功能而非单一的芯片功能的最终封装产品，降低了***内电阻、电感以及芯片间的干扰因素。此外，可以形成更为复杂的多层互联结构，实现集成度更高的圆片***级封装。

Description

高集成度***级封装结构
技术领域
本实用新型涉及半导体技术，尤其涉及一种高集成度***级封装结构。
背景技术
随着集成电路技术的不断发展，电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。而集成电路封装不仅直接影响着集成电路、电子模块乃至整机的性能，而且还制约着整个电子***的小型化、低成本和可靠性。在集成电路晶片尺寸逐步缩小，集成度不断提高的情况下，电子工业对集成电路封装技术提出了越来越高的要求。
在公告号为CN1747156C的中国专利中就公开了一种封装基板。所述封装基板包括：基板，所述基板包括一表面；位于所述基板表面上的接球垫；形成于所述基板表面上的防焊层，所述防焊层包括至少一开口，所述开口露出所述接球垫；所述封装基板还包括一图案化金属补强层，所述图案化金属补强层沿着所述防焊层开口的侧壁形成于所述接球垫上。
按照上述方法所封装制造的最终产品仅具有单一的芯片功能，然而，随着半导体产品轻薄短小的趋势以及产品***功能需求的不断提高，如何进一步提高***级封装的集成性成为本领域技术人员亟待解决的问题。
实用新型内容
本实用新型解决的技术问题是：如何实现具有多层结构的高密度***级封装。
为解决上述技术问题，本实用新型提供高集成度***级封装结构，包括：基板；位于基板上的至少一组布线封装层，所述布线封装层包括依次位于基板上的正贴装层、封料层、布线层；位于布线封装层上的顶部倒装封装层，所述顶部倒装封装层包括依次位于布线封装层上的倒贴装层、底部填充、封料层；设置于基板下方的连接球；其中，封装层之间透过布线层实现相邻封装层或间隔封装层间的电互联。
可选地，所述高集成度***级封装结构包括第一布线封装层，所述第一布线封装层包括依次位于基板上的第一正贴装层、第一封料层、第一布线层。
可选地，所述第一正贴装层中各个器件的功能面朝上。
可选地，所述第一封料层填充于第一正贴装层各个器件之间，并裸露出所述第一贴装层各个器件的连接件。
可选地，所述布线层包括贯穿所在封料层的纵向布线、覆盖于所在封料层上且连接于所述纵向布线的横向布线。
可选地，所述倒贴装层中各个器件的功能面朝下。
可选地，所述顶部倒装封装层的封料层填充于倒贴装层各个器件之间并将倒贴装层包覆密封。
可选地，所述基板为BT基板或PCB基板。
可选地，所述贴装层中包括芯片，所述芯片为单颗或多颗。
可选地，所述贴装层还包括无源器件，所述无源器件为电容、电阻或电感中的一种或多种。
与现有技术相比，本实用新型请求保护的高集成度***级封装结构，将芯片和无源器件进行整合后再一并封装，可以形成包含整体***功能而非单一的芯片功能的最终封装产品；同时，多层封装层间透过布线层更实现了三维立体角度的高密度***互联，相比现有的***级封装，多层布线结构充分利用了芯片本身的厚度，在满足半导体封装轻薄短小趋势要求以及更复杂的***功能整合要求的同时，更好地降低了***内电阻、电感以及芯片间的干扰因素，结构强度以及产品可靠性得到很好地加强。
附图说明
图1为本实用新型高集成度***级封装结构一个实施例的示意图。
具体实施方式
在下面的描述中阐述了很多具体细节以便于充分理解本实用新型。但是本实用新型能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施的限制。
其次，本实用新型利用示意图进行详细描述，在详述本实用新型实施例时，为便于说明，所述示意图只是实例，其在此不应限制本实用新型保护的范围。
本实用新型提供一种高集成度***级封装结构，包括：基板；位于基板上的至少一组布线封装层，所述布线封装层包括依次位于基板上的正贴装层、封料层、布线层；位于布线封装层上的顶部倒装封装层，所述顶部倒装封装层包括依次位于布线封装层上的倒贴装层、底部填充、封料层；设置于基板下方的连接球；其中，封装层之间透过布线层实现相邻封装层或间隔封装层间的电互联。
下面结合附图对本实用新型的具体实施方式做详细的说明。
参考图1，示出了本实用新型高集成度***级封装结构一实施方式的示意图，本实施例中，所述一种高集成度***级封装结构以两组布线封装层和顶部倒装封装层为例，但是本实用新型不限制与此，所述一种高集成度***级封装结构包括：基板101、位于基板101上的第一布线封装层、位于第一布线封装层上的第二布线封装层、位于第二布线封装层上的顶部倒装封装层、设置于基板101下方的连接球110。其中，
基板101为后续堆叠各封装组的基础，同时，也是承载后续各层封装层的基础。所述基板101包括两个功能面，其中，所述基板101的第一表面用于进行封装层的堆叠，所述基板101的第二表面用于植球(植入连接球)，本实施例中，所述基板101的上表面用于进行封装层的堆叠，所述基板101的上表面设置有用于实现电连接的焊盘，所述基板101的下表面用于植入连接球。具体地，所述基板101通常为BT(Bismaleimide Triazine)基板或印刷电路板(Printed Circuit Board，PCB)等，以便于在基板101的第一表面和第二表面之间进行走线。所述基板101包括贯穿所述基板101的连接走线，所述连接走线可以使焊盘和连接球实现电连接。
为了更好的固定位于基板101上的封装处，较佳地，所述高集成度***级封装结构还包括贴附于基板101上的胶合层，所述胶合层用于将第一正贴装层103贴附于基板101上，所述胶合层可选用的材质有多种，基板101上形成胶合层时可以通过点胶或印刷等方法。所述方法在半导体制造领域中已为本领域技术人员所熟知，在此不再赘述。
第一布线封装层中包括依次位于基板101上的第一正贴装层102、第一封料层103、第一布线层104。其中，
所述第一正贴装层102包括多种半导体器件，本实施例中，所述第一正贴装层102包括芯片和无源器件，并按照功能面朝上的方式通过胶合层贴附于基板101上，所述第一正贴装层102的功能面，是指第一正贴装层102中的芯片和无源器件的焊盘所在表面。
在本实用新型的一个优选的实施例中，设置于基板101之上的第一正贴装层102及后续提及的贴装层都可以包含一个或多个相同或不同芯片，还可以包括一个或多个相同或不同的无源器件。这些芯片和无源器件各自成为一个***级封装产品的一部分，各自完成实现***级功能中的一个或多个单独的功能。
在本实用新型的一个优选的实施例中，第一正贴装层102中的芯片与无源器件的组合是根据***功能来配置的。因此，在一个或一组芯片的周围，可能有相同或不同的另外的一个或一组芯片，或者相同或不同的电容、电阻或电感等无源器件；类似的，在一个无源器件的周围，可能有相同或不同的其他的无源器件，或者一个或多个相同或不同芯片。
第一封料层103用于绝缘和隔离第一正贴装层102的各个器件，同时，还用于绝缘和隔离不同封装层。所述第一封料层103填充于第一正贴装层102的各器件之间，并且，部分第一封料层103覆盖于所述第一正贴装层102的各个器件上，所述第一封料层103裸露出所述第一正贴装层102各个器件的连接件，具体的，所述第一封料层103露出芯片和无源器件组的焊盘表面，以便于进行电性连接。
由于第一封料层103填充于第一正贴装层102的器件之间，并且裸露出各个器件的连接件，因此第一封料层103的厚度与第一正贴装层102的厚度相当，可以减小各贴装层的堆叠厚度，最大限度地提高封装结构的集成性。
第一布线层104包括第一纵向布线和第一横向布线。其中，所述第一纵向布线为贯穿所述第一封料层103的导线(例如，金属导线)，用于实现第一布线封装层与基板101间的电连接。
在实际应用中，可以根据设计需求有选择地在封料层中形成纵向布线，以实现各贴装层之间或贴装层和基板之间的电连接，由于封料层具有良好的绝缘性，可以避免各贴装层中各器件之间的干扰。
所述第一横向布线为覆盖于所述第一封料层103上的导线(例如，金属导线)并与第一纵向布线导通相连，用于实现第一正贴装层102的器件之间的电连接，本实施例中，所述第一横向布线用于实现第一正贴装层102中芯片和无源器件组之间的电连接，具体地，所述第一横向布线与芯片和无源器件的焊盘表面相连。
第二布线封装层堆叠于第一布线封装层上，具体地，包括：依次位于第一布线封装层上的第二正贴装层105、第二封料层106和第二布线层107。本实施例中，所述第二正贴装层105包括芯片和无源器件，并按照功能面朝上的方式堆叠于第一封料层103上。所述第二正贴装层105与第一正贴装层102类似，可以包含一个或多个相同或不同芯片，还可以包括一个或多个相同或不同的无源器件。
第二封料层106用于绝缘和隔离第二正贴装层105的各个器件，同时，还用于绝缘和隔离不同封装层。所述第二封料层106填充于第二正贴装层105的各器件之间，并且，部分第二封料层106覆盖于所述第二正贴装层105的各个器件上，所述第二封料层106裸露出所述第二正贴装层106各个器件的连接件，具体的，所述第二封料层106露出芯片和无源器件组的焊盘表面，以便于进行电性连接。
第二布线层107包括第二纵向布线和第二横向布线。其中，所述第二纵向布线为贯穿所述第二封料层106的导线(例如，金属导线)，用于实现第二布线封装层与其他封装层间的电连接，根据设计需求，所述第二纵向布线还用于实现第二布线封装层和基板101之间的电连接；
所述第二横向布线为覆盖于所述第二封料层106上的导线(例如，金属导线)，所述第二横向布线连接于第二纵向布线，用于实现第二正贴装层105的器件之间的电连接，本实施例中，所述第二横向布线用于实现第二正贴装层105中芯片和无源器件组之间的电连接。
顶部倒装封装层包括依次位于第二布线封装层上的倒贴装层108、底部填充、第三封料层111。
所述倒贴装层108与上述的贴装层类似，可以包含一个或多个相同或不同芯片，还可以包括一个或多个相同或不同的无源器件。本实施例中，倒贴装层108中包括芯片，并按照功能面朝下的方式贴装于第二封料层106上，芯片的功能面上带有焊料凸点109，芯片透过其焊料凸点109实现了与第二布线层107的第二横向布线间的导通互联。
在本实用新型的一个优选的实施例中，可根据设计需要在倒装芯片的周围配置无源器件，此时无源器件的贴装方向可与芯片的贴装方向一致以简化工艺流程，具体地，将无源器件的功能焊盘贴装在布线层的预定位置上来实现电互联，贴装的具体步骤已为本领域技术人员所熟知，在此不再赘述。
倒贴装层108的芯片与第二布线封装层间的间隙中设有填充料110以构成底部填充。所述底部填充是为了避免封料层中内部空洞等产品可靠性问题。所述填充料110可以是高分子环氧树脂，这种材料的流动性好，能够充分填充倒装芯片与封料层间的间隙。
第三封料层111包覆密封倒贴装层108的各个器件形成封装体，以避免外界环境的污染和侵蚀。形成第三封料层111的材料可以与形成第一封料层103和第二封料层106的材料相同，即采用环氧树脂来形成第三封料层111。
所述高集成度***级封装结构还包括设置于基板101下方的连接球112，所述连接球112位于与基板101中连接走线对应的位置，通过基板101中的连接走线与基板101的焊盘相连。
上述实施例中包括两组布线封装层和顶部倒装封装层，但是本实用新型并不限制于此，还可以是一组或多组布线封装层来搭配顶部封装层，本领域技术人员可以根据上述实施例进行相应地变形、修改和替换。
本实用新型高集成度***级封装结构，各封装层间通过各布线层实现了相邻或相隔封装层间的电连接，再经由基板101内部的连接走线整理实现了***的整合，最终通过连接球112将功能输出。
虽然本实用新型已以较佳实施例披露如上，但本实用新型并非限定于此。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与修改，因此本实用新型的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.高集成度***级封装结构，其特征在于，包括：
基板；位于基板上的至少一组布线封装层，所述布线封装层包括依次位于基板上的正贴装层、封料层、布线层；位于布线封装层上的顶部倒装封装层，所述顶部倒装封装层包括依次位于布线封装层上的倒贴装层、底部填充、封料层；设置于基板下方的连接球；其中，封装层之间透过布线层实现相邻封装层或间隔封装层间的电互联。
2.如权利要求1所述的高集成度***级封装结构，其特征在于，所述高集成度***级封装结构包括第一布线封装层，所述第一布线封装层包括依次位于基板上的第一正贴装层、第一封料层、第一布线层。
3.如权利要求2所述的高集成度***级封装结构，其特征在于，所述第一正贴装层中各个器件的功能面朝上。
4.如权利要求2所述的高集成度***级封装结构，其特征在于，所述第一封料层填充于第一正贴装层各个器件之间，并裸露出所述第一贴装层各个器件的连接件。
5.如权利要求1所述的高集成度***级封装结构，其特征在于，所述布线层包括贯穿所在封料层的纵向布线、覆盖于所在封料层上且连接于所述纵向布线的横向布线。
6.如权利要求1所述的高集成度***级封装结构，其特征在于，所述倒贴装层中各个器件的功能面朝下。
7.如权利要求1所述的高集成度***级封装结构，其特征在于，所述顶部倒装封装层的封料层填充于倒贴装层各个器件之间并将倒贴装层包覆密封。
8.如权利要求1所述的高集成度***级封装结构，其特征在于：所述基板为BT基板或PCB基板。
9.如权利要求1～7任意一权利要求所述的高集成度***级封装结构，其特征在于：所述贴装层中包括芯片，所述芯片为单颗或多颗。
10.如权利要求9所述的高集成度***级封装结构，其特征在于：所述贴装层还包括无源器件，所述无源器件为电容、电阻或电感中的一种或多种。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157502A (zh) * 2011-03-23 2011-08-17 南通富士通微电子股份有限公司 ***级封装结构
CN102176444A (zh) * 2011-03-22 2011-09-07 南通富士通微电子股份有限公司 高集成度***级封装结构
WO2012126377A1 (en) * 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
WO2012126379A1 (en) * 2011-03-23 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. Three-dimensional system-level packaging methods and structures
CN104011851A (zh) * 2011-12-22 2014-08-27 英特尔公司 具有窗口***器的3d集成电路封装
US9543269B2 (en) 2011-03-22 2017-01-10 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102176444A (zh) * 2011-03-22 2011-09-07 南通富士通微电子股份有限公司 高集成度***级封装结构
WO2012126377A1 (en) * 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
CN102176444B (zh) * 2011-03-22 2013-07-03 南通富士通微电子股份有限公司 高集成度***级封装结构
US9543269B2 (en) 2011-03-22 2017-01-10 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
US20170077035A1 (en) * 2011-03-22 2017-03-16 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging structures
US10741499B2 (en) * 2011-03-22 2020-08-11 Tongfu Microelectronics Co., Ltd. System-level packaging structures
CN102157502A (zh) * 2011-03-23 2011-08-17 南通富士通微电子股份有限公司 ***级封装结构
WO2012126379A1 (en) * 2011-03-23 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. Three-dimensional system-level packaging methods and structures
CN102157502B (zh) * 2011-03-23 2014-05-07 南通富士通微电子股份有限公司 ***级封装结构
CN104011851A (zh) * 2011-12-22 2014-08-27 英特尔公司 具有窗口***器的3d集成电路封装

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