KR20160090706A - 협폭 인터포저를 갖는 반도체 패키지 - Google Patents

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Abstract

제1반도체 칩의 일부 영역들에 각각 중첩되어 위치하는 제2반도체 칩들과, 협폭 인터포저(interposer), 제1반도체 칩과의 사이에 제2반도체 칩 및 협폭 인터포저가 개재하도록 위치하는 패키지 기판, 및 제2반도체 칩을 인터포저에 전기적으로 연결시키는 전기적 경로가 제1반도체 칩의 표면 부분을 경유하는 반도체 패키지를 제시한다.

Description

협폭 인터포저를 갖는 반도체 패키지{Semiconductor package with narrow width interposer}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히 협폭 인터포저(narrow width interposer)를 가지는 반도체 패키지(semiconductor package)에 관한 것이다.
모바일(mobile) 기기와 같은 전자 제품이 점점 소형화되면서도 고용량의 데이터(data) 처리를 요구하고 있다. 여러 기능의 다수의 반도체 칩들을 단일 패키지에 구축하는 단일 시스템 패키지(SIP: System In Package) 기술은 다양한 기능들을 하나의 패키지에 구현하는 기술로 주목되고 있다. 마이크로-프로세서 칩(micro-processor chip)과 메모리 칩(memory chip)을 포함하는 2.5D 또는 3D 단일 시스템 패키지를 구현하고자 많은 시도들이 제시되고 있다.
본 출원은 협폭 인터포저(narrow width interposer)를 포함하여 단일 시스템 패키지(SIP) 형태를 구현하는 반도체 패키지를 제시하고자 한다.
본 출원의 일 관점은, 일 표면 부분에 제1, 제2, 제3그룹 및 제4그룹의 제1접촉부들, 및 상기 제2 및 제3그룹의 제1접촉부들을 상호 연결하는 제2그룹의 제1내부 연결배선 부분을 포함하는 제1반도체 칩; 상기 제1 및 제2그룹의 제1접촉부들에 각각 대응되는 제1 및 제2그룹의 제2접촉부들을 표면 부분에 포함하고 상기 제1반도체 칩의 일부 영역들에 각각 중첩되어 위치하는 제2반도체 칩들; 상기 제3 및 제4그룹의 제1접촉부들에 각각 대응되는 제2 및 제1그룹의 제3접촉부들을 표면 부분에 포함하고 상기 제1반도체 칩의 다른 일부 영역에 중첩되어 위치하는 협폭 인터포저(interposer); 상기 제1반도체 칩과의 사이에 상기 제2반도체 칩 및 상기 협폭 인터포저가 개재하도록 위치하는 패키지 기판; 상기 제1 및 제2그룹의 제1접촉부들을 상기 제1 및 제2그룹의 제2접촉부들에 각각 연결시키는 제1그룹 및 제2그룹의 제1도전성 접속재들; 상기 제3 및 제4그룹의 제1접촉부들을 상기 제2 및 제1그룹의 제3접촉부들에 각각 연결시키는 제2 및 제1그룹의 제2접속재들; 및 상기 인터포저와 상기 패키지 기판을 체결시키는 제3도전성 접속재들을 포함하는 반도체 패키지를 제시한다.
본 출원의 다른 일 관점은, 제1반도체 칩; 상기 제1반도체 칩의 일부 영역들에 각각 중첩되어 위치하는 제2반도체 칩들; 상기 제1반도체 칩의 다른 일부 영역에 중첩되어 위치하는 협폭 인터포저(interposer); 상기 제1반도체 칩과의 사이에 상기 제2반도체 칩 및 상기 협폭 인터포저가 개재하도록 위치하는 패키지 기판; 상기 제1반도체 칩과 상기 제2반도체 칩을 체결시키는 제1도전성 접속재들; 상기 제1반도체 칩과 상기 인터포저를 체결시키는 제2도전성 접속재들; 및 상기 인터포저와 상기 패키지 기판을 체결시키는 제3도전성 접속재들을 포함하는 반도체 패키지를 제시한다.
본 출원의 다른 일 관점은, 제1반도체 칩; 상기 제1반도체 칩의 일부 영역들에 각각 중첩되어 위치하는 제2반도체 칩들; 상기 제1반도체 칩의 다른 일부 영역에 중첩되어 위치하는 협폭 인터포저(interposer); 상기 협폭 인터포저를 지지하는 지지 인터포저; 상기 제1반도체 칩과의 사이에 상기 제2반도체 칩 및 상기 협폭 인터포저와 상기 지지 인터포저의 적층체가 개재하도록 위치하는 패키지 기판; 상기 제1반도체 칩과 상기 제2반도체 칩을 체결시키는 제1도전성 접속재들; 상기 제1반도체 칩과 상기 협폭 인터포저를 체결시키는 제2도전성 접속재들; 상기 협폭 인터포저와 상기 지지 인터포저를 체결시키는 제3도전성 접속재들; 및 상기 패키지 기판을 체결시키는 제4도전성 접속재들을 포함하는 반도체 패키지를 제시한다.
본 출원의 다른 일 관점은, 제1반도체 칩; 상기 제1반도체 칩의 일부 영역들에 각각 중첩되어 위치하는 제2반도체 칩들; 상기 제1반도체 칩의 다른 일부 영역에 중첩되어 위치하는 협폭 인터포저(interposer); 상기 제1반도체 칩과의 사이에 상기 제2반도체 칩 및 상기 협폭 인터포저가 개재하도록 위치하는 패키지 기판; 및 상기 제1반도체 칩의 일 표면 부분에 배치된 제2 및 제3그룹의 제1접촉부들, 및 상호 연결하는 제2그룹의 제1내부 연결배선 부분, 상기 제2그룹의 제1접촉부들에 대응되도록 상기 제2반도체 칩 표면 부분에 배치된 제2그룹의 제2접촉부들, 상기 제3그룹의 제1접촉부들에 대응되도록 상기 인터포저 표면 부분에 배치된 제2그룹의 제3접촉부들, 상기 제2그룹의 제1접촉부들을 제2그룹의 제2접촉부들에 각각 연결시키는 제2그룹의 제1도전성 접속재들, 및 상기 제3그룹의 제1접촉부들을 상기 제2그룹의 제3접촉부들에 각각 연결시키는 제2그룹의 제2접속재들을 포함하여 이루어져 상기 제2반도체 칩을 상기 인터포저에 전기적으로 연결시키는 제2전기적 경로를 포함하는 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 협폭 인터포저(narrow width interposer)를 포함하여 단일 시스템 패키지(SIP) 형태를 구현하는 반도체 패키지를 제시할 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여주는 도면이다.
도 2는 일 예에 따른 반도체 패키지의 평면 배치를 보여주는 도면이다.
도 3은 다른 일 예에 따른 반도체 패키지의 평면 배치를 보여주는 도면이다.
도 4는 일 예에 따른 반도체 패키지를 보여주는 도면이다.
도 5은 일 예에 따른 반도체 패키지의 접속 확장 라인(line)을 보여주는 도면이다.
도 6 및 도 7은 일 예에 따른 반도체 패키지의 칩들 간 신호 교환 경로를 보여주는 도면들이다.
도 8은 일 예에 따른 반도체 패키지의 연결배선 구조(interconnection structure)를 보여주는 도면이다.
도 9는 일 예에 따른 반도체 패키지의 반도체 칩의 접촉부들의 배열을 보여주는 도면이다.
도 10은 일 예에 따른 반도체 패키지의 제1반도체 칩의 제1접촉부들의 배열을 보여주는 도면이다.
도 11은 일 예에 따른 반도체 패키지의 인터포저(interposer)를 보여주는 도면이다.
도 12는 일 예에 따른 반도체 패키지의 제2반도체 칩을 보여주는 도면이다.
도 13 및 도 14는 일 예에 따른 반도체 패키지의 패키지 기판을 보여주는 도면들이다.
도 15는 일 예에 따른 반도체 패키지를 보여주는 도면이다.
도 16은 일 예에 따른 반도체 패키지를 보여주는 도면이다.
도 17 및 도 18은 일 예에 따른 반도체 패키지를 보여주는 도면들이다.
도 19는 일 예에 따른 반도체 패키지의 패키지 기판을 보여주는 도면이다.
도 20은 일 예에 따른 반도체 패키지를 보여주는 도면이다.
도 21은 일 예에 따른 반도체 패키지의 인터포저 적층 구조를 보여주는 도면이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", "측면" 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다. "직접적으로 연결"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다.
반도체 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 전자 회로가 집적된 반도체 다이(die)가 패키지 기판 상에 패키지되거나 다수의 반도체 반도체 다이가 관통실리콘비아(TSV: Through Silicon Via)와 같은 관통 비아로 적층된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩일 수 있다.
반도체 칩은 단일 칩에 다양한 기능들이 집적회로로 구현된 단일 칩 시스템(SoC: System on Chip) 형태의 로직(logic) 칩을 의미할 수 있다. SoC는 CPU, GPU 등과 같은 마이크로 프로세서나 마이크로 컨트롤러나 디지털 신호 처리 코어를 포함하고, 인터페이스(interface)를 포함할 수 있다. 반도체 칩은 높은 광대역 메모리(HBM: High Bandwidth Memory) 칩일 수 있다.
고성능의 프로세서(processor)에서 메모리(memory) 대역이 병목 현상을 일으키고 있는 데, 이를 개선하기 위해서 높은 광대역 메모리(HBM)와 같은 차세대 고성능 디램(DRAM) 소자를 반도체 칩으로 도입할 수 있다. HBM은 광대역 개선을 위해서 관통 실리콘 비아(TSV: Through Silicon Via) 기술로 메모리 다이(die)들을 스택(stack)한 메모리 규격을 의미할 수 있다. HBM은 보다 많은 수의 I/O들, 예컨대, 1024개의 I/O를 구비하여 메모리 대역(memory bandwidth)를 넓히도록 제시되고 있다. 이에 따라, 많은 수의 I/O들에 대응하는 신호 경로 배선의 수가 증가하고 있으며, 보다 많은 수의 연결 배선들을 구현하기 위해서 인터포저가 SIP 내에 도입될 수 있다.
단일 시스템 패키지(SIP)는 다수의 반도체 칩들을 상호 연결하기 위한 다수의 연결 배선 경로들을 요구할 수 있다. 제한된 면적 내에 보다 많은 수의 배선들을 구현하기 위해서, 인터포저(interposer)를 도입한 SIP 구조가 제시될 수 있다. 인터포저는 반도체 공정을 활용하여 제작될 수 있어, 마이크로미터 크기 또는 서브 마이크로미터(sub micrometer) 크기 이하의 미세한 선폭으로 도전 배선들이 패터닝될 수 있다. 이에 따라, 인터포저는 제한된 면적 크기 내에 보다 많은 수의 배선들을 구현하는 데 유리하다. 또한, TSV와 같은 관통 비아 구조가 인터포저 상 하면에 형성된 도전 배선들을 상호 연결하도록 인터포저에 구비될 수 있다. 인터포저는 일반적인 패키지 기판으로 사용되는 인쇄회로기판(PCB)에 비해 미세한 선폭 크기의 도전 배선들을 구현할 수 있다. 예컨대, 실리콘 웨이퍼(Si wafer)를 이용하여 가공되는 실리콘 인터포저(Si - interposer)가 SIP 패키지를 구현하는 데 도입될 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여준다.
도 1을 참조하면, 반도체 패키지(10)는 제1반도체 칩(100)에 적층된 제2반도체 칩(200)를 포함하고, 제1반도체 칩(100)와 패키지 기판(400)을 전기적 및 물리적, 기계적으로 접속시키는 인터포저(interposer: 300)를 포함할 수 있다. 제2반도체 칩(200)은 패키지 기판(400)과 제1반도체 칩(100)의 사이에 위치하도록, 제1반도체 칩(100)에 실장(mounting)될 수 있다.
제1반도체 칩(100)과 제2반도체 칩(200)은 서로 다른 크기를 가지는 반도체 칩일 수 있다. 제1반도체 칩(100)의 폭(W1)에 비해 제2반도체 칩(200)은 좁은 폭(W2)를 가지는 칩으로 도입될 수 있다. 제1반도체 칩(100)은 집적회로가 집적된 반도체 다이(die)이거나 또는 이러한 반도체 다이가 보호재로 몰딩(molding)된 단품 패키지 형태로 도입될 수 있다. 제2반도체 칩(200)은 집적회로가 집적된 반도체 다이(die)이거나 또는 이러한 반도체 다이가 보호재로 몰딩(molding)된 단품 패키지 형태로 도입될 수 있다. 제1반도체 칩(100)과 제2반도체 칩(200)은 서로 다른 기능을 가지는 가지는 반도체 칩일 수 있다.
제1반도체 칩(100)은 단일 칩 시스템(SoC) 형태의 로직(logic) 칩을 포함할 수 있다. 제1반도체 칩(100)은 CPU, GPU 등과 같은 마이크로 프로세서나 마이크로 컨트롤러, 디지털 신호 처리 코어를 포함하고 인터페이스를 포함하는 집적회로가 집적된 반도체 다이를 포함하거나, 이러한 반도체 다이를 보호재로 몰딩한 패키지 형태의 칩일 수 있다. 제2반도체 칩(200)은 DRAM과 같은 메모리 소자의 칩일 수 있다. 제2반도체 칩(200)은 제1반도체 칩(100)의 SoC와 높은 광대역(high bandwidth)을 가지며 상호 신호 교환될 수 있는 메모리 칩일 수 있다. 제2반도체 칩(200)은 높은 광대역 메모리(HBM: High Bandwidth Memory) 칩일 수 있다.
반도체 패키지(10)가 대용량의 메모리 용량을 요구하고 있어, 제2반도체 칩(200)은 다수 개가 반도체 패키지(10)에 포함될 수 있다. 제1반도체 칩(100)에 포함된 프로세서의 동작에서 대용량의 메모리를 요구함에 따라, 제2반도체 칩(200)은 대용량의 DRAM 메모리 칩을 포함하여 구성되고, 또한, 다수 개의 제2반도체 칩(200)이 제1반도체 칩(100)과 전기적 및 신호적으로 연결되도록 반도체 패키지(10)에 구성될 수 있다. 다수 개의 제2반도체 칩(200)들은 상호 간에 수평 방향으로 이격되도록 위치할 수 있다. 제2반도체 칩(200)들은 상호 간에 다른 기능을 가지는 칩을 포함하거나 또는 서로 다른 크기를 가지는 칩을 포함할 수도 있다. SoC 칩에 대용량의 메모리를 제공하는 기능적 역할을 고려할 때, 제2반도체 칩(200)들은 상호 간에 실질적으로 동일한 기능을 가지는 칩을 포함하는 서로 실질적으로 같은 크기를 가지는 칩을 포함할 수도 있다.
제2반도체 칩(200)은 제1반도체 칩(100)의 폭(W1)에 비해 좁은 폭(W2)를 가질 수 있어, 다수 개의 제2반도체 칩(200)들은 제1반도체 칩(100)의 일부 영역에 각각 중첩되도록 제1반도체 칩(100)에 실장될 수 있다. 제2반도체 칩(200)들은 제1반도체 칩(100)의 가장자리 영역 부분들에 각각 배치되어, 상호 간에 대칭된 위치에 위치하도록 실장될 수 있다. 제2반도체 칩(200)들이 상호 간에 대칭 관계를 이루도록 위치하므로, 반도체 패키지(10) 전체의 기계적 균형이 보다 균형적으로 유도될 수 있고, 연결 배선이나 연결 접속 구조들이 특정 영역에 치우치지 않고 전체적으로 고르게 분산되어 배치될 수 있다.
제1반도체 칩(100)의 일부 영역인 제1영역(101)과 다른 일부 영역인 제2영역(102)이 구분되도록 설정될 수 있다. 제1반도체 칩(100)의 양측 가장 자리 영역 부분들이 제2영역(102)으로 설정될 수 있고, 제2영역(102) 사이의 가운데 영역 부분이 사이의 제1영역(101)으로 설정될 수 있다. 제2반도체 칩(200)들 개개는 제2영역(102)들에 각각 중첩되도록 제1반도체 칩(100)에 실장될 수 있다. 제1반도체 칩(100)은 서로 반대되는 방향으로 향하는 제1표면(108)과 제2표면(109)을 가지고, 제2반도체 칩(200)은 서로 반대되는 방향으로 향하는 제3표면(208)과 제4표면(209)을 가질 수 있다. 제2반도체 칩(200)의 제4표면(209)과 제1반도체 칩(100)의 제2표면(109)이 상호 마주보아 대향되도록 제2반도체 칩(200)이 제1반도체 칩(100)에 실장될 수 있다.
제2반도체 칩(200)은 제1반도체 칩(100)에 제1도전성 접속재(conductive coupling member: 500)에 의해 접속될 수 있다. 제1도전성 접속재(500)는 제1반도체 칩(100)의 제2표면(109) 부분에 일단부가 체결되고, 제2반도체 칩(200)의 제4표면(209) 부분에 다른 단부가 체결되어, 제2반도체 칩(200)을 제1반도체 칩(100)에 기계적으로 체결 및 연결시키고 또한 전기적으로 연결시킬 수 있다. 제1도전성 접속재(500)는 제2반도체 칩(200)과 제1반도체 칩(100)을 상호 연결하는 칩간 접속재일 수 있다. 제1도전성 접속재(500)는 수 ㎛ 내지 수십 ㎛ 크기를 가질 수 있다. 제1도전성 접속재(500)는 100㎛ 보다 작은 직경 크기를 가질 수 있다. 제1도전성 접속재(500)는 마이크로 범프(micro bump) 형태일 수 있다. 제1도전성 접속재(500)는 10 ㎛ 내지 100㎛의 피치(pitch)를 가지며 다수 개가 도입될 수 있다.
제2반도체 칩(200)의 측부에 인터포저(300)가 위치하여, 제2반도체 칩(200)과 인터포저(300)는 이웃하여 나란히 위치하는 구조를 이루도록 도입될 수 있다. 인터포저(300)는 제1반도체 칩(100)과 패키지 기판(400)을 기계적으로 접속시키며 또한 전기적으로 접속시키는 중간 부재(intermediate member) 또는 중간 기판(intermediate substrate)의 하나로 도입될 수 있다. 인터포저(300)는 연결 배선 구조(interconnection structure)를 구비한 실리콘 인터포저 형태로 도입될 수 있다. 연결 배선 구조는 실리콘(Si) 기판을 실질적으로 관통하는 실리콘관통비아(TSV: Through Silicon Via)를 포함할 수 있다.
제2반도체 칩(200) 다수 개가 제1반도체 칩(100)에 실장 적층될 때, 인터포저(300)는 제2반도체 칩(200)들의 측방향 외측에 일정 간격 이격되어 위치할 수 있다. 제2반도체 칩(200)과 이웃하는 다른 제2반도체 칩(200)의 사이 위치에 인터포저(300)가 위치하도록, 인터포저(300)와 제2반도체 칩(200)들이 상호 정렬될 수 있다. 예컨대, 인터포저(300)는 제1반도체 칩(100)의 일부 영역인 제1영역(101)에 중첩되도록 위치하고, 제1반도체 칩(100)과 패키지 기판(400)의 사이에 개재되어, 제1반도체 칩(400)과 패키지 기판(400)을 전기적으로 연결하는 연결 부재로 도입될 수 있다. 인터포저(300)는 제1반도체 칩(100)의 폭(W1) 보다 좁은 폭(W3)을 가지는 협폭 인터포저로 도입될 수 있다. 제2반도체 칩(200)들이 다수 개로 도입될 때, 인터포저(300)는 제2반도체 칩(200)의 폭(W2) 보다 넓은 폭(W3)을 가지도록 도입될 수 있다.
인터포저(300)는 서로 반대되는 방향으로 향하는 제5표면(308)과 제6표면(309)를 가지는 기판 바디(body) 형태일 수 있다. 인터포저(300)는 제1반도체 칩(100)의 제2표면(109)에 제6표면(309)이 대향되고, 제5표면(308)이 아래의 패키지 기판(400)에 대향되도록 제1반도체 칩(100)과 패키지 기판(400) 사이에 도입될 수 있다. 인터포저(300)와 제1반도체 칩(100)은 제2도전성 접속재(600)에 의해 접속될 수 있다. 인터포저(300)와 패키지 기판(400)은 제3도전성 접속재(700)에 의해 접속될 수 있다.
제2도전성 접속재(600)는 제1반도체 칩(100)의 제1영역(101) 부분에 중첩되는 제2표면(109) 부분에 일단부가 체결되고, 인터포저(300)의 제6표면(309) 부분에 반대쪽의 다른 단부가 체결되어, 제1반도체 칩(100)과 인터포저(300)를 기계적으로 체결 및 연결시키고 또한 전기적으로 연결시킬 수 있다. 제2도전성 접속재(600)는 제1반도체 칩(100)과 인터포저(300)를 상호 연결하는 인터포저-칩간 접속재일 수 있다. 제2도전성 접속재(600)는 수 ㎛ 내지 수십 ㎛ 크기를 가질 수 있다. 제2도전성 접속재(600)는 100㎛ 보다 작은 직경 크기를 가질 수 있다. 제2도전성 접속재(600)는 마이크로 범프(micro bump) 형태일 수 있다. 제2도전성 접속재(600)는 10 ㎛ 내지 100㎛의 피치(pitch)를 가지며 다수 개가 도입될 수 있다. 제2도전성 접속재(600)는 제1반도체 칩(100)의 제2표면(109)에 접속되므로, 제1도전성 접속재(500)와 실질적으로 동일한 형태, 크기 또는 피치를 가지며 도입될 수 있다.
제3도전성 접속재(700)는 인터포저(300)의 제5표면(308) 부분과 패키지 기판(400)의 표면 부분을 상호 체결시키는 구조로 도입될 수 있다. 패키지 기판(400)은 인터포저(300)의 제5표면(308) 및 제2반도체 칩(200)의 제3표면(208)에 마주보며 대향되는 제7표면(408)과 제7표면(408)에 반대되는 방향으로 향하는 제8표면(409)을 가지는 기판 바디(body)를 구비할 수 있다. 제3도전성 접속재(700)는 인터포저(300)의 제5표면(308) 부분에 일단부가 체결되고, 패키지 기판(400)의 제7표면(408) 부분에 반대쪽의 다른 단부가 체결되어, 협폭 인터포저(300)와 패키지 기판(400)을 기계적으로 체결 및 연결시키고 또한 전기적으로 연결시킬 수 있다. 제3도전성 접속재(700)는 인터포저(300)와 패키지 기판(400)를 상호 연결하는 인터포저-기판간 접속재일 수 있다.
제3도전성 접속재(700)는 수 십㎛ 내지 수백 ㎛ 크기를 가질 수 있다. 예컨대, 제3도전성 접속재(700)는 10㎛ 내지 150㎛ 보다 작은 직경 크기를 가질 수 있다. 제3도전성 접속재(700)는 제2도전성 접속재(600)로 도입된 마이크로 범프보다 큰 직경 및 높이를 가지는 범프 형태일 수 있다. 제3도전성 접속재(700)들은 제2도전성 접속재(600)들이 배치된 피치(P1)보다 큰 피치(P2)를 가지며 배치될 수 있다. 제3도전성 접속재(700)들은 40 ㎛ 내지 400㎛의 피치를 가지며 다수 개가 도입될 수 있다.
패키지 기판(400)은 제1반도체 칩(100)에 제2반도체 칩(200)들이 적층된 적층체가 실장되는 배선 기판일 수 있으며, 인쇄회로보드(PCB) 형태일 수 있다. 패키지 기판(400)과 제1반도체 칩(100)이 인터포저(300)와 제2 및 제3도전성 접속재들(600, 700)에 의해 접속 체결된다. 일 실시예에서 패키지 기판(400)의 제7표면(408) 상에 제2반도체 칩(200)이 실질적으로 접하는 형태의 구조가 도출될 수 있지만, 제2반도체 칩(200)과 패키지 기판(400) 사이에 제1, 제2 또는 제3도전성 접속재들(500, 600, 700)과 같은 도전성 접속 부재나 연결 배선 구조는 실질적으로 도입되지 않는다. 제2반도체 칩(200)과 패키지 기판(400)은 인터포저(300) 및 제1반도체 칩(100)을 경유하여 상호 간에 전기적으로 연결될 수는 있으나, 제2반도체 칩(200)의 제3표면(208)과 패키지 기판(400)의 제7표면(408)은 도전성 부재에 의해 체결되거나 연결되지 않는다. 제2반도체 칩(200)의 제3표면(208)에 중첩되는 제7표면(408) 부분(408A)에는 제2반도체 칩(200)과의 직접적인 도전 연결 구조를 위한 어떠한 도전성 부재도 배치되지 않을 수 있다.
패키지 기판(400)의 제7표면(408)과 패키지 기판 바디 부분을 사이에 두고 반대되는 제8표면(409) 부분에는 반도체 패키지(10)를 외부의 다른 기기나 모듈(module) 또는 회로 기판 등에 접속시키는 제4도전성 접속재(800)가 다수 개 배치될 수 있다. 제4도전성 접속재(800)는 범프 또는 솔더볼(solder ball) 형태로 도입될 수 있다. 제4도전성 접속재(800)는 제1, 제2 및 제3도전성 접속재들(500, 600, 700) 보다 큰 직경 또는 높이, 크기를 가지며 도입될 수 있다. 제4도전성 접속재(800)는 제2 및 제3도전성 접속재들(600, 700)의 피치(P1, P2) 보다 피치(P3)를 가지며 다수 개가 배치될 수 있다.
도 2는 일 예에 따른 반도체 패키지의 평면 배치를 보여준다. 도 3은 다른 일 예에 따른 반도체 패키지의 평면 배치를 보여준다.
도 2에 제시된 반도체 패키지(11)의 평면 배치는 도 1에 측면 형상(side view)이 제시된 반도체 패키지(도 1의 10)의 평면 형상을 보여줄 수 있다. 반도체 패키지(11)는 칩들(100, 200)의 적층체를 포함하는 구조로 구성될 수 있다. 반도체 패키지(11)는 제1반도체 칩(100)의 제2표면(109) 상에 제2반도체 칩(200)이 실장되고, 제2반도체 칩(200)은 제1반도체 칩(100)의 제2영역(102) 내에 배치될 수 있다. 제1반도체 칩(100)의 중앙 부분이 길게 연장된 밴드(band) 형상을 가지도록 하여 제1영역(101)으로 설정될 수 있다. 긴 밴드 형상의 제1영역(101)의 양측으로 가장자리 영역으로서의 제2영역(102)들이 긴 밴드 형상으로 설정될 수 있다.
제1반도체 칩(100)의 제2영역(102) 내에 제2반도체 칩(200)이 배치되며, 제2반도체 칩(200)들이 다수 개가 상호 이격되며 배치될 수 있다. 제1반도체 칩(100)의 제2영역(102) 내에 위치하는 네 모서리 영역(corner region: 102C)들 각각에 제2반도체 칩(200) 개개가 위치하도록 배치될 수 있다. 도 1에 제시된 바와 같이, 제2반도체 칩(200)의 제3표면(208)에 반대되는 제4표면(209)이 제1반도체 칩(100)의 제2표면(109)을 마주보게, 개개의 제2반도체 칩(200)이 제1반도체 칩(100)에 실장될 수 있다.
제2반도체 칩(200)이 제1반도체 칩(100)의 제2영역(102) 또는 모서리 영역(102C)에 중첩되도록 실장되므로, 인터포저(300)는 제1반도체 칩(100)의 제1영역(101)에 중첩되는 폭(W3)을 가질 수 있다. 인터포저(300)는 제1반도체 칩(100)의 폭(W1)에 비해 좁은 폭(W3)를 가지는 협폭의 인터포저로 도입될 수 있다. 인터포저(300)의 종방향 길이(L3)는 제1반도체 칩(100)의 종방향 길이(L1) 보다 길게 연장될 수 있다. 이에 따라, 인터포저(300)의 종방향 길이(L3)를 보다 확장함으로써, 요구되는 인터포저의 표면적을 확보하는 것이 가능하다. 반도체 패키지(11)에서 요구되는 인터포저(300)의 표면적 요구가 허용한다면, 인터포저(300)의 종방향 길이(L3)는 제1반도체 칩(100)의 종방향 길이(L1)과 동일하거나 또는 작게 설정될 수도 있다.
제1반도체 칩(100)에 실장된 제2반도체 칩(200)의 측부에 인터포저(300)를 제1반도체 칩(100)과 중첩되도록 협폭의 인터포저로 도입함으로써, 또는 2열로 실장된 제2반도체 칩(200)들의 열과 열 사이에 인터포저(300)를 제1반도체 칩(100)과 중첩되도록 협폭의 인터포저로 도입함으로써, 인터포저(300)의 평면적 크기를 줄일 수 있다.
도 3에 제시된 반도체 패키지(12)는 대면적의 인터포저(300R) 상에 제3반도체 칩(100R)을 배치하고, 제3반도체 칩(100R) 측면으로 이격하여 제4반도체 칩(200R)들을 다수 개 배치하여 구성될 수 있다. 인터포저(300R) 상에 제3반도체 칩(100R)과 제4반도체 칩(200R)들이 실장되므로, 인터포저(300R)는 제3반도체 칩(100R)의 폭(S1)와 제4반도체 칩(200R)의 폭(S2) 보다 큰 폭(S3)을 가지는 대면적 인터포저로 도입된다. 이에 비해, 도 2에 제시된 반도체 패키지(11)는 제2반도체 칩(200)이 제1반도체 칩(100)의 제2영역(102) 또는 모서리 영역(102C)에 중첩되도록 실장되고, 인터포저(300)가 제2반도체 칩(200)들 사이의 이격 부분에 해당되는 제1반도체 칩(100)의 제1영역(101)에 중첩되도록 도입된다. 따라서, 도 2의 인터포저(300)는 도 3의 인터포저(300R)에 비해 폭(W3)을 가질 수 있다. 인터포저(300)는 제1반도체 칩(100)의 폭(W1)에 비해 좁은 폭(W3)를 가지는 협폭 인터포저로 도입될 수 있다.
대면적 인터포저(300R)을 도입하는 경우에 비해, 보다 작은 크기의 협폭 인터포저(300)를 도입하여 인터포저(300)가 차지하는 공간을 줄이며 반도체 패키지(도 2의 11)가 구성될 수 있다. 또한, 협폭 인터포저(300)를 도입하고, 제2반도체 칩(200)이 제1반도체 칩(100)에 중첩되도록 실장함으로써, 전체 패키지의 크기를 줄여 보다 작은 크기로 반도체 패키지(10 또는 11)를 구성하는 것이 가능하다.
도 4는 일 예에 따른 반도체 패키지의 전기적 연결 경로를 보여준다.
도 4를 참조하면, 반도체 패키지(13)는 제1반도체 칩(100)에 서로 다른 크기를 가지는 제2반도체 칩(200)이 제1도전성 접속재(500)에 의해 기계적으로 체결 및 연결될 수 있다. 제1도전성 접속재(500)는 다수 개가 제1반도체 칩(100)과 제2반도체 칩(200) 사이에 도입될 수 있다. 다수 개의 제1도전성 접속재(500)들의 일부일 수 있는 제1그룹(group)의 제1도전성 접속재(510)와 다른 일부일 수 있는 제2그룹의 제1도전성 접속재(530)이 서로 다른 역할을 하도록 도입될 수 있다. 제1그룹 및 제2그룹의 제1도전성 접속재들(510, 530) 개개는, 상측으로 노출되는 상측 표면일 수 있는 제1표면(108)에 반대되는 하측 표면일 수 있는 제1반도체 칩(100)의 제2표면(109) 부분에 일단부가 체결되고, 제2표면(109)에 대향되는 제2반도체 칩(200)의 제4표면(209) 부분에 다른 단부가 체결되는 도전성 부재 형상으로 도입될 수 있다.
제1그룹의 제1도전성 접속재(510)는 제1반도체 칩(100)과 제2반도체 칩(200) 사이에 직접적으로 연결되는 제1전기적 경로(501)를 제공하기 위해서 도입될 수 있다. 제1전기적 경로(501)는 제1반도체 칩(100)과 제2반도체 칩(200) 사이의 신호 교환을 위한 경로로 도입될 수 있다. 다수 개로 도입될 수 있는 제1그룹의 제1도전성 접속재(510)는 제1반도칩(100)에 포함된 마이크로 프로세서 또는 컨트롤러와 제2반도체 칩(200)에 포함된 메모리 소자를 전기적으로 연결시키는 부재로 도입될 수 있다.
제1반도체 칩(100)의 일부 영역, 예컨대, 제2영역(102)에 중첩되도록 제2반도체(200)가 위치할 수 있으므로, 제1반도체 칩(100)과 제2반도체 칩(200) 사이에 위치하는 제1그룹의 제1도전성 접속재(510)의 높이(H1) 크기에 의존하여 제1전기적 경로(501)의 길이가 설정될 수 있다. 제1반도체 칩(100) 상에 제2반도체(200)가 중첩되므로, 제1그룹의 제1도전성 접속재(510)에 의한 제1전기적 경로(501)의 길이는 매우 짧은 길이로 설정될 수 있다. 이에 따라, 제1반도체 칩(100)과 제2반도체 칩(200)이 신호 교환하는 경로 길이가 짧게 구현될 수 있어, 전체 패키지(13)의 동작 속도 개선을 구현할 수 있다.
이와 달리, 도 5에 제시된 바와 같이, 제3반도체 칩(100R)의 측면으로 이격되어 제4반도체 칩(200R)이 위치할 경우, 제3반도체 칩(100R)에 제4반도체 칩(200R)을 전기적으로 연결시키기 위해서 칩 간 이격 거리 D1 등을 보상하기 위해서 접속 확장 라인(extension line for coupling: 510R)이 길게 요구될 수 있다. 접속 확장 라인(510R)은, 도 5에 제시된 바와 같이, 제3 및 제4반도체 칩들(100R, 200R)이 실장되는 인터포저(300R)에 도전성 연결 배선 구조로 도입될 수 있다.
도 5은 다른 일 예에 따른 반도체 패키지의 접속 확장 라인(line)을 보여주는 도면이다. 접속 확장 라인(510R)은 칩 간 이격 거리 D1 이상의 거리로 연장되어야 하므로, 접속 확장 라인(510R)을 포함하여 이루어질 수 있는 신호 경로는, 도 4에 제시된 바와 같이 제1그룹의 제1도전성 접속재(510)를 포함하여 구축되는 제1전기적 경로(501)에 비해 긴 길이를 가지게 된다. 이에 따라, 제3 및 제4반도체 칩들(100R, 200R) 사이의 신호 교환은 보다 긴 신호 경로에 의해 보다 긴 시간이 수반될 수 있다. 이와 달리 제1그룹의 제1도전성 접속재(510)를 포함하여 구축되는 제1전기적 경로(501)는 상대적으로 짧은 신호 경로 길이를 구축할 수 있어, 제1반도체 칩(100)과 제2반도체 칩(200)이 신호 교환이 보다 짧은 시간 내에 이루어질 수 있다.
도 6은 제1반도체 칩(100) 및 제2반도체 칩(200) 간의 신호 교환 경로를 보여준다.
도 6을 참조하면, 네트워킹(networking)을 위해서 제1반도체 칩(100)은 제1인터페이스(interface: 110)를 구비할 수 있고, 제2반도체 칩(200)은 제1인터페이스에 대응될 수 있는 제2인터페이스(210)를 구비할 수 있다. 제1반도체 칩(100)과 제2반도체 칩(200) 사이의 신호 전달 경로를 보다 짧게 구축하기 위해서, 제1반도체 칩(100)의 제1인터페이스(110)와 제2반도체 칩(200)의 제2인터페이스(210)가 상호 마주보고 실질적으로 중첩되도록, 제1반도체 칩(100)에 제2반도체 칩(200)이 중첩되도록 위치할 수 있다. 제1인터페이스(110)의 물리계층 영역(PHY region)에 제2인터페이스(210)의 PHY 영역이 대향되도록, 제2반도체 칩(200)을 제1반도체 칩(100)에 중첩되도록 실장할 수 있다. 이에 따라, 제1인터페이스(110)의 PHY 영역과 제2인터페이스(210)의 PHY 영역이 제1그룹의 제1도전성 접속재(510)에 의해 직접적으로 연결될 수 있어, 제1전기적 경로(501)의 길이가 상당히 짧게 구축될 수 있다. 이에 따라, 제1전기적 경로(501)에 의해 이루어지는 제1반도체 칩(100)과 제2반도체 칩(200) 간의 신호 교환이 짧은 신호 경로에 의해서 보다 빠른 속도로 구현될 수 있다.
도 7은 제1반도체 칩(100) 및 다수의 제2반도체 칩(200)들 간의 신호 교환 경로를 보여준다.
도 7을 참조하면, 네 개의 제2반도체 칩(200: 200A, 200B, 200C, 200D)들이 제1반도체 칩(100)의 모서리 영역들에 각각 중첩되도록 배치되는 경우, 제2반도체 칩(200A, 200B, 200C, 200D) 개개는 제2인터페이스(210: 210A, 210B, 210C, 210D)를 각각 구비하고, 제1반도체 칩(100)은 각각의 제2인터페이스(210A, 210B, 210C, 210D)에 대응되는 영역에 배치된 제1인터페이스(110: 110A, 110B, 110C, 110D)들을 구비할 수 있다. 개개의 제2반도체 칩들(200A, 200B, 200C, 200D)이 각각 중첩되는 영역들인 네 모서리 영역(102C)에 각각 제1인터페이스들(110A, 110B, 110C, 110D)이 분산되어 배치되어, 개개의 제1인터페이스(110A, 110B, 110C, 110D)가 각각의 제2인터페이스(210A, 210B, 210C, 210D)는 보다 짧은 길이의 제1전기적 경로(501)로 상호 연결될 수 있으며, 또한, 실질적으로 동일한 신호 경로 길이를 가지는 제1전기적 경로(501)로 연결될 수 있다.
다수의 제1반도체 칩들(200A, 200B, 200C, 200D)이 제1반도체 칩(100)의 중심에서 사방으로 또는 좌우로 대칭적으로 배치되므로, 제1반도체 칩(100)과 제2반도체 칩들(200A, 200B, 200C, 200D)의 동작 측면에서 좌우가 실질적으로 동일한 전기적 특성을 갖고 동작할 수 있으며, 설계 상으로 보다 효율적으로 제2반도체 칩(200)들이 배치될 수 있다.
도 4를 다시 참조하면, 제2그룹의 제1도전성 접속재(530) 또한 제2반도체 칩(200)과 제1반도체 칩(100) 사이에 개재되어, 제2반도체 칩(200)의 제4표면(209) 부분과 제1반도체 칩(100)의 제2표면(109) 부분을 체결할 수 있다. 제2그룹의 제1도전성 접속재(530)는 제2반도체 칩(200)과 인터포저(300)를 전기적으로 연결하는 제2전기적 경로(602)를 구성하는 일부 부분으로 도입될 수 있다. 제2전기적 경로(602)는 제1반도체 칩(100)의 제2표면(109) 부분의 일부 영역을 경유하여 인터포저(300)로 연결되는 경로로 구성될 수 있다.
제2그룹의 제1도전성 접속재(530)는 제2전기적 경로(602) 중 제1반도체 칩(100)의 제2표면(109) 부분에 구축된 일부 경유 경로 부분(602A)에 제2반도체 칩(200)을 전기적으로 연결시키는 경로 부분으로 도입될 수 있다. 제2전기적 경로(602)의 경유 경로 부분(602A)은 제1반도체 칩(100)의 제2표면(109) 부분에 구축되지만, 제1반도체 칩(100)과는 실질적으로 절연된 독립적인 경로나 배선으로 구축될 수 있다. 이에 따라, 제2그룹의 제1도전성 접속재(530)는 제1그룹의 제1도전성 접속재(510)들이 위치하는 영역과는 구분되는 제2반도체 칩(200)의 제4표면(209) 부분의 다른 영역에 다수 개가 위치할 수 있다. 제2그룹의 제1도전성 접속재(530)는 제1그룹의 제1도전성 접속재(510)들과는 달리, 실질적으로 제2반도체 칩(200)과 제1반도체 칩(100)을 전기적으로 상호 연결시키지 않는다. 이에 따라, 제2반도체 칩(200)은 제2그룹의 제1도전성 접속재(530)을 이용하여 제1반도체 칩(100)과 전기적으로 연결되거나 또는 신호 교환하지 않도록 구성될 수 있다. 제2그룹의 제1도전성 접속재(530)는 제1그룹의 제2도전성 접속재(510)와 다른 전기적 경로를 구성하기 위해서 도입되지만, 제2그룹 및 제1그룹의 제1도전성 접속재들(530, 510)은 실질적으로 동일한 형태의 도전 부재, 예컨대, 마이크로 범프 형태를 가질 수 있다.
도 4를 다시 참조하면, 제2전기적 경로(602)에 의해 제2반도체 칩(200)과 인터포저(300)가 전기적으로 상호 연결되도록, 인터포저(300)와 제1반도체 칩(100) 사이에 제2도전성 접속재(600)들이 다수 개가 도입될 수 있다. 인터포저(300)의 제6표면(309) 부분과 제1반도체 칩(100)의 제1영역(101)의 제2표면(109) 부분을 상호 연결시키는 제2도전성 접속재(600)들의 일부일 수 있는 제1그룹의 제2도전성 접속재(610)와 다른 일부일 수 있는 제2그룹의 제2도전성 접속재(620)는 서로 다른 역할을 하도록 도입될 수 있다.
제1그룹의 제2도전성 접속재(610)들과 제2그룹의 제2도전성 접속재(620)들은 인터포저(300)의 제6표면(309)의 상호 간에 구분되어 서로 다른 영역들에 각각 배치될 수 있다. 예컨대, 제2그룹의 제1도전성 접속재(530)들이 배치된 제2반도체 칩(200)의 제4표면(209)의 제1영역(209A)에 인근하는 인터포저(300)의 제6표면(309)의 제1영역(309A)에 제2그룹의 제2도전성 접속재(620)들이 배치될 수 있다. 제1그룹의 제2도전성 접속재(610)들은 인터포저(300)의 제6표면(309)의 제1영역(309A)에 대해 구분되는 제2영역(309B)에 위치하도록 배치될 수 있다. 제2반도체 칩(200)들이 인터포저(300)를 사이에 두고 양측으로 이격되어 배치될 경우, 인터포저(300)의 제6표면(309)의 제1영역(309A)들은 제2영역(309B)을 사이에 두고 인터포저(300)의 제6표면(309)의 양측 가장자리 부분들에 각각 배치될 수 있다.
인터포저(300)의 제6표면(309)의 제1영역(309A) 부분에 배치되는 제2그룹의 제2도전성 접속재(620)들은 제2전기적 경로(602)를 구성하는 일부 부분을 구축하도록 도입될 수 있다. 제2그룹의 제2도전성 접속재(620)들은 제1반도체 칩(100)의 제2표면(109) 부분에 구축된 제2전기적 경로(602)의 경유 경로 부분(602A)에 접속 연결될 수 있다. 제2그룹의 제1도전성 접속재(530)들이 배치된 제2반도체 칩(200)의 제4표면(209)의 제1영역(209A)에 인근하는 인터포저(300)의 제6표면(309)의 제1영역(309A)에 제2그룹의 제2도전성 접속재(620)들이 배치되므로, 경유 경로 부분(602A)의 연장 길이는, 인터포저(300)의 제6표면(309)의 제2영역(309B)에 제2그룹의 제2도전성 접속재(620)가 배치될 경우에 비해 상대적으로 짧게 설정될 수 있다. 이와 같이 제2전기적 경로(602)가 보다 짧은 길이로 설정될 수 있으므로, 제2반도체 칩(200)과 인터포저(300) 간의 신호 교환 시 신호 경로의 길이 또한 짧아져 동작 속도의 개선을 구현할 수 있다.
도 4를 다시 참조하면, 제1그룹의 제2도전성 접속재(610)들은 인터포저(300)의 제6표면(309)의 제2영역(309B)에 배치될 수 있다. 제1그룹의 제2도전성 접속재(610)들은 제1반도체 칩(100)의 제1영역(100)의 제2표면(109) 부분에 접속되어, 제1반도체 칩(100)과 인터포저(300)를 직접적으로 연결시키는 제3전기적 경로(601)의 일부 부분을 구축하도록 구비될 수 있다. 제1그룹의 제2도전성 접속재(610)들에 의해서, 제1반도체 칩(100)과 인터포저(300)이 상호 기계적으로 체결되고, 또한, 전기적 및 신호적으로 상호 연결될 수 있다. 제1그룹의 제2도전성 접속재(610)는 제2그룹의 제2도전성 접속재(630)와 다른 전기적 경로를 구성하기 위해서 도입되지만, 제1그룹 및 제2그룹의 제2도전성 접속재들(610, 620)은 실질적으로 동일한 형태의 도전 부재, 예컨대, 마이크로 범프 형태를 가질 수 있다.
도 8은 반도체 패키지의 연결배선 구조(interconnection structure)를 보여준다.
도 8과 함께 도 4를 참조하면, 제1도전성 접속재(500)는 제2반도체 칩(200)을 제1반도체 칩(100)에 기계적 또는 전기적으로 연결시키기 위해 구비될 수 있다. 제1도전성 접속재(500)는 제1반도체 칩(100)의 제2표면(109)의 표면 부분에 마련된 제1접촉부(140)들 중 일부 부분(141, 142)에 일 단부가 체결되고, 제2반도체 칩(200)의 제4표면(209)의 표면 부분에 마련된 제2접촉부(203)들에 다른 단부가 체결되도록 도입될 수 있다.
제1그룹의 제1도전성 접속재(510)들 개개는 제1접촉부(140)들의 일부 부분일 수 있는 제1그룹의 제1접촉부(141)들에 각각 접속 체결될 수 있다. 제1그룹의 제1접촉부(141)는 제1반도체 칩(100)의 제2표면(109)을 제공하는 유전층(160)을 관통하는 제1그룹의 제1내부 연결배선(151)에 연결되고, 제1그룹의 제1내부 연결배선(151)은 제1반도체 칩(100)에 구비된 내부 제1반도체 다이(die: 121)에 전기적으로 연결 접속되고, 주위의 유전층(160)에 의해 다른 제1내부 연결배선(150)들과 격리 또는 절연될 수 있다. 제1반도체 칩(100)은 제1내부 연결배선(150) 구조체가 구비된 유전층(160)을 포함할 수 있고, 제1내부 연결배선(150)에 의해 외부와 전기적 또는 신호적으로 연결되는 제1반도체 다이(121)를 구비할 수 있다. 제1반도체 다이(121)는 마이크로 프로세서나 컨트롤러 등과 같은 로직(logic) 집적회로가 집적된 반도체 다이일 수 있다. 제1반도체 다이(121)는 에폭시 몰딩재(EMC)와 같은 제1보호층(123)에 의해 보호될 수 있다. 도 8에서 제1보호층(123)이 제1반도체 다이(121)의 일 표면, 예컨대, 상측 표면(129)를 덮는 형태를 가지는 것으로 묘사되고 있지만, 제1보호층(123)은 제1반도체 다이(121)의 상측 표면(129)을 노출하는 형태로 구비될 수 있다. 제1보호층(123)이 제1반도체 다이(121)의 상측 표면(129)을 외부로 노출하는 형태를 가짐으로써, 제1반도체 다이(121)로부터의 열 발산을 보다 유효하게 유도할 수 있다.
제1내부 연결배선(150)은 유전층(160) 내에 구비된 도전층 또는 다수의 도전층들과 이들을 연결하는 연결비아(interconnection via)들을 포함하는 배선 구조체를 포함할 수 있다. 제1내부 연결배선(150) 중 일부 부분인 제1그룹의 제1내부 연결배선(151)은 제2반도체 칩(200)과 제1반도체 칩(100), 실질적으로 제1반도체 다이(121)와의 전기적 연결 경로, 예컨대, 도 4에 제시된 제1전기적 경로(501)를 구성하는 일부 경로 부분을 구축하도록 구비될 수 있다.
제1그룹의 제1내부 연결배선(151)에 연결된 제1그룹의 제1접촉부(141)에 일 단부가 체결된 제1그룹의 제1도전성 접속재(510)는, 반대측의 다른 단부가 제2반도체 칩(200)의 제4표면(209) 부분에 마련된 제2접촉부(203)들 중의 일부 부분인 제1그룹의 제2접촉부(201)에 체결되도록 도입될 수 있다. 제2접촉부(203)들은 상호 구분될 수 있는 제1그룹의 제2접촉부(201)들과 제2그룹의 제2접촉부(202)들을 포함할 수 있다. 제1그룹의 제2접촉부(201)와 제1그룹의 제1도전성 접속재(510), 제1그룹의 제1접촉부(141) 및 제1그룹의 제1내부 연결배선(151)이 제1전기적 경로(도 4의 501)를 구축할 수 있다.
제1그룹의 제1내부 연결배선(151)과 구분되게 형성된 제2그룹의 제1내부 연결배선(152)은 제1그룹의 제1접촉부(141)과 구분되게 형성된 제2그룹의 제1접촉부(142)에 전기적으로 연결되도록 형성될 수 있다. 제2그룹의 제1접촉부(142)에 일부 단부가 접촉하도록 체결되는 제2그룹의 제2도전성 접속재(530)는 반대측의 다른 단부가 제2그룹의 제2접촉부(202)에 체결될 수 있다. 제1그룹의 제2접촉부(201)와 제2그룹의 제2접촉부(202)는 제2반도체 칩(200)의 외부와의 접속을 위한 단자(terminal)로 형성될 수 있으며, 실질적으로 동일한 형상 및 크기를 가지는 도전성 패드(pad)로 형성될 수 있다.
제2그룹의 제1내부 연결배선(152)은 유전층(160)에 의해 제1반도체 다이(121)과 격리 또는 절연되도록 유전층(160)의 표면 또는 내부에 함침되도록 형성될 수 있다. 제2그룹의 제1내부 연결배선(152)은 제2그룹의 제1접촉부(142)와 다른 영역에 위치하여 구분되도록 형성된 제3그룹의 제1접촉부(143)에 연결될 수 있다. 제2그룹의 제1내부 연결배선(152)들 개개는 제2그룹의 제1접촉부(142)들 개개와 제3그룹의 제1접촉부(143)들 각각을 연결하는 중간 연결배선 부분 또는 확장 연결배선 부분, 재배선(RDL) 부분으로 형성될 수 있다.
제1 및 제2그룹의 제1접촉부들(141, 142)은 제2반도체 칩(200)이 중첩하여 위치하는 부분일 수 있는 제1반도체 칩(100)의 제2영역(102)에 중첩되는 유전층(160) 부분에 위치하는 반면, 제3그룹의 제1접촉부(143)들은 인터포저(300)가 중첩하여 위치하는 부분일 수 있는 제1반도체 칩(100)의 제1영역(101)에 중첩되는 유전층(160) 부분에 위치할 수 있다. 제2그룹의 제1내부 연결배선(152)은 제2영역(103)에 위치하는 제2그룹의 제1접촉부(142)를 제1영역(101)에까지 연장시키는 확장 부분 또는 재배선 부분으로 도입될 수 있다. 제2그룹의 제1내부 연결배선(152)은 서로 격리된 다수 개의 도전 라인(line)을 포함하여 유전층(160) 표면 부분에 형성되거나, 또는 유전층(160) 내부에 서로 격리되고 서로 다른 층위에 위치하는 도전 라인들을 포함하여 형성될 수도 있다.
제3그룹의 제1접촉부(143)들 개개에는 제2그룹의 제2도전성 접속재(620)의 일 단부가 체결되고, 제2그룹의 제2도전성 접속재(620)의 반대측 다른 단부는 인터포저(300)의 제6표면(309) 부분에 마련된 접속 단자로서의 제3접촉부(310)들 중의 일부일 수 있는 제2그룹의 제3접촉부(312)에 체결될 수 있다. 제2그룹의 제2도전성 접속재(620)는 인터포저(300)에 제2그룹의 제1내부 연결배선(152)을 전기적으로 연결시킴으로써, 제2반도체 칩(200)을 인터포저(300)에 전기적으로 연결시킬 수 있다.
제2그룹의 제2도전성 접속재(620)와, 이에 각각 체결되는 제2그룹의 제3접촉부(312), 제3그룹의 제1접촉부(143), 제2그룹의 제1내부 연결배선(152), 제2그룹의 제1접촉부(142), 제2그룹의 제1도전성 접속재(530) 및 제2그룹의 제2접촉부(202)를 포함하는 전기적 경로가 도 4에 제시된 바와 같은 제2전기적 경로(602)를 구축할 수 있다. 이러한 제2전기적 경로(602)를 이루는 제2그룹의 제1내부 연결배선(152) 부분은 제2반도체 칩(200)을 제1반도체 다이(121)를 경유하지 않고 인터포저(300)에 전기적으로 연결시키는 경로를 제공한다. 제1반도체 칩(100) 부분에 제2그룹의 제1내부 연결배선(152), 제2그룹의 제1접촉부(142), 제3그룹의 제1접촉부(143) 등이 구비되지만, 이들로 이루어지는 경로는 제2반도체 칩(200)과 인터포저(300) 사이를 연결시키고자 경유하는 경유 경로 부분으로 구축될 수 있다.
제2그룹의 제3접촉부(312)와 구분되도록 위치하고 인터포저(300)의 제6표면(309) 부분에 도입되는 제1그룹의 제3접촉부(311)는 인터포저(300)의 외부와의 접속을 위한 단자(terminal)의 하나로 형성될 수 있으며, 제2그룹의 제3접촉부(312)와 실질적으로 동일한 형상 및 크기를 가지는 도전성 패드(pad)로 형성될 수 있다. 제1그룹의 제3접촉부(311)에 일 단부가 체결되는 제1그룹의 제2도전성 접속재(610)가 인터포저(300)와 제1반도체 칩(100)의 제1영역(101) 부분 사이에 도입된다. 제1그룹의 제2도전성 접속재(610)의 다른 단부는 제1반도체 칩(100)의 제4그룹의 제1접촉부(146)에 체결되어, 제1그룹의 제2도전성 접속재(610)가 인터포저(300)와 제1반도체 칩(100)을 연결시킨다.
제4그룹의 제1접촉부(146)는 제1반도체 칩(100)의 제2표면(109)을 제공하는 유전층(160)을 실질적으로 관통하는 제3그룹의 제1내부 연결배선(156)에 연결되고, 제3그룹의 제1내부 연결배선(156)은 제1반도체 칩(100)에 구비된 내부 제1반도체 다이(121)에 전기적으로 연결 접속될 수 있다. 제3그룹의 제1내부 연결배선(156)은 제1그룹의 제1내부 연결배선(151)과 마찬가지로, 주위의 유전층(160) 부분에 의해 다른 제1내부 연결배선(150)들과 격리 또는 절연될 수 있다. 제3그룹의 제1내부 연결배선(156)과 제1그룹의 제2도전성 접속재(610)가 실질적으로 연결됨으로써, 제1반도체 다이(121)와 인터포저(300)는 전기적 및 신호적으로 연결될 수 있다. 제3그룹의 제1내부 연결배선(156)과, 제4그룹의 제1접촉부(146), 제1그룹의 제2도전성 접속재(610) 및 제1그룹의 제3접촉부(311)를 포함하여 이루어지는 전기적 경로는 도 4에 제시된 바와 같은 제3전기적 경로(601)를 구축하여, 제1반도체 칩(100)과 인터포저(300) 간을 전기적 및 신호적으로 연결할 수 있다.
제1반도체 칩(100)의 유전층(160) 부분에 제1내부 연결배선(150) 구조가 제1그룹, 제2그룹 및 제3그룹의 제1내부 연결배선들(151, 152, 156)을 포함하도록 각각의 영역별로 구분되도록 구축되므로, 제1반도체 칩(100)에 제2반도체 칩(200)이 직접적으로 전기적 접속될 수 있고, 이와 함께, 제1반도체 칩(100)에 인터포저(300)가 직접적으로 전기적 접속될 수 있으며, 아울러, 제2반도체 칩(200)과 인터포저(300)가 제2그룹의 제1내부 연결배선(152)을 포함하는 경로에 의해 전기적으로 접속될 수 있다. 이러한 제2그룹의 제1내부 연결배선(152)을 포함하는 연결배선 구조에 의해서, 제1반도체 칩(100)에 제2반도체 칩(200)이 인터포저(300)와 나란히 중첩되게 배치되면서도, 제2반도체 칩(200)이 인터포저(300)와 전기적으로 접속될 수 있다.
도 9는 반도체 칩의 접촉부들의 배열을 보여준다.
도 9를 참조하면, 제2반도체 칩(200)의 제4표면(209)에 노출되도록 제2접촉부(203)들이 배치될 수 있다. 서로 구분되는 제2접촉부 제1영역(291)과 제2접촉부 제2영역(292)들 각각에 제1그룹의 제2접촉부(201)들과 제2그룹의 제2접촉부(202)들이 각각 배치될 수 있다. 제2접촉부 제1영역(291)에 대응되는 제1반도체 칩(100)의 제2표면(109) 부분에 제1접촉부 제1영역(191)이 설정되고, 제1그룹의 제1접촉부(141)들 개개가 제1그룹의 제2접촉부(201)들에 대응되도록 위치하며 제1접촉부 제1영역(191)에 배열될 수 있다. 제1그룹의 제1접촉부(141)는, 도 8에 제시된 바와 같이, 제1그룹의 제2접촉부(201)와 중첩 정렬되는 위치에 위치할 수 있다.
제1접촉부 제1영역(191)과 구분되어 이웃하는 제1접촉부 제2영역(192)이 제1반도체 칩(100)의 제2표면(109) 부분의 일정 영역으로 설정될 수 있다. 제1접촉부 제2영역(192) 내에 제2그룹의 제1접촉부(142)들이 제2그룹의 제2접촉부(202)들 개개에 대응되도록 위치할 수 있다. 제2그룹의 제1접촉부(142)는 제2그룹의 제2접촉부(202)와 중첩 정렬되는 위치에 위치할 수 있다. 제1접촉부 제2영역(192) 내에서 제2그룹의 제1접촉부(142)들과 이격된 위치에 제3그룹의 제1접촉부(143)들이 배치될 수 있다. 제3그룹의 제1접촉부(143)들은, 도 8에 제시된 바와 같이, 인터포저(도 8의 300)의 제2그룹의 제3접촉부(도 8의 312)와 중첩 정렬되는 위치에 위치할 수 있다. 제2그룹의 제1접촉부(142)와 제3그룹의 제1접촉부(143)들을 이격시키는 제2영역(192) 부분에, 제2그룹의 제1내부 연결배선(152)들이 배치되어 제2그룹의 제1접촉부(142)와 제3그룹의 제1접촉부(143)를 전기적으로 연결시킬 수 있다.
제1접촉부 제2영역(192)과 구분되어 이웃하는 제1접촉부 제3영역(193)이 제1반도체 칩(100)의 제2표면(109) 부분의 일정 영역으로 설정될 수 있다. 제1접촉부 제3영역(193) 내에 제4그룹의 제1접촉부(146)들이 배치되고, 제4그룹의 제1접촉부(146)들 개개는, 도 8에 제시된 바와 같이, 인터포저(도 8의 300)의 제1그룹의 제3접촉부(도 8의 311)와 중첩 정렬되는 위치에 위치할 수 있다.
도 10은 제1반도체 칩의 제1접촉부들의 배열을 보여준다.
도 10을 참조하면, 제1반도체 칩(100)의 제2표면(109) 부분에는 외부로의 접속을 위한 단자로서 제1접촉부(140: 141, 142, 143, 146)들이 배치될 수 있다. 도 9에 제시된 바와 같이, 제2반도체 칩(200)의 제2접촉부(203)들에 대응되도록 제1그룹의 제1접촉부(141)들 및 제2그룹의 제1접촉부(142)들이 배치될 수 있다. 제1그룹의 제1접촉부(141)들 및 제2그룹의 제1접촉부(142)들은 제2반도체 칩(도 8의 200)에 대응되는 제1반도체 칩(100)의 제2표면(109)의 일부 영역으로 설정되는 제1중첩 영역(162) 내에 배치될 수 있다. 제1중첩 영역(162)은 실질적으로 제2반도체 칩(도 8의 200)이 중첩되는 영역으로 설정될 수 있다. 도 8에 제시된 바와 같이, 인터포저(도 8의 300)의 제3접촉부(310)들에 대응되도록 제3그룹의 제1접촉부(143)들 및 제4그룹의 제1접촉부(146)들이 제1반도체 칩(100)의 제2표면(109)의 일부 영역으로 설정되는 제2중첩 영역(166) 내에 배치될 수 있다. 제2중첩 영역(166)은 실질적으로 인터포저(도 8의 300)가 중첩되는 영역으로 설정될 수 있다.
제1중첩 영역(162)이 제1반도체 칩(100)의 네 모서리 부분들에 각각 배치되도록 설정될 경우, 제1그룹의 제1접촉부(141)들 및 제2그룹의 제1접촉부(142)들은 각각의 제1중첩 영역(162) 내에 그룹지워져 구분되도록 배치될 수 있다. 제2중첩 영역(166)은 제1반도체 칩(100)의 가운데 부분에 길게 밴드(band) 형상을 가지도록 설정될 수 있다. 제2중첩 영역(166) 내에 제3그룹의 제1접촉부(143)들은 제2그룹의 제2의 접촉부(142)들에 인근하는 위치에 배치되고, 제4그룹의 제1접촉부(146)들은 제2중첩 영역(166)의 가운데 부분에 배치되어 양측으로 제2그룹의 제2의 접촉부(142)들의 배열이 위치하는 사이 부분에 길게 배열되도록 배치될 수 있다.
도 11은 반도체 패키지에서 패키지 기판 상에 실장된 인터포저 및 제1반도체 칩의 단면 구조를 보여준다.
도 11을 참조하면, 제2도전성 접속재(600)에 의해서 제1반도체 칩(100)에 체결되는 인터포저(300)는 제1반도체 칩(100)의 제2표면(109)에 대향하는 인터포저 바디(301)의 제6표면(309)을 구비할 수 있다. 인터포저 바디(301)의 제6표면(309)에 배치되는 제3접촉부(310)들은 제2도전성 접속재(600)에 체결되는 도전성 패드 형상으로 구비될 수 있다. 제3접촉부(310)들 개개는 제2도전성 접속재(600)들에 의해서 제1반도체 칩(100)의 제1접촉부(140)들에 각각 연결되도록 배치된다. 실질적으로 제3접촉부(310)들 개개는 대응되는 제1접촉부(140)들 각각에 중첩되는 위치에 정렬되도록 배치될 수 있다. 이에 따라, 제1접촉부(140)들 상호 간의 이격 간격 또는 피치는 제3접촉부(310)들 상호 간의 이격 간격 또는 피치와 실질적으로 같을 수 있다. 제3접촉부(310)와 제1접촉부(140) 사이에 제2도전성 접속재(600)가 도입되므로, 제2도전성 접속재(600)들 상호 간의 피치(P1)는 제3접촉부(310)들의 피치 또는 제1접촉부(140)들의 피치와 동일할 수 있다.
제1접촉부(140)는 제1반도체 칩(100) 부분에 위치하여 형성되므로, 웨이퍼 레벨(wafer level)에서 진행되는 공정 과정으로 패턴 형상이 형성될 수 있다. 이에 따라, 제1접촉부(140)는 수 ㎛ 내지 수십 ㎛ 크기를 가지는 패드 형상으로 형성될 수 있다. 제1접촉부(140)가 이러한 작은 크기의 패턴으로 형성되므로, 제1반도체 칩(100)의 제한된 표면 영역에 전기적 단자로서 수천 개가 배열되도록 형성될 수 있다. 제1접촉부(140)는 이에 체결될 제2도전성 접속재(600)가 마이크로 범프 형태로 도입되도록 수 ㎛ 내지 100 ㎛ 보다 작은 피치(P1)를 가지도록 형성될 수 있으며, 10 ㎛ 내외의 피치(pitch)를 가지며 다수 개가 도입될 수 있다. 이와 같이, 제1접촉부(140) 및 제2도전성 접속재(600)가 제한된 면적 내에 수천 개가 도입되는 것이 가능하도록 미세한 크기의 피치(P1)로 도입되므로, 인쇄회로기판 형태로 도입될 수 있는 패키지 기판(400) 상에 직접적으로 제2도전성 접속재(600)가 체결될 정도로 작은 피치를 가지는 회로 배선 패턴을 구현하기가 어렵다. 이에 따라, 제2도전성 접속재(600)가 접속될 정도로 작은 피치로 제3접촉부(310)를 구현할 수 있도록, 인터포저(300)는 실리콘 인터포저 형태로 도입될 수 있다. 실리콘 인터포저 형태는 실리콘 웨이퍼(Si wafer)를 이용함으로써 실리콘 가공 기술 또는 반도체 패턴 공정 기술을 적용할 수 있어, 제3접촉부(310)들이 미세한 피치(P1)를 가지도록 구현하는 것이 가능하다.
인터포저 바디(301)의 제6표면(309)에 반대되는 제5표면(308)에는 제3접촉부(310)와 전기적으로 연결되는 제4접촉부(340)가 다른 외부 기기와의 접속을 위해 구비될 수 있다. 제4접촉부(340)에 제3도전성 접속재(700)가 체결되어 인터포저(300)와 패키지 기판(400)을 전기적 및 기계적으로 접속시킬 수 있다. 제3도전성 접속재(700)는 제2도전성 접속재(600)에 비해 큰 크기의 범프를 포함하여 구비될 수 있다. 제4접촉부(340)들과 이들에 체결되는 제3도전성 접속재(700)들은 피치(P1) 보다 큰 피치(P2)를 가지며 배치될 수 있다. 제4접촉부(340) 및 제3도전성 접속재(700)들은 패키지 기판(400) 상에 인쇄회로기판(PCB) 기술에 의해서 구현될 수 있는 회로 배선 패턴들에 접속될 수 있을 정도로 큰 폭 크기 및 피치(P2)를 가지며 형성되어, 인터포저(300)와 패키지 기판(400)을 전기적으로 연결시킬 수 있다. 인터포저(300)는 제6표면(309) 및 제5표면(308)에 서로 다른 피치들(P1, P2)를 각각 가지는 제3접촉부(310) 및 제4접촉부(340)들을 구비하여, 제1반도체 칩(100)과 패키지 기판(400)을 상호 전기적으로 연결시키는 중간 부재일 수 있다.
인터포저 바디(301)의 서로 다른 두 표면들인 제6표면(309) 및 제5표면(308)에 각각 형성된 제3접촉부(310) 및 제4접촉부(340)을 전기적으로 연결시키기 위해서, 제2내부 연결배선(320, 330)이 인터포저 바디(301)를 실질적을 관통하는 연결 구조로 도입될 수 있다. 제2내부 연결배선(320, 330)은 제1그룹의 제2내부 연결배선(320)으로 실리콘관통비아(TSV) 형태의 제1관통전극(320)를 구비할 수 있고, 제1관통전극(320)과 제4접촉부(340)를 연결하는 도전층 또는 비아(via)들을 포함하는 제2그룹의 제2내부 연결배선(330)을 구비할 수 있다. 제1관통전극(320)은 제3접촉부(310)에 연결되도록 위치할 수 있다. 경우에 따라 제2그룹의 제2내부 연결배선(330)이 제3접촉부(310)에 직접 체결되도록 형성되고, 제1관통전극(320)이 제4접촉부(340)에 직접적으로 체결되도록 구비될 수도 있다.
도 12는 일 실시예에 따른 반도체 패키지의 제2반도체 칩을 보여준다.
도 12를 도 8과 함께 참조하면, 제1반도체 칩(도 8의 100)에 실장되는 제2반도체 칩(200)은 제2보호층(221)으로 보호된 제2반도체 다이(250)를 포함할 수 있다. 제2반도체 다이(250)는 실리콘 웨이퍼 또는 반도체 기판에 집적회로가 집적된 반도체 다이일 수 있다. 제2반도체 다이(250)는 DRAM 소자와 같은 메모리 소자일 수 있다. 제2반도체 칩(200)은 제2반도체 다이(250)를 제2보호층(221)으로 보호하고, 제1도전성 접속재(500)를 부착하여 패키징(package)한 패키지 형태로 도입될 수 있다.
제2반도체 다이(250)는 단일 개수가 제2반도체 칩(200)에 포함되도록 도입될 수 있다. 제2반도체 칩(200)의 메모리 용량을 증가시키기 위해서, 제2반도체 다이(250)는 다수 개가 하나의 제2반도체 칩(200) 내에 실장될 수 있다. 예컨대, 제2반도체 제1다이(251), 제2반도체 제2다이(253), 제2반도체 제3다이(255), 제2반도체 제4다이(257)가 실질적으로 수직하게 정렬되어 적층된 적층 패키지 형태로 제2반도체 칩(200)이 구성될 수 있다. 제2반도체 제1다이(251), 제2반도체 제2다이(253), 제2반도체 제3다이(255) 및 제2반도체 제4다이(257)는 동일한 형태 및 기능의 반도체 다이일 수 있다.
제2보호층(221)은 제2반도체 제1다이(251), 제2반도체 제2다이(253), 제2반도체 제3다이(255) 및 제2반도체 제4다이(257) 적층체의 측면 부분들을 덮고 최상층에 위치하는 제2반도체 제4다이(257)의 상측 표면(258)을 노출하도록 도입될 수 있다. 제2보호층(221)은 에폭시몰딩컴파운드(EMC: Epoxy Molding Compound)로 구성될 수 있으며, 몰딩 과정을 통해 형성될 수 있다. 제2반도체 제4다이(257)의 상측 표면(258)이 외측으로 노출되며 제2반도체 다이(250)들로부터 외부로의 열발산이 보다 용이해질 수 있다. 상측 표면(258)이 외측으로 노출된 제2반도체 제4다이(257)를 외부 환경의 스트레스(stress)로부터 유효하게 보호하기 위해서, 제2반도체 제4다이(257)는 하부의 다른 제2반도체 다이들(251, 253, 255) 보다 두꺼운 두께를 가지는 반도체 다이로 도입될 수 있다. 제2반도체 제1다이(251), 제2반도체 제2다이(253), 제2반도체 제3다이(255)는 상호 간에 실질적으로 동일한 두께를 가질 수 있으며, 제2반도체 제4다이(257) 보다는 얇은 두께를 가져 전체 제2반도체 칩(200)의 두께를 보다 얇게 유도할 수 있다.
다수 개가 적층되는 제2반도체 다이(250)들은 상호 간에 TSV와 같은 제2관통전극(261)을 포함하는 연결 구조(interconnection structure)를 구비할 수 있다. 제2관통전극(261)과 제2반도체 다이(250)의 표면에 노출되는 랜딩 패드(landing pad)와 같은 제5접촉부(265) 사이를 연결하기 위한 제3내부 연결배선(263)이 구비될 수 있다. 제2반도체 다이(250)들 사이에 제5도전성 접속재(264)가 도입되어, 제2반도체 다이(250)들 사이를 전기적 및 기계적으로 연결시킬 수 있다. 제5도전성 접속재(264)는 마이크로 범프 형태로 도입될 수 있다. 제2관통전극(261)의 끝단에는 제5도전성 접속재(264)와의 체결을 위한 접속 패드(도시되지 않음)가 더 구비될 수 있다. 제2반도체 다이(250)들 중 최상층에 위치하는 제2반도체 제4다이(257)는 그 상측에 다른 반도체 다이와 전기적으로 연결될 필요가 없으므로, TSV와 같은 제2관통전극(261)가 구비되지 않을 수 있다.
제2반도체 다이(250)들은 베이스 다이(base die: 270) 상에 적층될 수 있다. 베이스 다이(270)는 제2반도체 다이(250)와 전기적으로 연결되는 반도체 다이이며, 제2반도체 칩(200) 또는 제2반도체 다이(250)들을 제1반도체 칩(100)과 신호 교환하는 제2인터페이스(210)를 포함하도록 구비될 수 있다. 제2인터페이스(210)는 PHY 기능을 포함하여 구비될 수 있다. 베이스 다이(270)는 테스트 기능, 제2반도체 다이(500)의 메모리 셀 리페어(memory cell repair)를 위한 기능, PHY의 재배치 및 I/O 패드의 위치 재배치 등을 기능을 가지도록 구비될 수 있다.
베이스 다이(270)는 제2반도체 다이(250)와 TSV 연결 구조로 연결될 수 있다. 예컨대, 제2반도체 다이(250)의 제2관통전극(261)과 제5도전성 접속재(264)을 통해 제5접촉부(265) 제3내부 연결배선(264)를 경유하여 연결되는 제3관통전극(271)이 베이스 다이(270)에 구비될 수 있다. 제3관통전극(271)들 개개는 실질적으로 제2관통전극(263)과 각각 연결되는 포인트 투 포인트(point to point) 방식으로 연결될 수 있다. 예컨대, 제3관통전극(271)들은 제2관통전극(263)들이 위치하는 부분, 예컨대, 제2반도체 다이(250)은 중심 부분(center portion)에 중첩되는 베이스 다이(270)의 중심 부분에 위치할 수 있다.
제3관통전극(271)들과 제2반도체 칩(200)의 단자들인 제1도전성 접속재들(500)을 연결하는 제4내부 연결배선(277, 279)이 베이스 다이(270)에 구비될 수 있다. 베이스 다이(270)의 가장자리 부분, 즉, 제2반도체 칩(200)의 어느 한쪽 가장자리 부분에 위치하는 제1그룹의 제1도전성 접속재(510)들을 베이스 다이(270)의 중심 부분에 위치하는 제2관통전극(261)들에 연결하기 위해서, 제1그룹의 제4내부 연결배선(279)가 베이스 다이(270)에 구비될 수 있다. 제1그룹의 제4내부 연결배선(279)과 제1그룹의 제1도전성 접속재(510)들은 제2인터페이스(210)의 PHY 영역을 구성할 수 있다. 제2인터페이스(210)의 PHY 영역은, 도 6에 제시된 바와 같이 제1반도체 칩(100)의 제1인터페이스(도 6의 110)의 PHY 영역에 중첩되는 위치에 위치하여, 제1그룹의 제2도전성 접속재(510)에 의해 상호 연결될 수 있으므로, 제1반도체 칩(100)의 제1인터페이스(110) PHY 영역과 제2인터페이스(210) PHY 영역 사이의 배선 거리를 상대적으로 짧게 구현할 수 있다.
베이스 다이(270)의 다른 쪽 가장자리 부분, 즉, 제2반도체 칩(200)의 다른 쪽 가장자리 부분에 위치하는 제2그룹의 제1도전성 접속재(530)들을 베이스 다이(270)의 중심 부분에 위치하는 제2관통전극(261)들에 연결하기 위해서, 제2그룹의 제4내부 연결배선(277)가 베이스 다이(270)에 구비될 수 있다. 제2그룹의 제4내부 연결배선(277)과 제2그룹의 제1도전성 접속재(530)들이 배치되어 인터포저(300)와 상호 연결되는 부분으로 직접 억세스 영역(Direct Access region: 272)이 구성될 수 있다. 직접 억세스 영역(278)은 제2반도체 칩(200)의 테스트(test) 등과 같이 제1반도체 칩(100)을 개재하지 않고 제2반도체 칩(200)에 직접적으로 억세스할 때의 경로를 제공하기 위해서 구비될 수 있다.
베이스 다이(270) 및 제2반도체 다이(250)들의 적층 형상을 가지는 제2반도체 칩(200)은 광대역 메모리(HBM) 소자의 형태로 도입될 수 있다.
도 13은 반도체 패키지의 패키지 기판 및 실장된 인터포저를 보여준다.
도 13을 참조하면, 인터포저(300)와 제3도전성 접속재(700)에 의해서 체결되는 패키지 기판(400)은 인쇄회로기판(PCB)일 수 있다. 제3도전성 접속재(700)는 인터포저(300)를 경유하여 제1반도체 칩(100)과 패키지 기판(400)을 전기적 및 기계적으로 연결한다. 제3도전성 접속재(700)는 패키지 기판(400)의 제7표면(408)에 마련된 제6접촉부(410)에 체결됨으로써, 인터포저(300)를 패키지 기판(400)에 마련된 회로배선들에 연결시킬 수 있다. 제6접촉부(410)는 랜딩 패드 형태의 패턴으로 준비될 수 있으며, 인터포저(300)에 중첩되는 제7표면(408) 부분에 위치할 수 있다. 도 1에 제시된 바와 같이, 제2반도체 칩(200)이 위치하는 중첩 영역 부분인 칩 중첩 영역(408A)에는 실질적으로 제6접촉부(410)들이 배치되지 않을 수 있다.
패키지 기판(400)의 제7표면(408)에 반대되는 제8표면(409)에는 제6접촉부(410)들 개개에 실질적으로 대응될 수 있는 제7접촉부(480)이 배치될 수 있다. 제7접촉부(480)와 제6접촉부(410)를 상호 연결시키는 제5내부 연결배선(418)이 패키지 기판 바디(401)를 실질적으로 관통하는 도전층들 및 비아들의 조합으로 구성될 수 있다. 제7접촉부(480)에는 제4도전성 접속재(800)가 부착될 수 있다. 제4도전성 접속재(800)들은 제3도전성 접속재(700)들이 피치(P2) 보다 더 넓은 피치(P3)를 가지며 분산 배치될 수 있다. 제4도전성 접속재(800)가 체결되는 제7접촉부(480)들 또한 제3도전성 접속재(700)들이 체결되는 제6접촉부(410)들의 피치(P2) 보다 더 넓은 피치(P3)를 가지며 분산 배치될 수 있다. 제4도전성 접속재(800)는 제3도전성 접속재(700)들 보다 큰 폭 크기 또는 높이를 가지는 도전성 부재들로 이루어질 수 있다. 또한, 제7접촉부(480)들은 제6접촉부(410)들 보다 큰 폭 크기를 가지는 패드 패턴 형상으로 구비될 수 있다.
도 14은 반도체 패키지에서 패키지 기판 위에 배치된 접촉부들의 형상을 보여준다.
도 14를 참조하면, 패키지 기판(400)의 제7표면(408)에 마련되는 제6접촉부(410)들은 인터포저 중첩 영역(408B)에 모여 배열되는 형상으로 배치될 수 있다. 제2반도체 칩(200)들이 배치되는 칩 중첩 영역(408A)들에는 제6접촉부(410)들이 실질적으로 배치되지 않아, 패키지 기판(400)과 제2반도체 칩(200)과의 직접적인 전기적인 연결 경로가 구비되지 않는다. 도 15는 반도체 패키지를 보여주는 도면이다.
도 15를 참조하면, 반도체 패키지(15)는 제1반도체 칩(100)의 제2영역(102)의 제2표면(109) 부분에 제1도전성 접속재(500)에 의해서 체결된 제2반도체 칩(200)을 구비하고, 제1영역(102)의 제2표면(109) 부분에 제2도전성 접속재(600)에 의해서 체결된 협폭 인터포저(300)를 구비하며, 협폭 인터포저(300)는 제3도전성 접속재(700)에 의해 패키지 기판(400)의 중첩 영역(408B)에 체결될 수 있다. 패키지 기판(400)의 중첩 영역(408A)과 제2반도체 칩(200) 사이에 도전성 체결 구조가 도입되지 않으므로, 제2반도체 칩(200)의 제3표면(208)과 중첩 영역(408A)의 표면 부분은 상호 직접적으로 접촉하거나 맞닿게 위치하거나 또는 일정 간격 이격될 수도 있다. 일 실시예에서 도 15에 도시된 바와 같이 제2반도체 칩(200)의 제3표면(208)과 중첩 영역(408A)을 접착시키는 접착층(440)을 도입하여 제2반도체 칩(200)과 패키지 기판(400)을 보다 확고하게 고정시킬 수 있다. 접착층(440)은 절연성 접착 물질의 층으로 도입될 수 있다.
도 16은 반도체 패키지를 보여준다.
도 16을 참조하면, 반도체 패키지(16)는 제1반도체 칩(100)에 제1도전성 접속재(500)에 의해서 체결된 제2반도체 칩(200) 및 제2도전성 접속재(600)에 의해서 체결된 협폭 인터포저(300)를 구비하며, 협폭 인터포저(300)는 제3도전성 접속재(700)에 의해 패키지 기판(1400)에 체결될 수 있다. 제1반도체 칩(100)은 마이크로 프로세서나 컨트롤러 등을 포함하는 SoC 칩일 수 있으며, 동작 시 발열이 상당히 수반될 수 있다. 이러한 발열을 발산시키는 히트 스프레더(heat spreader: 950)를 제1반도체 칩(100)의 제1표면(108) 상에 도입할 수 있다. 히트 스트레더(950)는, 패키지 기판(400)의 제7표면(408)의 테두리 영역(408C)에 세워지게 도입되는 스티프너(stiffener)와 같은 지지재(910)에 의해 지지되어 패키지 기판(400)에 체결될 수 있다. 열 발산 효과를 제고하기 위해서, 히트 스프레더(950)과 제1반도체 칩(100)의 제1표면(108) 사이에 열적 인터페이스층(thermal interface material layer: 951)을 개재시킬 수 있다. 제2반도체 칩(200)은 도 12를 참조하여 설명한 바와 같이 HBM 소자 형태의 제2반도체 칩(도 12의 200)으로 도입될 수 있다.
도 17 및 도 18은 반도체 패키지를 보여주는 도면들이다.
도 17을 참조하면, 반도체 패키지(17)는 제1반도체 칩(100)에 제1도전성 접속재(500)에 의해서 체결된 제2반도체 칩(1200) 및 제2도전성 접속재(600)에 의해서 체결된 협폭 인터포저(300)를 구비하며, 협폭 인터포저(300)는 제3도전성 접속재(700)에 의해 패키지 기판(1400)에 체결될 수 있다. 제1반도체 칩(100)의 제2영역(102)의 제2표면(109)에 제4표면(1209)이 대향되도록 제2반도체 칩(1200)이 위치할 수 있다. 제2반도체 칩(1200)의 제3표면(1208)에 인근하는 일부 부분(1207)이 삽입되는 칩 삽입 홈(1491)이 패키지 기판(1400)의 제7표면(1408)에 구비될 수 있다.
도 18에 제시된 바와 같이, 칩 삽입 홈(1491)에 제2반도체 칩(1200)이 일부 부분(1207)이 삽입되므로, 제2반도체 칩(1200)의 두께(T)에 비해 패키지 기판(1400)의 제7표면(1408)에서 제2반도체 칩(1200)의 제4표면(1209)까지의 높이(H2)가 더 낮아질 수 있다. 제2반도체 칩(1200)의 일부가 칩 삽입 홈(1491)에 삽입되므로 깊이(D)만큼 높이(H2)가 줄어들 수 있다. 제1반도체 칩(100)과 패키지 기판(1400)의 제7표면(1408) 사이의 높이 이격 거리가 보다 짧아질 수 있어, 반도체 패키지(17) 전체의 두께가 보다 얇게 유도될 수 있다. 제2반도체 칩(1200)은 도 12를 참조하여 설명한 바와 같이 HBM 소자 형태의 제2반도체 칩(도 12의 200)로 도입될 수 있다. 패키지 기판(1400)의 제8표면(1409)에는 제4도전성 접속재(1800)들이 접속될 수 있다.
도 19는 반도체 패키지의 패키지 기판의 평면 형상을 보여준다.
도 19를 참조하면, 패키지 기판(1400)의 제7표면(1408)에 마련되는 제6접촉부(1410)들은 인터포저 중첩 영역(1408B)에 모여 배열되는 형상으로 배치될 수 있다. 제2반도체 칩(1200)들이 배치되는 칩 중첩 영역(1408A)들에는 제6접촉부(1410)들이 실질적으로 배치되지 않으며, 칩 중첩 영역(1408A)에는 도 17 및 도 18에 제시된 바와 같이 칩 삽입 홈(1491)들이 형성될 수 있다.
도 20 및 21은 반도체 패키지 및 인터포저 적층 구조를 보여주는 도면들이다.
도 20을 참조하면, 반도체 패키지(20)는 제1반도체 칩(100)에 제1도전성 접속재(500)에 의해서 체결된 제2반도체 칩(2200) 및 제2도전성 접속재(600)에 의해서 체결된 협폭 인터포저(2300)와 지지 인터포저(2390), 패키지 기판(400)을 포함할 수 있다. 제2반도체 칩(2200)은 도 12를 참조하여 설명한 바와 같은 HBM 소자 형태의 제2반도체 칩(도 12의 200)으로 도입될 수 있다. 협폭 인터포저(2300)와 지지 인터포저(2390)은 인터포저들 사이에 도입되는 제6도전성 접속재(2700)들에 상호 기계적 및 전기적으로 연결될 수 있다. 지지 인터포저(2390)는 협폭 인터포저(2300)를 지지하고 협폭 인터포저(2300)를 패키지 기판(400)과 연결시키는 중간 부재로 도입될 수 있다. 제2반도체 칩(2200)의 두께가 두꺼워 하나의 협폭 인터포저(2300)로는 패키지 기판(400)에 접속되기 어려운 경우, 협폭 인터포저(2300)의 제6도전성 접속재(2700)를 패키지 기판(400)에까지 연장시키는 부재로서 지지 인터포저(2390)이 도입될 수 있다.
도 21과 함께 도 20을 참조하면, 협폭 인터포저(2300)는 도 11을 참조하여와 지설명한 바와 같은 인터포저(도 11의 300) 형태로 도입될 수 있으며, 제6도전성 접속재(2700)는 제3도전성 접속재(700)의 형태로 도입될 수 있다. 협폭 인터포저(2300)는 인터포저 바디(2301)의 양측 표면들에 각각 배치되는 제3접촉부(2310)들 및 제4접촉부(2340)들을 구비되고, 제1그룹의 제2내부 연결배선(2320)으로 제1관통전극(2320)을 구비하고, 제1관통전극(2320)과 제4접촉부(2340)를 연결하는 제2그룹의 제2내부 연결배선(2330)을 구비할 수 있다. 협폭 인터포저(2300)와 이를 지지하도록 도입된 지지 인터포저(2390)는 제6도전성 접속재(2700)들에 상호 기계적 및 전기적으로 연결될 수 있다.
지지 인터포저(2390)는 인터포저 바디(2399)의 양측 표면들에 각각 배치되는 제8접촉부(2391)들 및 제9접촉부(2394)들을 구비되고, 제6내부 연결배선(2392)이 인터포저 바디(2399)를 실질적으로 관통하여 제8접촉부(2391)와 제9접촉부(2394)를 전기적으로 연결시키도록 구비될 수 있다. 제6내부 연결배선(2392)는 제4관통전극(2392)을 포함하는 형태로 구비될 수 있다. 제9접촉부(2394)에 접속 체결되는 제7도전성 접속재(2790)는 지지 인터포저(2390)와 패키지 기판(400)을 전기적 및 기계적으로 연결 및 체결시키기 위해서 도입될 수 있다.
지지 인터포저(2390)의 제8접촉부(2391)나 제9접촉부(2394), 또는 제7도전성 접속재(2790)들은 제2도전성 접속재(600)들의 피치보다 큰 피치로 도입될 수 있다. 지지 인터포저(2390)는 제1반도체 칩(100)과 직접적으로 접속되는 협폭 인터포저(2300)과 달리 회로배선들이 보다 큰 피치로 구비될 수 있어, 유기 인터포저(organic interposer) 형태로 도입될 수 있다. 협폭 인터포저(2300)는 제1반도체 칩(100)과 직접적으로 연결되므로, 미세한 회로배선들의 구현이 가능한 실리콘 인터포저 형태로 도입될 수 있다.
인터포저들(2300, 2390)을 적층한 적층체를 제1반도체 칩(100)과 패키지 기판(400) 사이에 도입하여 반도체 패키지(20)를 구현할 수 있으므로, 제2반도체 칩(2200)의 두께가 두꺼워 하나의 인터포저로서는 그 높이 레벨(level)을 맞출 수 없을 경우에도, 제1반도체 칩(100)과 패키지 기판(400) 사이를 전기적 및 신호적으로 연결하는 것이 가능하다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 제1반도체 칩,
200: 제2반도체 칩,
300: 협폭 인터포저.

Claims (67)

  1. 일 표면 부분에 제1, 제2, 제3그룹 및 제4그룹의 제1접촉부들, 및
    상기 제2 및 제3그룹의 제1접촉부들을 상호 연결하는 제2그룹의 제1내부 연결배선 부분을 포함하는 제1반도체 칩;
    상기 제1 및 제2그룹의 제1접촉부들에 각각 대응되는 제1 및 제2그룹의 제2접촉부들을 표면 부분에 포함하고 상기 제1반도체 칩의 일부 영역들에 각각 중첩되어 위치하는 제2반도체 칩들;
    상기 제3 및 제4그룹의 제1접촉부들에 각각 대응되는 제2 및 제1그룹의 제3접촉부들을 표면 부분에 포함하고 상기 제1반도체 칩의 다른 일부 영역에 중첩되어 위치하는 협폭 인터포저(interposer);
    상기 제1반도체 칩과의 사이에 상기 제2반도체 칩 및 상기 협폭 인터포저가 개재하도록 위치하는 패키지 기판;
    상기 제1 및 제2그룹의 제1접촉부들을 상기 제1 및 제2그룹의 제2접촉부들에 각각 연결시키는 제1그룹 및 제2그룹의 제1도전성 접속재들;
    상기 제3 및 제4그룹의 제1접촉부들을 상기 제2 및 제1그룹의 제3접촉부들에 각각 연결시키는 제2 및 제1그룹의 제2접속재들; 및
    상기 인터포저와 상기 패키지 기판을 체결시키는 제3도전성 접속재들을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1반도체 칩은
    상기 제1, 제2, 제3그룹 및 제4그룹의 제1접촉부들과 상기 제2그룹의 제1내부 연결배선 부분을 상호 격리하는 유전층을 상기 제2반도체 칩에 대향되는 표면 부분에 더 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1반도체 칩은
    상기 제1그룹의 제1접촉부들을 상기 제1반도체 칩 내부에 위치하는 제1반도체 다이(die) 부분에 전기적으로 연결하기 위해서 상기 유전층을 실질적으로 관통하는 제1그룹의 제1내부 연결배선 부분들을 더 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1그룹의 제1접촉부들, 상기 제1그룹의 제1내부 연결배선 부분들, 상기 제1그룹의 제1도전성 접속재들 및 상기 제1그룹의 제2접촉부들은
    상기 제1반도체 칩과 상기 제2반도체 칩을 상호 연결하여 상호 신호 교환하는 제1전기적 경로를 이루는 반도체 패키지.
  5. 제3항에 있어서,
    상기 유전층은
    상기 제2그룹의 제1내부 연결배선 부분과 상기 제1반도체 다이(die) 부분을 전기적으로 격리시키는 반도체 패키지.
  6. 제3항에 있어서,
    상기 제1반도체 칩은
    상기 제4그룹의 제1접촉부들을 상기 제1반도체 다이(die) 부분에 전기적으로 연결하기 위해 상기 유전층을 실질적으로 관통하는 제3그룹의 제1내부 연결배선 부분을 더 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제4그룹의 제1접촉부들, 상기 제3그룹의 제1내부 연결배선 부분들, 상기 제1그룹의 제2도전성 접속재들 및 상기 제1그룹의 제3접촉부들은
    상기 제1반도체 칩과 상기 인터포저를 상호 연결하여 상호 신호 교환하는 제3전기적 경로를 이루는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제2그룹의 제1접촉부들, 상기 제2그룹의 제1내부 연결배선 부분들, 상기 제3그룹의 제1접촉부들, 상기 제2그룹의 제1도전성 접속재들, 상기 제2그룹의 제2접촉부들, 상기 제2그룹의 제3접촉부들 및 상기 제2그룹의 제2접속재들은
    상기 제2반도체 칩과 상기 인터포저를 직접적으로 상호 연결하여 상호 신호 교환하는 제2전기적 경로를 이루는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제2그룹의 제1접촉부들은
    상기 제3그룹의 제1접촉부들이 위치하는 영역에 인근하는 영역에 배치되고,
    상기 제2그룹의 제2접촉부들은
    상기 제1접촉부들이 배치된 영역에 중첩되는 상기 제2반도체 칩 부분에 배치되는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제2반도체 칩들은
    상기 제1반도체 칩의 가장자리 영역들에 각각 중첩되도록 위치하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 협폭 인터포저는
    상기 제2반도체 칩들 사이에서 상기 제1반도체 칩의 가장자리 영역들 사이의 가운데 영역에 중첩되도록 위치하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 제1반도체 칩의 가운데 영역 부분은 종방향으로 길게 연장되어 상기 가장자리 영역들이 좌우 두 영역들에 각각 위치하도록 분리하는 된 밴드(band) 형상으로 설정되고
    상기 협폭 인터포저는 상기 종방향을 따라 길게 연장된 밴드 형상을 가지는 반도체 패키지.
  13. 제12항에 있어서,
    상기 협폭 인터포저는
    상기 제1반도체 칩의 종방향 길이 보다 더 긴 길이로 연장된 형상을 가지는 반도체 패키지.
  14. 제13항에 있어서,
    상기 제2반도체 칩들은
    상기 가장자리 영역들 각각에 2 개가 위치하도록 배치되어 상기 제1반도체 칩의 네 모서리 영역들에 각각 위치하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 제2그룹의 제1접촉부들은
    상기 제1반도체 칩의 네 모서리 영역 내에 상기 가운데 영역에 인근하는 부분에 배치되고,
    상기 제3그룹의 제1접촉부들은 상기 제1반도체 칩의 가운데 영역에서 상기 제2그룹의 제1접촉부들이 배치된 부분과 마주보는 부분들에 배치되고,
    상기 제2그룹의 제1내부 연결배선 부분들은 상기 가운데 영역 부분으로부터 상기 가장자리 영역 부분으로 연장되는 반도체 패키지.
  16. 제1항에 있어서,
    상기 제2반도체 칩은
    상기 패키지 기판의 표면에 대향되는 상기 제2반도체 칩의 표면이 상기 패키지 기판의 표면에 직접적으로 맞닿아 접촉하거나 또는 이격되도록 위치하는 반도체 패키지.
  17. 제1항에 있어서,
    상기 패키지 기판의 표면과 대향되는 상기 제2반도체 칩의 표면 사이에 개재되어 상호 체결시키는 접착층을 더 포함하는 반도체 패키지.
  18. 제1항에 있어서,
    상기 제2도전성 접속재들은
    상기 제3도전성 접속재들의 배치 피치(pitch) 보다 더 작은 피치를 가지며 배치된 반도체 패키지.
  19. 제1항에 있어서,
    상기 제2도전성 접속재들은
    상기 제3도전성 접속재들과 다른 크기를 가지는 반도체 패키지.
  20. 제1항에 있어서,
    상기 제2도전성 접속재들은
    상기 제1도전성 접속재들과 동일한 피치를 가지며 배치된 반도체 패키지.
  21. 제1항에 있어서,
    상기 제1도전성 접속재들은
    상기 제2반도체 칩의 상기 제1반도체 칩에 대향되는 표면 부분에만 배치되는 반도체 패키지.
  22. 제1항에 있어서,
    상기 제1반도칩 상에 배치되는 히트 스프레더(heat spreader)를 더 포함하는 반도체 패키지.
  23. 제22항에 있어서,
    상기 히트 스프레더(heat spreader)를 지지하도록 상기 패키지 기판의 테두리 영역에 세워지는 지지재를 더 포함하는 반도체 패키지.
  24. 제1항에 있어서,
    상기 패키지 기판은
    상기 제2반도체 칩이 중첩되는 표면 부분에 상기 제2반도체 칩의 일부 부분이 삽입될 삽입 홈을 더 포함하는 반도체 패키지.
  25. 제1항에 있어서,
    상기 제1반도체 칩은
    마이크로 프로세서, 마이크로 컨트롤러, 디지털 신호 처리 코어 또는 인터페이스를 포함하는 단일 칩 시스템(SoC)를 포함하는 반도체 패키지.
  26. 제1항에 있어서,
    상기 제2반도체 칩은
    메모리(memory) 칩을 포함하는 반도체 패키지.
  27. 제1항에 있어서,
    상기 제2반도체 칩은
    광대역 메모리(HBM) 칩을 포함하는 반도체 패키지.
  28. 제1반도체 칩;
    상기 제1반도체 칩의 일부 영역들에 각각 중첩되어 위치하는 제2반도체 칩들;
    상기 제1반도체 칩의 다른 일부 영역에 중첩되어 위치하는 협폭 인터포저(interposer);
    상기 제1반도체 칩과의 사이에 상기 제2반도체 칩 및 상기 협폭 인터포저가 개재하도록 위치하는 패키지 기판;
    상기 제1반도체 칩과 상기 제2반도체 칩을 체결시키는 제1도전성 접속재들;
    상기 제1반도체 칩과 상기 인터포저를 체결시키는 제2도전성 접속재들; 및
    상기 인터포저와 상기 패키지 기판을 체결시키는 제3도전성 접속재들을 포함하는 반도체 패키지.
  29. 제28항에 있어서,
    상기 제2반도체 칩들은
    상기 제1반도체 칩의 가장자리 영역들에 각각 중첩되도록 위치하는 반도체 패키지.
  30. 제29항에 있어서,
    상기 제2반도체 칩은
    상기 제1반도체 칩 보다 좁은 폭을 가지는 반도체 패키지.
  31. 제30항에 있어서,
    상기 협폭 인터포저는
    상기 제2반도체 칩들 사이에서 상기 제1반도체 칩의 가장자리 영역들 사이의 가운데 영역에 중첩되도록 위치하는 반도체 패키지.
  32. 제31항에 있어서,
    상기 협폭 인터포저는
    상기 제1반도체 칩 보다 좁은 폭을 가지는 반도체 패키지.
  33. 제30항에 있어서,
    상기 제1반도체 칩의 가운데 영역 부분은 종방향으로 길게 연장되어 상기 가장자리 영역들이 좌우 두 영역들에 각각 위치하도록 분리하는 된 밴드(band) 형상으로 설정되고
    상기 협폭 인터포저는 상기 종방향을 따라 길게 연장된 밴드 형상을 가지는 반도체 패키지.
  34. 제33항에 있어서,
    상기 협폭 인터포저는
    상기 제1반도체 칩의 종방향 길이 보다 더 긴 길이로 연장된 형상을 가지는 반도체 패키지.
  35. 제33항에 있어서,
    상기 제2반도체 칩들은
    상기 가장자리 영역들 각각에 2 개가 위치하도록 배치되어 상기 제1반도체 칩의 네 모서리 영역들에 각각 위치하는 반도체 패키지.
  36. 제35항에 있어서,
    상기 제2반도체 칩들 개개는
    상기 제1반도체 칩과의 신호 교환을 위한 제2인터페이스(interface)들을 각각 가지고,
    상기 제1반도체 칩은 상기 제2인터페이스들 각각에 대응되도록 상기 네 모서리 영역에 각각 위치하는 제1인터페이스들을 가지는 반도체 패키지.
  37. 제28항에 있어서,
    상기 제2반도체 칩은
    상기 패키지 기판의 표면에 대향되는 상기 제2반도체 칩의 표면이 상기 패키지 기판의 표면에 직접적으로 맞닿아 접촉하거나 또는 이격되도록 위치하는 반도체 패키지.
  38. 제28항에 있어서,
    상기 패키지 기판의 표면과 대향되는 상기 제2반도체 칩의 표면 사이에 개재되어 상호 체결시키는 접착층을 더 포함하는 반도체 패키지.
  39. 제28항에 있어서,
    상기 제2도전성 접속재들은
    상기 제3도전성 접속재들의 배치 피치(pitch) 보다 더 작은 피치를 가지며 배치된 반도체 패키지.
  40. 제28항에 있어서,
    상기 제2도전성 접속재들은
    상기 제3도전성 접속재들과 다른 크기를 가지는 반도체 패키지.
  41. 제28항에 있어서,
    상기 제2도전성 접속재들은
    상기 제1도전성 접속재들과 동일한 피치를 가지며 배치된 반도체 패키지.
  42. 제28항에 있어서,
    상기 제1도전성 접속재들은
    상기 제2반도체 칩의 상기 제1반도체 칩에 대향되는 표면 부분에만 배치되는 반도체 패키지.
  43. 제28항에 있어서,
    상기 제1반도칩 상에 배치되는 히트 스프레더(heat spreader)를 더 포함하는 반도체 패키지.
  44. 제43항에 있어서,
    상기 히트 스프레더(heat spreader)를 지지하도록 상기 패키지 기판의 테두리 영역에 세워지는 지지재를 더 포함하는 반도체 패키지.
  45. 제28항에 있어서,
    상기 패키지 기판은
    상기 제2반도체 칩이 중첩되는 표면 부분에 상기 제2반도체 칩의 일부 부분이 삽입될 삽입 홈을 더 포함하는 반도체 패키지.
  46. 제28항에 있어서,
    상기 제1반도체 칩은
    마이크로 프로세서, 마이크로 컨트롤러, 디지털 신호 처리 코어 또는 인터페이스를 포함하는 단일 칩 시스템(SoC)를 포함하는 반도체 패키지.
  47. 제28항에 있어서,
    상기 제2반도체 칩은
    메모리(memory) 칩을 포함하는 반도체 패키지.
  48. 제28항에 있어서,
    상기 제2반도체 칩은
    광대역 메모리(HBM) 칩을 포함하는 반도체 패키지.
  49. 제28항에 있어서,
    상기 제1반도체 칩은
    상기 제1도전성 접속재들의 일부와 상기 제2도전성 접속재들의 일부를 상호 연결하는 도전성 경유 경로들을 상기 제2반도체 칩에 대향되는 표면 부분에 포함하는 반도체 패키지.
  50. 제1반도체 칩;
    상기 제1반도체 칩의 일부 영역들에 각각 중첩되어 위치하는 제2반도체 칩들;
    상기 제1반도체 칩의 다른 일부 영역에 중첩되어 위치하는 협폭 인터포저(interposer);
    상기 협폭 인터포저를 지지하는 지지 인터포저;
    상기 제1반도체 칩과의 사이에 상기 제2반도체 칩 및 상기 협폭 인터포저와 상기 지지 인터포저의 적층체가 개재하도록 위치하는 패키지 기판;
    상기 제1반도체 칩과 상기 제2반도체 칩을 체결시키는 제1도전성 접속재들;
    상기 제1반도체 칩과 상기 협폭 인터포저를 체결시키는 제2도전성 접속재들;
    상기 협폭 인터포저와 상기 지지 인터포저를 체결시키는 제3도전성 접속재들; 및
    상기 패키지 기판을 체결시키는 제4도전성 접속재들을 포함하는 반도체 패키지.
  51. 제50항에 있어서,
    상기 제2도전성 접속재들은
    상기 제3도전성 접속재들의 배치 피치(pitch) 보다 더 작은 피치를 가지고,
    상기 제4도전성 접속재들의 배치 피치(pitch) 보다 더 작은 피치를 가지며 배치된 반도체 패키지.
  52. 제51항에 있어서,
    상기 제3도전성 접속재들은
    상기 제4도전성 접속재들의 배치 피치(pitch)와 실질적으로 동일한 피치를 가지며 배치된 반도체 패키지.
  53. 제51항에 있어서,
    상기 협폭 인터포저는
    실리콘 인터포저(silicon interposer)를 포함하고,
    상기 지지 인터포저는
    유기 인터포저(organic interposer)를 포함하는 반도체 패키지.
  54. 제1반도체 칩;
    상기 제1반도체 칩의 일부 영역들에 각각 중첩되어 위치하는 제2반도체 칩들;
    상기 제1반도체 칩의 다른 일부 영역에 중첩되어 위치하는 협폭 인터포저(interposer);
    상기 제1반도체 칩과의 사이에 상기 제2반도체 칩 및 상기 협폭 인터포저가 개재하도록 위치하는 패키지 기판; 및
    상기 제1반도체 칩의 일 표면 부분에 배치된 제2 및 제3그룹의 제1접촉부들, 및 상호 연결하는 제2그룹의 제1내부 연결배선 부분,
    상기 제2그룹의 제1접촉부들에 대응되도록 상기 제2반도체 칩 표면 부분에 배치된 제2그룹의 제2접촉부들,
    상기 제3그룹의 제1접촉부들에 대응되도록 상기 인터포저 표면 부분에 배치된 제2그룹의 제3접촉부들,
    상기 제2그룹의 제1접촉부들을 제2그룹의 제2접촉부들에 각각 연결시키는 제2그룹의 제1도전성 접속재들, 및
    상기 제3그룹의 제1접촉부들을 상기 제2그룹의 제3접촉부들에 각각 연결시키는 제2그룹의 제2접속재들을 포함하여 이루어져
    상기 제2반도체 칩을 상기 인터포저에 전기적으로 연결시키는 제2전기적 경로를 포함하는 반도체 패키지.
  55. 제54항에 있어서,
    상기 제1반도체 칩의 일 표면 부분에 배치된 제1그룹의 제1접촉부들, 및 연결되는 제1그룹의 제1내부 연결배선 부분,
    상기 제1그룹의 제1접촉부들에 대응되도록 상기 제2반도체 칩 표면 부분에 배치된 제1그룹의 제2접촉부들, 및
    상기 제1그룹의 제1접촉부들을 제1그룹의 제2접촉부들에 각각 연결시키는 제1그룹의 제1도전성 접속재들을 포함하여 이루어져
    상기 제2반도체 칩을 상기 제1반도체 칩에 전기적으로 연결시키는 제1전기적 경로를 더 포함하는 반도체 패키지.
  56. 제54항에 있어서,
    상기 제1반도체 칩의 일 표면 부분에 배치된 제4그룹의 제1접촉부들, 및 연결되는 제3그룹의 제1내부 연결배선 부분,
    상기 제4그룹의 제1접촉부들에 대응되도록 상기 인터포저 표면 부분에 배치된 제1그룹의 제3접촉부들, 및
    상기 제4그룹의 제1접촉부들을 제1그룹의 제4접촉부들에 각각 연결시키는 제1그룹의 제2도전성 접속재들을 포함하여 이루어져
    상기 인터포저를 상기 제1반도체 칩에 전기적으로 연결시키는 제3전기적 경로를 더 포함하는 반도체 패키지.
  57. 제54항에 있어서,
    상기 제2반도체 칩들은
    상기 제1반도체 칩의 가장자리 영역들에 각각 중첩되도록 위치하는 반도체 패키지.
  58. 제57항에 있어서,
    상기 협폭 인터포저는
    상기 제2반도체 칩들 사이에서 상기 제1반도체 칩의 가장자리 영역들 사이의 가운데 영역에 중첩되도록 위치하는 반도체 패키지.
  59. 제58항에 있어서,
    상기 제2반도체 칩들은
    상기 가장자리 영역들 각각에 2 개가 위치하도록 배치되어 상기 제1반도체 칩의 네 모서리 영역들에 각각 위치하는 반도체 패키지.
  60. 제59항에 있어서,
    상기 제2반도체 칩들 개개는
    상기 제1반도체 칩과의 신호 교환을 위한 제2인터페이스(interface)들을 각각 가지고,
    상기 제1반도체 칩은 상기 제2인터페이스들 각각에 대응되도록 상기 네 모서리 영역에 각각 위치하는 제1인터페이스들을 가지는 반도체 패키지.
  61. 제54항에 있어서,
    상기 제2반도체 칩은
    상기 패키지 기판의 표면에 대향되는 상기 제2반도체 칩의 표면이 상기 패키지 기판의 표면에 직접적으로 맞닿아 접촉하거나 또는 이격되도록 위치하는 반도체 패키지.
  62. 제54항에 있어서,
    상기 패키지 기판의 표면과 대향되는 상기 제2반도체 칩의 표면 사이에 개재되어 상호 체결시키는 접착층을 더 포함하는 반도체 패키지.
  63. 제54항에 있어서,
    상기 제1반도칩 상에 배치되는 히트 스프레더(heat spreader)를 더 포함하는 반도체 패키지.
  64. 제63항에 있어서,
    상기 히트 스프레더(heat spreader)를 지지하도록 상기 패키지 기판의 테두리 영역에 세워지는 지지재를 더 포함하는 반도체 패키지.
  65. 제54항에 있어서,
    상기 패키지 기판은
    상기 제2반도체 칩이 중첩되는 표면 부분에 상기 제2반도체 칩의 일부 부분이 삽입될 삽입 홈을 더 포함하는 반도체 패키지.
  66. 제54항에 있어서,
    상기 제1반도체 칩은
    마이크로 프로세서, 마이크로 컨트롤러, 디지털 신호 처리 코어 또는 인터페이스를 포함하는 단일 칩 시스템(SoC)를 포함하는 반도체 패키지.
  67. 제54항에 있어서,
    상기 제2반도체 칩은
    광대역 메모리(HBM) 칩을 포함하는 반도체 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210072885A (ko) * 2019-12-09 2021-06-18 주식회사 현대케피코 하이브리드 차량의 엔진오일 예열 장치 및 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8518796B2 (en) 2012-01-09 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die connection system and method
TWI611530B (zh) * 2016-10-14 2018-01-11 鈺橋半導體股份有限公司 具有散熱座之散熱增益型面朝面半導體組體及製作方法
US20180175002A1 (en) * 2016-12-15 2018-06-21 Intel Corporation Package-bottom interposers for land-side configured devices for system-in-package apparatus
KR20190056190A (ko) * 2017-11-16 2019-05-24 에스케이하이닉스 주식회사 열전달 플레이트를 포함하는 반도체 패키지 및 제조 방법
KR102566974B1 (ko) * 2018-07-11 2023-08-16 삼성전자주식회사 반도체 패키지
US10347302B1 (en) * 2018-07-16 2019-07-09 Eorex Corporation Memory layout for preventing reference layer from breaks
KR102556518B1 (ko) * 2018-10-18 2023-07-18 에스케이하이닉스 주식회사 상부 칩 스택을 지지하는 서포팅 블록을 포함하는 반도체 패키지
US11139270B2 (en) * 2019-03-18 2021-10-05 Kepler Computing Inc. Artificial intelligence processor with three-dimensional stacked memory
US10930592B2 (en) * 2019-05-07 2021-02-23 Google Llc Wafer level fan-out application specific integrated circuit bridge memory stack
US11107770B1 (en) * 2019-06-27 2021-08-31 Xilinx, Inc. Integrated electrical/optical interface with two-tiered packaging
US11670561B2 (en) * 2019-12-19 2023-06-06 Intel Corporation 3D buildup of thermally conductive layers to resolve die height differences
US11557568B2 (en) * 2020-02-26 2023-01-17 Taiwan Semiconductor Manufacturing Company. Ltd. Package and manufacturing method thereof
JP2022142084A (ja) 2021-03-16 2022-09-30 キオクシア株式会社 半導体装置
CN114937659B (zh) * 2022-07-21 2022-11-11 湖北三维半导体集成创新中心有限责任公司 芯片***
CN116759397A (zh) * 2023-08-16 2023-09-15 长电集成电路(绍兴)有限公司 一种芯片封装结构及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8390035B2 (en) * 2009-05-06 2013-03-05 Majid Bemanian Massively parallel interconnect fabric for complex semiconductor devices
US20110193235A1 (en) * 2010-02-05 2011-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC Architecture with Die Inside Interposer
US8866301B2 (en) * 2010-05-18 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers with interconnection structures
JP6014907B2 (ja) * 2011-12-22 2016-10-26 インテル・コーポレーション ウィンドウインタポーザを有する３ｄ集積回路パッケージ
KR20130075251A (ko) * 2011-12-27 2013-07-05 삼성전자주식회사 복수의 세그먼트로 구성된 인터포저를 포함하는 반도체 패키지
KR102021077B1 (ko) 2013-01-24 2019-09-11 삼성전자주식회사 적층된 다이 패키지, 이를 포함하는 시스템 및 이의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210072885A (ko) * 2019-12-09 2021-06-18 주식회사 현대케피코 하이브리드 차량의 엔진오일 예열 장치 및 방법

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