KR101696065B1 - 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 기판 위에 적층되는 다수의 반도체 칩을 인터포저를 이용하여 전기적 신호 교환 가능하게 연결시킬 수 있도록 한 새로운 구조의 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 기판의 상면에 인터포저를 별도로 부착하고, 이 인터포저를 통하여 기판에 부착되는 복수의 반도체 칩들간의 전기적인 인터커넥션이 용이하게 이루어질 수 있도록 한 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.

Description

멀티 칩 적층형 반도체 패키지 및 이의 제조 방법{MULTI-CHIP STACK TYPE SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 기판 위에 적층되는 다수의 반도체 칩을 인터포저를 이용하여 전기적 신호 교환 가능하게 연결시킬 수 있도록 한 새로운 구조의 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
멀티 칩 반도체 패키지는 마이크로 소자와 같은 로직 칩과 정보를 저장/재생할 수 있는 메모리 칩을 기판에 동일 선상 또는 상하로 적층시킨 후, 로직 칩과 로직칩을 전기적으로 연결함과 함께 로직 칩과 메모리 칩을 전기적으로 연결하는 구조로 제조된다.
첨부한 도 4는 종래의 멀티 칩 반도체 패키지를 도시한 단면도이다.
도 4에서, 도면부호 10은 도전성 패턴 및 비아홀이 여러층(multi-layer)으로 구성된 기판(PCB, Printed Circuit Board)을 지시한다.
상기 기판(10)의 내부에는 반도체 칩 상호 간을 전기적으로 연결시키기 위한 인터커넥션용 인터포저(12)가 내설되어 있다.
즉, 상기 기판(10)의 각 층을 형성하는 단계에서, 특정층의 원하는 위치에 복수개의 인터포저(12)를 내장시키고, 그 위에 도전성 패턴 및 절연층 등을 더 깔아주는 공정을 진행함으로써, 인터포저(12)가 내장된 기판(10)이 제조될 수 있다.
상기 기판(10) 위에는 여러개의 반도체 칩이 도전 가능하게 부착되는 바, 기판(10) 위에 부착된 제1반도체 칩(21)과 제2반도체 칩(22)이 인터포저(12)를 매개로 전기적인 인터커넥션이 이루어지고, 제2반도체 칩(22)과 제3반도체 칩(23)도 인터포저(12)를 매개로 전기적인 인터커넥션이 이루어지게 된다.
예를 들어, 상기 제1반도체 칩(21) 및 제2반도체 칩(22)의 본딩패드에 통상의 범핑 공정에 도전성 범프를 형성시킨 상태에서, 이 도전성 범프를 기판(10)의 최상층 도전성패턴에 도전 가능하게 융착시키는 동시에 인터포저(12)의 회로부에 융착시킴으로써, 제1반도체 칩(21)과 제2반도체 칩(22)이 인터포저(12)를 매개로 전기적인 인터커넥션이 이루어지고, 제2반도체 칩(22)과 제3반도체 칩(23)도 동일한 방식으로 인터커넥션된다.
그러나, 종래의 멀티 칩 반도체 패키지는 다음과 같은 문제점이 있다.
첫째, 기판의 특정층내에 복수개의 인터포저를 내장시킴에 따라, 기판 제조 공수 및 비용이 크게 증가하는 문제점이 있다.
즉, 기판의 특정층에 인터포저를 내장시킴에 따라, 기판 제조 공정이 복잡해지고, 기판의 내부 구조가 복잡해지므로, 기판 제조 공수 및 비용이 크게 증가한다.
둘째, 기판의 특정층내에 인터포저가 내장됨에 따라, 기판의 두께가 크게 증가하고, 인터포저의 열방출이 원활하게 이루어지지 않는 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 기판의 상면에 인터포저를 별도로 부착하고, 이 인터포저를 통하여 기판에 부착되는 복수의 반도체 칩들간의 전기적인 인터커넥션이 용이하게 이루어질 수 있도록 한 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 제1구현예에 따른 멀티 칩 적층형 반도체 패키지는: 기판과; 기판의 상면에 제1도전성범프를 매개로 도전 가능하게 적층되는 복수의 반도체 칩과; 각 반도체 칩의 저면과 기판의 상면 사이에 배치되는 동시에 각 반도체 칩에 제2도전성범프를 매개로 도전 가능하게 연결되어, 각 반도체 칩 간의 전기적인 인터커넥션이 이루어지도록 한 인터포저; 를 포함하여 구성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 제1구현예에 따른 멀티 칩 적층형 반도체 패키지 제조 방법은: 제1도전성범프가 범핑 공정에 의하여 형성된 복수의 반도체 칩을 구비하는 단계와; 상기 제1도전성범프가 형성된 복수의 반도체 칩을 일정 면적의 캐리어 다이 위에 적층 부착하는 단계와; 제2도전성범프가 범핑 공정에 의하여 형성된 인터포저를 구비하는 단계와; 상기 인터포저의 제2도전성범프를 복수의 반도체 칩에 걸쳐 도전 가능하게 연결하는 인터포저 부착 단계와; 상기 캐리어 다이에 각 반도체 칩이 부착 지지된 상태에서 각 반도체 칩의 제1도전성범프를 기판의 상면에 도전 가능하게 융착하는 반도체 칩 부착 단계; 를 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 제2구현예에 따른 멀티 칩 적층형 반도체 패키지는: 기판과; 상기 기판의 상면에 접착수단을 매개로 부착되는 인터포저와; 상기 기판의 상면에서 인터포저의 주변 위치에 범핑 공정에 의하여 도전 가능하게 형성되는 다수의 금속 포스트와; 상기 금속포스트에 연결되는 제1도전성범프와 상기 인터포저에 연결되는 제2도전성범프를 동시에 갖는 복수의 반도체 칩; 을 포함하여 구성되고, 상기 반도체 칩의 제1도전성범프를 금속포스트에 융착시키는 동시에 제2도전성범프를 인터포저에 융착시킨 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 제2구현예에 따른 멀티 칩 적층형 반도체 패키지 제조 방법은: 기판의 상면에서 인터포저 부착 자리의 주변 위치에 범핑 공정에 의한 다수의 금속포스트를 도전 가능하게 형성하는 단계와; 기판의 인터포저 부착 자리에 접착수단을 매개로 인터포저를 부착하는 단계와; 제1도전성범프와 제2도전성범프를 동시에 갖는 복수의 반도체 칩을 구비하는 단계와; 상기 반도체 칩의 제1도전성범프를 금속포스트에 융착시키는 동시에 제2도전성범프를 인터포저 위에 융착시키는 반도체 칩 적층 부착 단계; 를 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 제3구현예에 따른 멀티 칩 적층형 반도체 패키지는: 상면에 인터포저 안착홈이 가공된 기판과; 상기 기판의 인터포저 안착홈내에 접착수단을 매개로 부착되는 인터포저와; 상기 기판에 연결되는 제1도전성범프와 상기 인터포저에 연결되는 제2도전성범프를 동시에 갖는 복수의 반도체 칩; 을 포함하여 구성되고, 상기 반도체 칩의 제1도전성범프를 기판에 도전 가능하게 융착시키는 동시에 제2도전성범프를 인터포저에 도전 가능하게 융착시킨 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 제3구현예에 따른 멀티 칩 적층형 반도체 패키지 제조 방법은: 인터포저 안착홈이 가공된 기판을 제공하는 단계와; 상기 기판의 인터포저 안착홈내에 접착수단을 매개로 인터포저를 부착하는 단계와; 제1도전성범프와 제2도전성범프를 동시에 갖는 복수의 반도체 칩을 구비하는 단계와; 상기 반도체 칩의 제1도전성범프를 기판에 도전 가능하게 융착시키는 동시에 제2도전성범프를 인터포저에 도전 가능하게 융착시키는 단계; 를 포함하는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 기판의 상면에 복수개의 반도체 칩이 부착됨과 함께 각 반도체 칩 간의 전기적인 인터커넥션을 위한 인터포저를 기판의 외부에 부착함으로써, 각 반도체 칩 간의 전기적인 인터커넥션 작업이 원활하게 이루어질 수 있다.
둘째, 기판의 특정층내에 복수개의 인터포저를 내장시키는 기존 기술과 달리, 기판의 외부에 인터포저를 배치함으로써, 기판 제조 공수 및 비용을 절감할 수 있다.
셋째, 기판의 특정층내에 인터포저가 내장됨에 따라 인터포저의 열방출이 원활하지 않던 기존 기술과 달리, 인터포저가 기판 외부에 배치됨에 따라 열방출 효율을 향상시킬 수 있다.
도 1은 본 발명의 제1실시예에 따른 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 도시한 단면도,
도 2a 및 도 2b는 본 발명의 제2실시예에 따른 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 도시한 단면도,
도 3은 본 발명의 제3실시예에 따른 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 도시한 단면도,
도 4는 종래의 멀티 칩 적층형 반도체 패키지를 도시한 개략도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
제1실시예
첨부한 도 1은 본 발명의 제1실시예에 따른 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 도시한 단면도이다.
도 1에서, 도면부호 100은 도전성 패턴 및 비아홀이 여러층(multi-layer)으로 구성된 기판(PCB, Printed Circuit Board)을 지시한다.
상기 기판(100)의 상면에는 복수의 반도체 칩이 소정의 간격을 이루며 도전 가능하게 적층되는 바, 본 발명의 이해를 돕기 위하여 제1 내지 제3반도체 칩(210,220,230)이 적층 부착되는 것을 예로들어 설명하기로 한다.
이에, 상기 기판(100) 위에 제1 내지 제3반도체 칩(210,220,230)이 소정의 간격을 이루며 제1도전성범프(110)를 매개로 도전 가능하게 적층된다.
또한, 상기 기판(100)의 외부 위치 즉, 제1반도체 칩(210) 및 제2반도체 칩(220)의 일측 저면과 기판(100)의 상면 사이에 인터포저(300)가 배치되는 동시에 이 인터포저(300)는 제1 및 제2반도체 칩(210,220)의 일측 저면에 제2도전성범프(120)를 매개로 도전 가능하게 연결된다.
이때, 상기 인터포저(300)에는 미도시되었지만, 제2도전성범프(120)와 도전 가능하게 연결되는 재배선이 형성된다.
이에, 상기 제1반도체 칩(210)과 제2반도체 칩(220) 간의 전기적인 인터커넥션이 인터포저(300)의 재배선 및 제2도전성범프(120)를 통하여 이루어진다.
마찬가지로, 상기 제2반도체 칩(220)과 제3반도체 칩(230)도 위와 같은 인터포저(300)에 의하여 전기적인 인터커넥션이 이루어진다.
바람직하게는, 상기 복수의 반도체 칩 즉, 제1 내지 제3반도체 칩(210,220,230)은 로직 칩으로 채택되고, 상기 인터포저(300)는 메모리 칩으로 채택될 수 있다.
한편, 상기 제1 내지 제3반도체 칩(210,220,230)의 본딩패드와 인터포저(300)의 제2도전성범프(120)가 하기와 같이 설명되는 제조 공정 중 정확하게 매칭되어 전기적으로 연결되도록 제1 내지 제3반도체 칩(210,220,230)의 상면에는 하나의 캐리어 다이(240)가 동시에 적층 부착된다.
이러한 구성을 갖는 본 발명의 제1실시예에 따른 멀티칩 적층형 반도체 패키지의 제조 공정을 살펴보면 다음과 같다.
먼저, 제1도전성범프(110)를 갖는 복수의 반도체 칩이 구비된다.
즉, 상기 제1 내지 제3반도체 칩(210,220,230)의 본딩패드에 통상의 범핑 공정에 의하여 제1도전성범프(110)가 형성된다.
이어서, 위와 같이 구비된 제1 내지 제3반도체 칩(210,220,230)을 일정 면적의 캐리어 다이(240) 위에 부착하는 단계가 진행되며, 각 칩의 비활성면(제1도전성범프가 형성된 반대면)이 캐리어 다이(240) 위에 접착수단을 매개로 부착된다.
다음으로, 제2도전성범프(120)를 갖는 인터포저(300)가 구비되어, 제1 및 제2반도체 칩(210,220)에 동시에 도전 가능하게 적층 부착되고, 또한 제2 및 제3반도체 칩(220,230)에 동시에 도전 가능하게 적층 부착된다.
이때, 상기 인터포저(300)에는 미도시되었지만, 각 반도체 칩 간의 전기적인 인터커넥션을 위한 일종의 배선라인인 재배선이 도금 공정에 의하여 형성된 상태이며, 제2도전성범프가 재배선의 입출력패드에 통상의 범핑 공정에 의하여 융착된다.
따라서, 상기 인터포저(300)의 제2도전성범프(120)를 캐리어 다이(240) 위에 부착된 제1 및 제2반도체 칩(210,220)의 본딩패드에 융착시키는 동시에 제2 및 제3반도체 칩(220,230)의 본딩패드에 융착시키게 된다.
이에 따라, 상기 제1 및 제2반도체 칩(210,220)이 인터포저(300)에 의하여 전기적으로 연결되는 상태가 되고, 제2 및 제3반도체 칩(220,230)도 인터포저(300)에 의하여 전기적으로 연결되는 상태가 된다.
상기와 같이 캐리어 다이(240) 위에 제1 내지 제3반도체 칩(210,220,230)을 부착한 후, 제1 및 제2반도체 칩(210,220)을 비롯하여 제2 및 제3반도체 칩(220,230)에 인터포저(300)를 적층 부착함으로써, 캐리어 다이(240)와, 제1 내지 제3반도체 칩(210,220,230)과, 인터포저(300) 등이 하나로 모듈화된다.
이때, 상기 캐리어 다이(240) 위에 제1 내지 제3반도체 칩(210,220,230)을 적층시킨 상태에서, 인터포저(300)의 제2도전성범프(120)를 각 반도체 칩의 본딩패드에 균일하게 연결함으로써, 각 반도체 칩과 인터포저 간의 정확한 전기적 인터커넥션이 이루어질 수 있다.
최종적으로, 위와 같이 모듈화된 것을 기판에 도전 가능하게 부착함으로써, 본 발명의 제1실시예에 따른 멀티칩 적층형 반도체 패키지가 완성된다.
즉, 제1 내지 제3반도체 칩(210,220,230)의 본딩패드에 형성된 제1도전성범프(110)를 기판(100)의 도전성패턴 부분에 도전 가능하게 융착시킴으로써, 본 발명의 제1실시예에 따른 멀티칩 적층형 반도체 패키지가 완성된다.
이와 같이, 본 발명의 제1실시예는 기판(100)의 상면에 제1도전성범프(110)를 매개로 도전 가능하게 적층되는 복수의 반도체 칩(210,220,230)과, 각 반도체 칩(210,220,230)의 저면과 기판(100)의 상면 사이에 배치되는 동시에 각 반도체 칩(210,220,230)에 제2도전성범프(120)를 매개로 도전 가능하게 연결되는 인터포저(300)를 포함하는 구성을 통하여, 각 반도체 칩(210,220,230) 간의 전기적인 인터커넥션이 기판(100)의 외부에서 이루어지도록 한 멀티칩 적층형 반도체 패키지를 제공한다.
한편, 상기 인터포저(300) 자체가 메모리 칩으로 채택될 수 있지만, 인너포저(300) 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착될 수 있다.
제2실시예
첨부한 도 2a 및 도 2b는 본 발명의 제2실시예에 따른 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 도시한 단면도이다.
도 2a에서, 도면부호 100은 도전성 패턴 및 비아홀이 여러층(multi-layer)으로 구성된 기판(PCB, Printed Circuit Board)을 지시한다.
제1실시예와 마찬가지로, 상기 기판(100)의 상면에는 복수의 반도체 칩이 소정의 간격을 이루며 도전 가능하게 적층되는 바, 본 발명의 이해를 돕기 위하여 제1 내지 제3반도체 칩(210,220,230)이 적층 부착되는 것을 예로들어 설명하기로 한다.
본 발명의 제2실시예에 따른 멀티칩 적층형 반도체 패키지는 기판(100)의 상면에 접착수단을 매개로 부착되는 인터포저(300)와, 기판(100)의 상면에서 인터포저(300)의 주변 위치에 범핑 공정에 의하여 도전 가능하게 형성되는 다수의 금속 포스트(130)와, 금속포스트(130)에 도전 가능하게 연결되는 제1도전성범프(110)와 인터포저(300)에 도전 가능하게 연결되는 제2도전성범프(120)를 동시에 갖는 복수의 반도체 칩(210,220,230)으로 포함하여 구성된다.
바람직하게는, 상기 다수의 금속포스트(130)는 구리(Cu) 재질을 이용하여 기판(100)의 도전성패턴 위에 도금 공정에 의하여 일정 높이로 형성되고, 더욱 바람직하게는 상기 다수의 금속포스트(130)는 기판(100)에 부착되는 인터포저(300)와 동일 높이로 형성된다.
이때, 상기 인터포저(300)에는 미도시되었지만, 제2도전성범프(120)와 도전 가능하게 연결되는 재배선이 형성된다.
이에, 상기 제1반도체 칩(210)과 제2반도체 칩(220) 간의 전기적인 인터커넥션이 인터포저(300)의 재배선을 통하여 이루어지고, 마찬가지로 상기 제2반도체 칩(220)과 제3반도체 칩(230)도 인터포저(300)의 재배선에 의하여 전기적인 인터커넥션이 이루어진다.
바람직하게는, 상기 복수의 반도체 칩 즉, 제1 내지 제3반도체 칩(210,220,230)은 로직 칩으로 채택되고, 상기 인터포저(300)는 메모리 칩으로 채택될 수 있다.
이러한 구성을 갖는 본 발명의 제2실시예에 따른 멀티칩 적층형 반도체 패키지의 제조 공정을 살펴보면 다음과 같다.
먼저, 기판(100)의 상면에서 인터포저 부착 자리의 주변 위치에 통상의 범핑 공정 또는 도금 공정 등에 의한 다수의 금속포스트(130)를 도전 가능하게 형성하는 단계가 선행된다.
이어서, 상기 기판(100)의 인터포저 부착 자리에 접착수단을 매개로 인터포저(300)를 부착한다.
이때, 상기 인터포저(300)를 부착할 때, 다수의 금속 포스트(130)와 동일한 높이가 되도록 부착하도록 하고, 그 이유는 복수의 반도체 칩(210,220,230)에 동일 높이로 형성된 제1도전성범프(110)와 제2도전성범프(120)가 각각 금속포스트(130)와 인터포저(300)에 균일한 높이를 이루면서 접합될 수 있도록 함에 있다.
다음으로, 제1도전성범프(110)와 제2도전성범프(120)를 동시에 갖는 제1 내지 제3반도체 칩(210,220,230)을 구비한다.
즉, 상기 제1 내지 제3반도체 칩(210,220,230)의 본딩패드에 통상의 범핑 공정 또는 도금 공정 등을 이용하여 일정 높이의 도전성범프를 형성하되, 금속포스트(130)에 융착되는 제1도전성범프(110)는 큰 직경으로 형성하고, 인터포저(300)에 융착되는 제2도전성범프(120)는 제1도전성범프(110)에 비하여 작은 직경으로 형성하도록 한다.
따라서, 상기 제1반도체 칩(210)의 제1도전성범프(110)를 기판(200)의 금속포스트(130)에 융착시키는 동시에 제2도전성범프(120)를 인터포저(300)의 재배선에 형성된 입출력패드에 융착시키고, 마찬가지로 제2 및 제3반도체 칩(220,230)도 동일한 방식으로 기판(100)의 금속포스트(130) 및 인터포저(300)에 전기적으로 연결시킴으로써, 본 발명의 제2실시예에 따른 멀티 칩 적층형 반도체 패키지가 완성된다.
이와 같이 본 발명의 제2실시예는 기판(100)에 금속포스트(130)를 형성함과 함께 인터포저(300)를 부착한 상태에서, 각 반도체 칩(210,220,230)을 금속포스트(130) 및 인터포저(300)에 동시에 도전 가능하게 적층시킴으로써, 각 반도체 칩(210,220,230) 간의 전기적인 인터커넥션이 기판(100)의 외부에서 인터포저(300)를 통하여 이루어질 수 있다.
한편, 본 발명의 제2실시예에서도 첨부한 도 2b에서 보듯이, 상기 인터포저(300) 자체가 메모리 칩으로 채택될 수 있지만, 인너포저(300) 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착될 수 있다.
제3실시예
첨부한 도 3은 본 발명의 제3실시예에 따른 멀티 칩 적층형 반도체 패키지 및 이의 제조 방법을 도시한 단면도이다.
도 3에서, 도면부호 100은 도전성 패턴 및 비아홀이 여러층(multi-layer)으로 구성된 기판(PCB, Printed Circuit Board)을 지시한다.
제1 및 제2실시예와 마찬가지로, 상기 기판(100)의 상면에는 복수의 반도체 칩이 소정의 간격을 이루며 도전 가능하게 적층되는 바, 본 발명의 이해를 돕기 위하여 제1 내지 제3반도체 칩(210,220,230)이 적층 부착되는 것을 예로들어 설명하기로 한다.
본 발명의 제3실시예에 따른 멀티칩 적층형 반도체 패키지는 인터포저 안착홈(140)이 가공된 기판(100)과, 기판(100)의 인터포저 안착홈(140)내에 접착수단을 매개로 부착되는 인터포저(300)와, 기판(100)에 도전 가능하게 연결되는 제1도전성범프(110)와 인터포저(300)에 도전 가능하게 연결되는 제2도전성범프(120)를 동시에 갖는 복수의 반도체 칩(210,220,230)을 포함하여 구성된다.
이때, 상기 각 반도체 칩(210,220,230)의 제1도전성범프(110)를 기판(100)에 도전 가능하게 융착시키는 동시에 제2도전성범프(120)를 인터포저(300)에 도전 가능하게 융착시킴으로써, 각 반도체 칩들 간의 전기적 신호 교환이 기판(100)의 외부에서 인터포저(300)를 통하여 이루어지게 된다.
바람직하게는, 상기 복수의 반도체 칩 즉, 제1 내지 제3반도체 칩(210,220,230)은 로직 칩으로 채택되고, 상기 인터포저(300)는 메모리 칩으로 채택될 수 있다.
이러한 구성을 갖는 본 발명의 제3실시예에 따른 멀티칩 적층형 반도체 패키지의 제조 공정을 살펴보면 다음과 같다.
먼저, 기판(100)의 소정 위치에 인터포저 안착홈(140)을 형성한다.
상기 인터포저 안착홈(140)은 기판(100)내의 도전성패턴이 손상되지 않도록 레이저 가공 등을 통하여 가공할 수 있고, 바람직하게는 상기 인터포저 안착홈(140)은 기판(100)의 제조 단계에서 기판내에 도전성패턴을 배제한 홈 형상부를 미리 설계하여 형성시킬 수 있다.
다음으로, 상기 기판(100)의 인터포저 안착홈(140)내에 접착수단을 매개로 인터포저(300)를 부착하는 단계가 진행되며, 제1 및 제2실시예에서 설명된 바와 같이 인터포저(300)에는 미도시되었지만 도전성범프와 도전 가능하게 연결되는 일종의 회로라인인 재배선이 형성된다.
이때, 상기 인터포저(300)를 기판(100)의 인터포저 안착홈(140)내에 부착할 때, 인터포저(300)의 상면이 기판(100)의 상면과 동일 평면을 이루도록 부착하며, 그 이유는 복수의 반도체 칩(210,220,230)에 동일 높이로 형성된 제1도전성범프(110)와 제2도전성범프(120)가 각각 기판(100)과 인터포저(300)에 균일한 높이를 이루면서 접합될 수 있도록 함에 있다.
다음으로, 제1도전성범프(110)와 제2도전성범프(120)를 동시에 갖는 제1 내지 제3반도체 칩(210,220,230)을 구비한다.
즉, 상기 제1 및 제3반도체 칩(210,220,230)의 본딩패드에 통상의 범핑 공정또는 도금 공정 등을 이용하여 일정 높이의 도전성범프를 형성하되, 기판(100)에 융착되는 제1도전성범프(110)는 큰 직경으로 형성하고, 인터포저(300)에 융착되는 제2도전성범프(120)는 제1도전성범프(110)에 비하여 작은 직경으로 형성하도록 한다.
따라서, 상기 제1반도체 칩(210)의 제1도전성범프(110)를 기판(200)의 도전성패턴에 융착시키는 동시에 제2도전성범프(120)를 인터포저(300)의 재배선에 형성된 입출력패드에 융착시키고, 마찬가지로 제2 및 제3반도체 칩(220,230)도 동일한 방식으로 기판(100) 및 인터포저(300)에 전기적으로 연결시킴으로써, 본 발명의 제3실시예에 따른 멀티 칩 적층형 반도체 패키지가 완성된다.
이와 같이 본 발명의 제3실시예는 기판(100)의 인터포저 안착홈(140)내에 인터포저(300)를 부착한 상태에서, 각 반도체 칩(210,220,230)의 제1 및 제2도전성범프(110,120)를 기판(100) 및 인터포저(300)에 동시에 도전 가능하게 적층시킴으로써, 각 반도체 칩(210,220,230) 간의 전기적인 인터커넥션이 기판(100)의 외부에서 인터포저(300)를 통하여 이루어질 수 있다.
한편, 본 발명의 제3실시예에서도 상기 인터포저(300) 자체가 메모리 칩으로 채택될 수 있지만, 인너포저(300) 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착될 수 있다.
100 : 기판
110 : 제1도전성범프
120 : 제2도전성범프
130 : 금속포스트
140 : 인터포저 안착홈
210 : 제1반도체 칩
220 : 제2반도체 칩
230 : 제3반도체 칩
240 : 캐리어 다이
300 : 인터포저

Claims (21)

  1. 기판과;
    기판의 상면에 제1도전성범프를 매개로 도전 가능하게 적층되는 복수의 반도체 칩과;
    각 반도체 칩의 저면과 기판의 상면 사이에 배치되는 동시에 각 반도체 칩에 제2도전성범프를 매개로 도전 가능하게 연결되어, 각 반도체 칩 간의 전기적인 인터커넥션이 이루어지도록 한 인터포저;
    를 포함하고,
    상기 복수의 반도체 칩이 인터포저에 균일한 간격으로 부착되도록 복수의 반도체 칩 상면에는 하나의 캐리어 다이가 동시에 적층 부착된 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 복수의 반도체 칩은 로직 칩으로 채택되고, 상기 인터포저는 메모리 칩으로 채택된 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 인터포저 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착되는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
  5. 제1도전성범프가 범핑 공정에 의하여 형성된 복수의 반도체 칩을 구비하는 단계와;
    상기 제1도전성범프가 형성된 복수의 반도체 칩을 일정 면적의 캐리어 다이 위에 적층 부착하는 단계와;
    제2도전성범프가 범핑 공정에 의하여 형성된 인터포저를 구비하는 단계와;
    상기 인터포저의 제2도전성범프를 복수의 반도체 칩에 걸쳐 도전 가능하게 연결하는 인터포저 부착 단계와;
    상기 캐리어 다이에 각 반도체 칩이 부착 지지된 상태에서 각 반도체 칩의 제1도전성범프를 기판의 상면에 도전 가능하게 융착하는 반도체 칩 부착 단계;
    를 포함하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
  6. 청구항 5에 있어서,
    상기 반도체 칩 부착 단계시, 인터포저는 각 반도체 칩의 저면과 기판의 상면 사이에 배치되는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
  7. 청구항 5에 있어서,
    상기 인터포저 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착하는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
  8. 기판과;
    상기 기판의 상면에 접착수단을 매개로 부착되는 인터포저와;
    상기 기판의 상면에서 인터포저의 주변 위치에 범핑 공정에 의하여 도전 가능하게 형성되는 다수의 금속 포스트와;
    상기 금속포스트에 연결되는 제1도전성범프와 상기 인터포저에 연결되는 제2도전성범프를 동시에 갖는 복수의 반도체 칩;
    을 포함하여 구성되고,
    상기 반도체 칩의 제1도전성범프를 금속포스트에 융착시키는 동시에 제2도전성범프를 인터포저에 융착시킨 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
  9. 청구항 8에 있어서,
    상기 다수의 금속포스트는 구리(Cu) 재질을 이용하여 인터포저와 동일 높이로 형성된 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
  10. 청구항 8에 있어서,
    상기 복수의 반도체 칩은 로직 칩으로 채택되고, 상기 인터포저는 메모리 칩으로 채택된 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
  11. 청구항 8에 있어서,
    상기 인터포저 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착되는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
  12. 기판의 상면에서 인터포저 부착 자리의 주변 위치에 범핑 공정에 의한 다수의 금속포스트를 도전 가능하게 형성하는 단계와;
    기판의 인터포저 부착 자리에 접착수단을 매개로 인터포저를 부착하는 단계와;
    제1도전성범프와 제2도전성범프를 동시에 갖는 복수의 반도체 칩을 구비하는 단계와;
    상기 반도체 칩의 제1도전성범프를 금속포스트에 융착시키는 동시에 제2도전성범프를 인터포저 위에 융착시키는 반도체 칩 적층 부착 단계;
    를 포함하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
  13. 청구항 12에 있어서,
    상기 인터포저를 부착할 때, 다수의 금속 포스트와 동일한 높이가 되도록 부착하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
  14. 청구항 12에 있어서,
    상기 인터포저 위에 도전성범프를 매개로 메모리 칩을 더 적층 부착하는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
  15. 상면에 인터포저 안착홈이 가공된 기판과;
    상기 기판의 인터포저 안착홈내에 접착수단을 매개로 부착되는 인터포저와;
    상기 기판에 연결되는 제1도전성범프와 상기 인터포저에 연결되는 제2도전성범프를 동시에 갖는 복수의 반도체 칩;
    을 포함하여 구성되고,
    상기 반도체 칩의 제1도전성범프를 기판에 도전 가능하게 융착시키는 동시에 제2도전성범프를 인터포저에 도전 가능하게 융착시킨 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
  16. 청구항 15에 있어서,
    상기 기판의 인터포저 안착홈내에 부착된 인터포저의 상면은 기판의 상면과 동일 평면을 이루는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
  17. 청구항 15에 있어서,
    상기 복수의 반도체 칩은 로직 칩으로 채택되고, 상기 인터포저는 메모리 칩으로 채택된 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
  18. 청구항 15에 있어서,
    상기 인터포저 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착되는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지.
  19. 인터포저 안착홈이 가공된 기판을 제공하는 단계와;
    상기 기판의 인터포저 안착홈내에 접착수단을 매개로 인터포저를 부착하는 단계와;
    제1도전성범프와 제2도전성범프를 동시에 갖는 복수의 반도체 칩을 구비하는 단계와;
    상기 반도체 칩의 제1도전성범프를 기판에 도전 가능하게 융착시키는 동시에 제2도전성범프를 인터포저에 도전 가능하게 융착시키는 단계;
    를 포함하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
  20. 청구항 19에 있어서,
    상기 인터포저를 기판의 인터포저 안착홈내에 부착할 때, 인터포저의 상면이 기판의 상면과 동일 평면을 이루도록 부착하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
  21. 청구항 19에 있어서,
    상기 인터포저 위에 도전성범프를 매개로 메모리 칩이 더 적층 부착되는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 적층형 반도체 패키지 제조 방법.
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