TWI781530B - 高密度3d互連構形 - Google Patents

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TWI781530B
TWI781530B TW110104140A TW110104140A TWI781530B TW I781530 B TWI781530 B TW I781530B TW 110104140 A TW110104140 A TW 110104140A TW 110104140 A TW110104140 A TW 110104140A TW I781530 B TWI781530 B TW I781530B
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die
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dielet
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山傑 達布拉
曹志濤
胡坤忠
軍 翟
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美商蘋果公司
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Abstract

描述了電子封裝結構及系統，其中將3D互連結構整合至封裝重分布層及/或小晶片中，以用於將電力及信號遞送至晶粒。此類結構可明顯改善信號的輸入輸出(IO)密度及佈線品質，同時保持電力遞送可行。

Description

高密度3D互連構形
本文描述的實施例係關於半導體封裝，且更具體地係關於包括高密度3D互連的半導體封裝。
目前，可攜式及行動電子裝置(諸如，行動電話、個人數位助理(personal digital assistant,PDA)、數位相機、可攜式播放器、遊戲、及其他行動裝置)的市場需求要求將更多效能及特徵整合至越來越小的空間中。因此，晶粒的輸入/輸出密度與整合在單一封裝內的晶粒數目已顯著增加。已特別提出各種2.5D及3D封裝解決方案，將其作為多晶粒封裝解決方案以連接單一封裝內的相鄰晶粒。
根據本標的揭露之各種態樣，一種電子封裝包括一重分布層(redistribution layer,RDL)及在該RDL上的一晶粒。該RDL包括用於將電力及信號遞送至該晶粒的一3D互連結構。該RDL改善信號路徑的輸入輸出(IO)密度及佈線品質，同時保持電力遞送可行。
根據本標的揭露之其他態樣，一種電子系統包括一電路板。該電路板包括一負電力供應(Vss)著陸墊、一正電力供應(Vdd)著陸墊、及複數個信號著陸墊。一電子封裝係安裝在該電路板上且接合至該Vss著陸墊、該Vdd著陸墊、及該複數個信號著陸墊。該電子封裝包括一重分布層(RDL)、在該RDL上的一晶粒、及用於該Vss、該Vdd、及將信號遞送至該晶粒的一3D互連結構。
100:封裝
110:晶粒至晶粒間隙
112:密封環/劃線間隙
120:高/正供應接觸墊
121:接地/低/負供應接觸墊
130:信號接觸墊
150:金屬佈線
152:晶粒
200:封裝
220:Vdd接觸墊
221:接地接觸墊
230:信號接觸墊
250:金屬佈線導電線
252:組件/晶粒
300:多組件封裝
310:小晶片
320:高效能邏輯
321:低效能邏輯
340:封裝RDL/重分佈層
350:晶粒/SoC
360:導電凸塊/凸塊
400:封裝
402:電路板
410:小晶片
410a:小晶片
410n:小晶片
440:重分布層(RDL)
442:微凸塊
443:微凸塊
450:晶粒/SoC
452:導電凸塊/凸塊
455:重分布線
457:3D互連件/垂直線
470:輸入輸出(IO)區
480:凹口
500:封裝
510:第二組件/組件
512:IO區
515:組件佈線
520:高效能邏輯
521:低效能邏輯
550:晶粒
552:IO區
553:晶粒佈線
555:晶粒佈線
560:控制器
565:重分布線
570:IO區
600:封裝
610:小晶片
611:小晶片
612:IO區
614:IO區
615:佈線
620:高效能邏輯
621:低效能邏輯
650:晶粒/SoC
653:佈線
655:佈線
660:控制器
670:IO區
700:驅動器
710:線長度
715:小晶片
800:驅動器
810:線長度
815:小晶片
902:負供應端子
904:正供應電壓
910:SoC側解耦電容器/解耦電容器
920:小晶片側解耦電容器
1000:小晶片
1001:內部IO區/IO區
1020:堆疊小晶片
1021:內部IO區
1030:堆疊小晶片
1031:上IO區
1042:微凸塊(μ凸塊)
1100:封裝
1102:電路板
1110:小晶片
1111:重分布線
1112:重分布線
1113:重分布線
1140:重分布層/RDL
1145:鈍化層
1148:第一側
1149:第二側
1150:SoC/晶粒
1152:高效能邏輯
1154:低效能邏輯
1158:3D互連件
1160:凸塊
1161:凸塊
1162:凸塊
1163:凸塊
1164:凸塊
1170:著陸墊
1180:整合式被動裝置/裝置
1200:封裝
1202:電路條
1210:堆疊小晶片/小晶片
1211:重分布線
1212:重分布線
1213:重分布線
1240:重分布層/RDL
1245:鈍化層
1248:第一側
1249:第二側
1250:SoC/晶粒
1252:高效能邏輯
1254:低效能邏輯
1258:3D互連件
1260:凸塊
1261:凸塊
1262:凸塊
1263:凸塊
1264:凸塊
1265:凸塊
1266:凸塊
1270:著陸墊
1280:整合式被動裝置/裝置
1300:多組件封裝/封裝
1301:Vdd正供應平面
1302:Vss負供應平面
1310:小晶片
1311:重分布線
1312:重分布線
1313:重分布線
1315:堆疊通孔
1340:重分布層/封裝RDL/RDL
1345:鈍化層
1350:SoC/晶粒
1351:接觸墊
1353:墊
1355:偏移通孔
1371:Vdd線
1372:Vss線
1373:Vdd電力條/電力條
1374:Vss電力條/電力條
1380:接觸墊
1381:寬度
1382:長度/RDL電力條
1383:第二墊節距/RDL電力條
1384:第一墊節距/RDL電力條
1390:接觸墊
1392:RDL電力條
1393:RDL電力條
1394:RDL電力條
1395:3D互連結構
1440:增層層
1441:Vss網格平面
1442:導電信號線
1443:Vss網格平面
1444:Vdd網格平面
1445:鈍化層
1450:小晶片
1451:主體矽層
1452:接觸墊/接觸件
1460:微凸塊
1510:整合式被動裝置
1520:穿矽通孔
1540:增層層
1541:Vss網格平面
1542:導電信號線
1543:Vss網格平面
1544:Vdd網格平面
1545:鈍化層
1550:小晶片
1551:主體矽層
1552:接觸墊/接觸件
1555:微凸塊
1560:背側金屬層/金屬層/背側金屬
1570:導電凸塊
1610:整合式被動裝置
1620:穿矽通孔
1641:Vss網格平面
1642:導電信號線
1643:Vss網格平面
1644:Vdd網格平面
1645:鈍化層
1650:小晶片
1651:主體矽層
1660:背側金屬層
1662:額外背側金屬層/背側金屬層
1670:導電凸塊
1700:封裝
1702:電路板
1720:主體矽層
1722:整合式被動裝置
1724:TSV
1730:小晶片
1740a:增層層/增層
1740b:增層層
1741:Vss網格平面
1742:導電信號線
1743:Vss網格平面
1744:Vdd網格平面
1745:鈍化層
1746:微凸塊
1748:局部互連路徑
1750:晶粒/SoC
1760:背側金屬層
1762:額外背側金屬層
1770:導電凸塊
1780:封裝RDL/RDL
1782:RDL路徑
〔圖1〕繪示封裝之2D互連構形的俯視2D視圖。
〔圖2〕繪示根據實施例之多組件有機封裝的3D互連構形的俯視2D視圖。
〔圖3A〕係根據實施例之包括小晶片的多組件封裝之俯視2D視圖。
〔圖3B〕係根據實施例之包括小晶片的多組件封裝之截面側視圖繪示。
〔圖3C〕係根據實施例之包括小晶片的多組件封裝之截面側視圖繪示。
〔圖4A〕係根據實施例之包括小晶片的多組件封裝之俯視2D視圖。
〔圖4B〕係根據實施例之包括小晶片的多組件封裝之截面側視圖繪示。
〔圖5〕係具有2D並排構形的多組件封裝之俯視2D視圖。
〔圖6〕係根據實施例之具有包括小晶片的3D互連構形之多組件封裝的俯視2D視圖。
〔圖7〕係在兩個組件之間的並排構形互連的繪示。
〔圖8〕係根據實施例之3D互連構形的繪示。
〔圖9〕繪示根據實施例之3D互連構形的繪示。
〔圖10A〕係根據實施例之小晶片的截面側視圖繪示。
〔圖10B〕係根據實施例之堆疊小晶片的截面側視圖繪示。
〔圖10C〕係根據實施例之堆疊小晶片的截面側視圖繪示。
〔圖11〕係根據實施例之包括小晶片的多組件封裝之截面側視圖繪示。
〔圖12〕係根據實施例之包括堆疊小晶片的多組件封裝之截面側視圖繪示。
〔圖13A〕係根據實施例之具有3D互連構形之多組件封裝的俯視2D視圖。
〔圖13B〕係根據實施例之包括導電跡線的3D互連結構之截面圖。
〔圖13C〕係根據實施例之包括電力條的3D互連結構之截面圖。
〔圖14〕係根據實施例之包括3D互連結構的小晶片之截面側視圖繪示。
〔圖15〕係根據實施例之包括3D互連結構的小晶片之截面側視圖繪示。
〔圖16〕係根據實施例之包括3D互連結構的小晶片之截面側視圖繪示。
〔圖17〕係根據實施例之多組件封裝的截面側視圖繪示。
實施例描述了具有用於在多個組件之間電力遞送的三維(3D)互連結構之半導體封裝。可使用3D互連結構以在電路板與封裝組件(例如晶粒)之間、及/或封裝內的組件之間遞送電力。3D互連結構可包括在封裝重分布層(RDL)、封裝小晶片、及其組合內。
根據實施例之3D互連結構可包括用於將電力及信號傳遞至晶粒的電力條、電力平面、網格、堆疊通孔、及其他3D互連結構。此類3D互連構形可允許相較於2D互連構形(其中側向配線密度及墊尺寸會限制對晶片接觸墊的封裝佈線)之較低的成本及較高的輸入輸出(IO)密度。在實施例中，在3D互 連結構內的電力條係與晶粒墊/凸塊對準。寬的電力條可提供用於小電壓降(電流電阻(current resistance,IR))的充足金屬截面及足夠的電遷移邊限。電力條的配置可額外減少側向配線密度的負擔，及允許特定接觸墊/凸塊的群集。根據實施例之3D互連構形可減少對電子組件(例如，SoC)的晶片上佈線(on-chip routing)，且這節省了電力、面積、及通訊延時(communication latency)。
根據實施例之3D互連構形可併入待連接之眾多類型晶粒(例如，電力管理積體電路(power management integrated circuit,PMIC)、整合式電壓調節器(integrated voltage regulator,IVR)、圖形處理單元(graphics processing unit,GPU)、對其他晶片的主動式橋接件、IO小晶片等)。3D互連構形減少封裝面積，且這減少封裝成本及減少一給定產品的系統體積。在實施例中，該半導體封裝包括晶片單系統(system on chip,SoC)晶粒，該晶粒包括高效能邏輯區及低效能邏輯區。3D互連結構可至少部分位於低效能邏輯區下，以避免若3D互連結構在具有較高功率密度及較高溫度區的高效能邏輯區下對準所發生之干擾及退化。在實施例中，3D互連係實質上位於低效能邏輯區正下方。
根據實施例，小晶片可選地可包括在半導體封裝結構中，且該等小晶片可選地可包括3D互連佈線，或從封裝RDL卸載3D互連佈線的一部分。在一態樣中，小晶片包括細節距之組件至組件佈線，而可選的封裝RDL包括用於該封裝的粗節距扇出型佈線。以此方式，能避免將細節距佈線包括在RDL內的成本及複雜度。額外地，不必將具有貫矽通孔(TSV)的中介層包括在封裝內。
在另一態樣中，實施例描述了可可選地包括整合式被動裝置的小晶片構形，該整合式被動裝置諸如電阻器、電感器、電容器(例如，金屬-絕 緣體-金屬(metal-insulator-metal,MIM)電容器、渠溝電容器等)。根據實施例設想到用於將小晶片整合在封裝內的各種修改例及變化例。封裝可額外地包括背側RDL、相同或不同組件的組合、及散熱器、加強環、或內嵌型主動晶粒的加入。
在各種實施例中，參照圖式進行說明。然而，某些實施例可在無這些特定細節之一或多者的情況下實行或可與其他已知的方法及構形結合實行。在下列敘述中，為了提供對實施例的全面瞭解而提出眾多特定細節(例如，特定構形、尺寸、及程序等)。在其他例子中，為了避免不必要地使本實施例失焦，所以並未特別詳細地敘述公知的半導體程序及製造技術。此專利說明書通篇指稱的「一實施例(one embodiment)」係指與該實施例一同描述之具體特徵、結構、構形、或特性係包括在至少一實施例中。因此，此專利說明書通篇於各處出現之詞組「在一實施例中(in one embodiment)」不必然指稱相同實施例。此外，在一或多個實施例中，可以任何合適的方式結合特定特徵、結構、構形、或特性。
如本文所用之「至(to)」、「在...之間(between)」、及「在...上(on)」之用語可指稱一層相對於其他層的相對位置。一層在另一層「上」或接合「至」另一層或與另一層「接觸(contact))」可與另一層直接接觸或可具有一或多個中介層。一層介於(多個)層「之間」可直接與該等層接觸或可具有一或多個中介層。
已觀察到，具有使用細線金屬配線層的並排晶粒構形之多組件封裝有著限制。圖1繪示此封裝100之2D互連構形的俯視2D視圖。具體而言，圖1繪示在一並排的晶粒配置中之單一晶粒的側向互連佈線。如圖所示，在晶 粒152(例如，CPU晶粒、記憶體晶粒等)之間需要晶粒至晶粒(die to die,D2D)間隙110。亦可需要墊至密封環/劃線間隙112。如圖1所繪示，金屬佈線150及墊(例如，高/正供應(Vdd)接觸墊120、接地/低/負供應(Vss)接觸墊121、信號接觸墊130)在封裝中需要水平空間及寬度，且這降低了輸入輸出(IO)密度。佈線及通孔也彼此干擾，且這限制了配線密度。對於2D互連構形，有效通孔節距也增加。亦需要額外封裝區，以用於任何附接至該封裝的額外組件(例如，記憶體、邏輯等)。圖1也繪示金屬佈線150的周邊封阻，該周邊封阻阻止針對其他目的(例如，通用輸入/輸出(general-purpose input/output,GPIO)、電力等)之對墊的存取。並排的晶粒構形造成電力遞送問題。
圖2繪示根據實施例之多組件(例如多晶粒、晶片)有機封裝的3D互連構形的俯視2D視圖。封裝200包括至少一組件252(例如，晶片單系統(system on chip,SoC)、晶粒)及用於電力遞送的3D互連結構。相較於圖1的2D互連構形，在3D互連結構中之金屬佈線250主要可垂直佈線，以改善IO密度(例如，1.5至2x倍)。此外，金屬3D垂直佈線對晶粒252的周邊存取不會阻擋到與圖1的2D互連構形相同的程度。連接至接觸墊(例如，Vdd接觸墊220、接地接觸墊221(例如，Vss)、及信號接觸墊230)的導電線250可包括在封裝RDL及/或封裝小晶片(package chiplet)中，如將在下文描述中進一步詳細描述者。
根據實施例之多組件(例如，多晶粒、SoC，GPU晶粒、CPU晶粒、邏輯晶粒)封裝的3D互連構形基於有機封裝、密集的IO、及減少的佈線可具有較低的成本。此3D互連構形可應用至眾多晶粒類型(例如，記憶體、邏 輯分區(logic partition)、整合式電壓調節器、IO等)。這些晶粒類型也可用作多個組件之間的橋接件。
3D互連構形較高的IO密度使電子組件之間的鏈路速度下降到消除序列化的程度，從而降低記憶體IO(例如，DRAM)面積及成本。減少晶片上佈線(例如，SoC，記憶體、快取)節省電力、面積、及延時。
3D互連構形由於較少的佈線長度(例如，垂直佈線可短於側向佈線)、較少的電容負載、及較低的串擾而改善了互連效能。以接近記憶體或在記憶體中的解耦合電容器可改善電力遞送。根據實施例，可使用合適的技術(諸如覆晶接合)及使用導電凸塊(例如，銲料、微凸塊)來附接一組件。應理解組件附接也可以包括大量之組件的晶圓規模實施。這些組件可係相同類型的晶粒或封裝。例如，彼等二者可都係邏輯晶粒或封裝(例如，CPU、GPU、SoC等)或記憶體晶粒或封裝。在實施例中，多個組件可係不同類型的晶粒或封裝，或晶粒與封裝的組合。在實施例中，第一組件係CPU晶粒或封裝，而第二組件係GPU晶粒或封裝。
根據實施例之小晶片可僅包括佈線或額外的功能性，諸如積體電路區塊。小晶片可係一可重複使用的智慧財產(intellectual property,IP)區塊，其可提供不同電路功能性(例如，記憶體、邏輯、電力管理單元(power management unit,PMU)、整合式電壓調節器)。小晶片構形可選地可包括整合式被動裝置(諸如，電阻器、電感器、電容器等)。根據實施例而設想將小晶片整合在封裝內的各種修改及變化。
圖3A至圖3C繪示根據包括一或多個晶粒350及一或多個小晶片310的實施例之不同的多組件封裝300。現請參照圖3A，提供此多組件封裝的俯 視2D視圖。如圖所示，封裝300可包括一或多個小晶片310(例如，記憶體、快取、整合式被動裝置等)、一或多個晶粒350，及封裝RDL 340。晶粒350(例如，SoC)包括高效能邏輯320(例如、CPU、GPU、引擎)及低效能邏輯321。可將小晶片310定位在低效能邏輯321下方或底下。在一實例中，小晶片具有15至40微米的凸塊節距。根據實施例之封裝RDL 340及/或(多個)小晶片310可包括3D互連件(例如，垂直柱、堆疊通孔等)。在一些特定實施方案中，3D互連件可經構形為電力條、電力平面、網格、及其他結構。
現請參照圖3B至3C，提供根據實施例之多組件封裝的截面側視圖繪示。如圖3B所示，小晶片310可附接或安裝至重分布層340的底側並側向相鄰於複數個導電凸塊360。如在圖3C所示，小晶片310可嵌入在封裝RDL 340中。
現請參照圖4A，提供根據實施例之包括小晶片的多組件封裝之俯視2D視圖。如圖所示，封裝400可包括小晶片410a...410n(例如，記憶體、快取、整合式被動裝置等)、晶粒450(例如，SoC)、及複數個導電凸塊452(例如，銲料凸塊、C4)。各小晶片可側向偏離晶粒450，且各小晶片可包括定位在晶粒450正下方或正底下的輸入輸出(IO)區470。如本文所用，正下方或正底下係類似於如圖4A所示般理解，為包括至少一部分或完全垂直重疊。圖4B的微凸塊442與443及3D互連件457在晶粒450與小晶片410之間提供垂直的3D互連。應瞭解，雖然3D互連件係繪示為晶粒450與小晶片410的陰影之間的垂直線457，但此非嚴格要求的。3D互連構形可額外具有在陰影外側的側向組件，例如，呈條、網格、平面構形等。因此，3D互連件457可完全在陰影內，並且也 橫向延展在晶粒450或小晶片410的陰影外部，例如，用於對電路板402的電連接(例如，利用導電凸塊452)。
現請參照圖4B，提供根據實施例之包括小晶片的多組件封裝之截面側視圖繪示。可將小晶片410部分定位在SoC 450下方或底下。在一實例中，小晶片410以微凸塊442表面安裝至重分布層(RDL)440。在一些實施例中，電路板402上之一或多個頂部金屬層(例如，主邏輯板)可具有經移除以形成凹口480的部分，以允許用於小晶片410的餘隙。重分布線455將小晶片410電連接至另一組件(例如，記憶體)，該另一組件可選地在封裝RDL 440的頂部上側向相鄰於晶粒450，或定位在封裝400內的其他處，或在該封裝400外側的電路板402上。3D互連件457提供晶粒450與小晶片410之間的垂直連接。凸塊452提供RDL 440與電路板402之間的連接。
RDL 440可具有一或多條重分布線(例如455)及3D互連件(例如457)及鈍化層。重分布線的材料及3D互連件可形成自金屬材料，諸如：銅(Cu)；鈦(Ti)；鎳(Ni)；金(Au)；Ti、Ni、Au、或Cu之至少一者的組合；或其他合適金屬、合金、或金屬及/或合金的組合。鈍化層可係任何合適絕緣材料，諸如，氧化物、或聚合物(例如，聚醯亞胺)。在實施例中，RDL 440可包括形成以接觸凸塊或微凸塊的接觸墊。重分布線及3D互連件可使用合適技術形成，諸如電鍍或濺鍍，接著蝕刻等。可使用沉積及圖案化的順序在RDL 440內形成多個重分布線、3D互連件及鈍化層。
根據實施例的3D互連結構(例如，包括電力條、電力平面、網格、堆疊通孔、及其他3D互連結構)可減少對電子組件(例如，SoC)的佈線長度，允許電力需求的減少，減少組件之間的串擾、互連雜訊、線損耗、及減 少電容。此佈線長度的減少係繪示於圖5至圖6的俯視2D視圖繪示中，其等各別繪示2D並排構形及3D互連構形的佈線路徑。這些路徑係由晶片上及晶片外組件兩者所組成。
現請參照圖5，提供具有2D並排構形的多組件封裝之俯視2D視圖。如圖所示，封裝500包括晶粒550(例如，SoC)，該晶粒包括控制器560、IO區552、高效能邏輯520、及低效能邏輯521。控制器560可與低效能邏輯521分開或與該低效能邏輯包括。具有IO區512的第二組件510(例如，記憶體、晶粒、小晶片)係側向相鄰於晶粒550並在該晶粒外部，其相較於如圖6針對3D互連構形所繪示的佈線導致了長的晶粒佈線553及555及長的組件佈線515。重分布線565在IO區512與IO區552之間提供側向的電連接。例如，重分布線565可含在封裝RDL內。並排構形由於組件510而導致佈線至晶粒550的IO區552之封阻。晶粒550由於並排構形而僅在兩個側上針對IO區570(例如，GPIO區、高速輸入輸出(high speed input output,HSIO)區)具有邊緣可用性。
圖6繪示根據實施例之具有包括小晶片的3D互連構形之多組件封裝的俯視2D視圖。如圖所示，封裝600包括具有高效能邏輯620及低效能邏輯621的晶粒650(例如，SoC)。小晶片610及611在晶粒650下方或底下，相較於圖5中的佈線，這導致減少的晶粒佈線(例如，自小晶片610的IO區612至控制器660的佈線653、自控制器660至小晶片610的IO區612的佈線655)及亦減少的小晶片佈線(例如，自小晶片610至IO區612的佈線615)。小晶片611包括IO區614，及類似的減少佈線長度。具有小晶片610及611的3D互連構形與晶粒650垂直對準，可減少佈線至晶粒650(例如，SoC)的周邊區域之封阻。晶粒650由於3D互連構形而在三個側上針對IO區670(例如，GPIO區、HSIO區)具有邊 緣可用性。由於封裝RDL內的側向佈線長度減少、及減少的側向晶粒佈線653長度與小晶片佈線615長度，總佈線長度可減少。
在一實例中，高效能邏輯(例如，CPU、GPC)具有大於低效能邏輯的電流密度。高效能邏輯可具有比低效能邏輯的電流密度大2至4倍的電流密度。在另一實例中，高效能邏輯具有1至5Amps/mm2的電流密度。在另一實例中，高效能邏輯(例如，CPU、GPU、運算引擎)具有1至10Watts/mm2的功率密度，而低效能邏輯具有小於或等於0.5Watts/mm2的功率密度。在一些實施例中，功率密度對應於在一給定面積上之金屬佈線的實體密度。例如，高功率密度區包括較密集的金屬佈線，而低功率密度區包括較不密集的金屬佈線。在一些實施例中，功率密度對應於在一給定面積上之電路系統導通時間的持續時間。例如，高功率密度區包括維持在啟用或「導通」狀態中達一第一時間週期之一組電路系統，而低功率密度區包括維持在啟用或「導通」狀態中達一第二時間週期之一組電路系統(第二時間週期比第一時間週期的持續時間短)。在一些實施例中，功率密度對應於在一特定區域中電路的特定操作電壓。例如，高功率密度區包括在一第一電力軌上操作的電路系統，而低功率密度區包括在一第二電力軌上操作的電路系統。在實施例中，第一及第二電力軌以不同電壓操作。例如，第二電力軌可以低於第一電力軌的操作電壓操作。可將小晶片對準在低效能邏輯下方，以避免電力遞送的干擾及退化以及加熱負載累積。若將小晶片對準在具有高功率密度與高溫區的高效能邏輯下方，則這可能造成SoC效能退化。
在圖7至圖8的示意繪示中顯示以根據實施例之3D互連構形可達到信號完整性的改善。
圖7繪示互連兩個組件的並排構形。該構形顯示用於在一互連上驅動信號的驅動器700(例如，來自晶粒550)、互連的線長度710、及小晶片715(例如，組件510)。在一實例中，驅動器具有25至200歐姆的電阻，線長度大約為250至2,000微米，而線電阻大約20至100歐姆。驅動器及線尺寸係基於資料速率、線的信號完整性、邊緣速率需求、電力遞送雜訊、接收器的輸入規格、及驅動器與矽互連件的其他特性。
圖8繪示根據實施例之3D互連構形。該構形顯示驅動器800(例如，來自晶粒650)、互連件的線長度810、及小晶片815(例如，小晶片610)。在一實例中，驅動器800具有200歐姆的電阻，線長度大約為100至200微米，而線電阻大約1至10歐姆。相較於並排構形之較小的線長度與較小的驅動器電阻減少總電容，且因此降低了電力。明顯較短的線長度導致需要較少的電力、減少組件之間的串擾、減少互連雜訊、減少線損耗、且電容減小。
如先前所述，根據實施例之3D互連結構可包括額外組件，例如電阻器、電感器、電容器等。圖9繪示根據實施例之包括被動組件的3D互連構形。該構形顯示SoC側解耦電容器910、小晶片側解耦電容器920、正供應電壓904(例如，Vdd)、及負供應端子902(例如，Vss)。由於對小晶片側的短互連佈線，良好分布的解耦電容器相較於2D互連構形具有改善的電力完整性。根據實施例之解耦電容器910、920可以3D互連結構包括在例如封裝RDL及/或小晶片內。
直到此處已描述及繪示各種實施例，其點出將3D互連結構定位在晶粒(例如，SoC)正底下的各種益處。例如，此3D互連結構包括封裝RDL及/或小晶片的一部分。然而，此類小晶片位置可占用封裝所附接之電路板可用 的墊面積，這可導致可用的電力遞送網路(power delivery network,PND)區的封阻。
圖10A繪示根據實施例之小晶片的截面側視圖繪示。可將小晶片1000(例如，記憶體、邏輯等)部分定位在晶粒(例如，SoC 350、450、650、1150、1350)下方或底下。在一實例中，小晶片1000以微凸塊(μ凸塊)1042表面安裝至重分布層(例如，440、1140、1240、1340)。小晶片1000具有內部IO區1001。此IO區1001可用於3D互連結構中用於對晶粒的電力遞送。圖6也繪示具有內部IO區612及614的小晶片。小晶片1000的非陰影區可用於對封裝RDL的其他信號連接。如圖所示，此非陰影區可導致在PCB上方的陰影，其阻擋系統可用的PDN面積。可使用堆疊小晶片配置減少此PDN陰影，諸如圖10B至圖10C中所繪示者。
圖10B至圖10C係根據實施例之堆疊小晶片的截面側視圖繪示。可將堆疊小晶片1020、1030(例如，記憶體、邏輯、PMU等)部分定位在晶粒(例如，SoC 350、450、650、1250、1350)下方或底下。堆疊小晶片1020具有內部IO區1021。堆疊小晶片1030具有上IO區1031。可使用μ凸塊、晶圓上晶圓(wafer on wafer,WoW)或晶圓上晶片(chip on wafer,CoW)建構堆疊小晶片1020、1030。在一實例中，堆疊小晶片1020、1030以微凸塊1042表面安裝至重分布層(例如，440、1140、1240、1340)。
堆疊小晶片1020及1030相較於小晶片1000具有改善的電力遞送網路(用於SoC側)，且這由於SoC電力遞送較少的佈線距離而降低了所消耗能量。通常，可選擇邏輯小晶片使得其等具有較低的功率(較少的PDN需求)及熱需求，這可由堆疊構形支撐。如圖10B及10C所示之較小的堆疊小晶片幫助 減少小晶片的翹曲且因此避免由於保持Z高度小於銲球高度(例如，圖3B的凸塊360)所造成之較厚的矽。
這些較小的堆疊小晶片具有更多附接選項(例如，相對於熱壓接合的自對準銲料)、由於需要較少量銲料而減少凸塊節距、且可定位在滿足電力遞送及溫度標準之更合適的區域中。較小的小晶片可減少靜電放電(electrostatic discharge,ESD)、充電裝置模型(charge device model,CDM)充電，且這可允許較小的ESD結構，其減少面積及墊電容。
現在參照圖11，提供根據實施例之包括小晶片的多組件封裝之截面側視圖繪示。可將小晶片1110(例如，記憶體、邏輯、PMU)部分定位在封裝1100的晶粒1150(例如，SoC)下方或底下。晶粒1150包括高效能邏輯1152及低效能邏輯1154。在所繪示的實施例中，雖然小晶片1110係以微凸塊的方式接至RDL 1140，但其他連接的方法亦為可行的，或者小晶片1110可嵌入在RDL 1140中。RDL 1140包括重分布線1111至1113、鈍化層(例如，鈍化層1145)、通孔、及接觸墊。RDL 1140具有第一側1148與第二側1149。複數個導電凸塊(例如，銲料凸塊、μ凸塊、C4)係接合至RDL 1140的接觸墊或導電柱且也接合至電路板1102，以將信號路由至晶粒及小晶片。在一實例中，凸塊1160及1163提供用於負供應端子(例如，Vss)的電連接，凸塊1161及1164提供用於SoC的正供應電壓(例如，Vdd)的電連接，而凸塊1162提供用於小晶片1110的正供應電壓(例如，Vdd)的電連接。凸塊1160、1161、1162、1163、1164可接合至電路板1102上的對應著陸墊1170。整合式被動裝置1180(例如，電阻器、電感器、電容器等)也可定位在晶粒1150附近。晶片1150與小晶片1110之間的3D互連件1158使晶粒1150與小晶片1110之間的佈線距離最小 化。3D互連件1158可包括各種結構，包括電力條、電力平面、網格、堆疊通孔、柱、及其他結構。例如，裝置1180可係主動裝置(例如，記憶體、邏輯)，而小晶片(例如，小晶片1110)可在SoC 1150與裝置1180之間提供連接。在另一實例中，小晶片1110的背側可電連接至電路板1102(例如，以圖15至圖16所示的導電凸塊1570、1670)、或至其他佈線(例如，在圖3C的封裝RDL內)。
現請參照圖12，提供根據實施例之包括堆疊小晶片的多組件封裝之截面側視圖繪示。可將堆疊小晶片1210(例如，記憶體、邏輯)部分定位在封裝1200的晶粒1250下方或底下。該堆疊減少在主晶粒(例如，SoC)上之電力分布網路的晶粒陰影，允許更容易的電力完整性整合。再者，小晶片可能需要具有較低的功率密度，使得其自身的電力遞送網路(PDN)係可管理的。晶粒1250包括高效能邏輯1252及低效能邏輯1254。在一實例中，雖然堆疊小晶片1210使用微凸塊表面安裝至RDL 1240，但其他連接的方法亦為可行的，或者小晶片1110可嵌入在RDL 1240中。RDL 1240包括重分布線1211至1213及鈍化層(例如，鈍化層1245)。RDL 1240具有第一側1248與第二側1249。複數個導電凸塊(例如，銲料凸塊、C4)係接合至RDL 1240的接觸墊或導電柱且也接合至電路板1202，以將信號路由至SoC及小晶片。在一實例中，凸塊1260及1263提供用於負供應端子(例如，Vss)的電連接，凸塊1261及1264提供用於SoC的正供應電壓(例如，Vdd)的電連接，而凸塊1262提供用於小晶片1210的正供應電壓(例如，Vdd)的電連接。整合式被動裝置1280(例如，電阻器、電感器、電容器等)也可定位在晶粒1250附近。晶片1250與小晶片1210之間的3D互連件1258使晶粒1250與小晶片1210之間的佈線距離最小化。3D互連件1258可包 括各種結構，包括電力條、電力平面、網格、堆疊通孔、柱、及其他結構。由於小晶片1210減小的陰影，額外的凸塊1265及1266也可包括在此封裝1200中。這些凸塊1265、1266可選地可用於額外的電力遞送。凸塊1260、1261、1262、1263、1264、1265、1266可接合至電路板1202上的對應著陸墊1270。例如，裝置1280可係主動裝置(例如，記憶體、邏輯)，而小晶片(例如，小晶片1210)可在SoC 1250與裝置1280之間提供連接。在另一實例中，小晶片1210可電連接至電路板1202(例如，以圖15至圖16所示的導電凸塊1570、1670)，或至其他佈線(例如，在圖3C的封裝RDL內)。
現請參照圖13A，提供根據實施例之具有3D互連構形的多組件封裝1300之俯視2D視圖。如圖所示，封裝RDL 1340包括Vdd正供應平面1301、Vss負供應平面1302、及用於信號佈線的其他重分布線。在3D互連結構中也繪示Vdd線1371、及Vss線1372。這些Vdd線1371及Vss線1372可在接觸墊1351之間(及低於該等接觸墊)側向運行用於對晶粒1350的各種連接，包括信號遞送、Vdd、Vss等。因此，所繪示之接觸墊1351係在RDL 1340的頂側上用於與晶粒1350連接。
在實施例中，封裝RDL 1340包括各別用於Vdd及Vss的接觸墊1380及1390。在所繪示之實施例中，接觸墊1380、1390係配置成列或行，以改善對晶粒1350(例如，SoC)的電力遞送。因此，在圖13A所繪示之接觸墊1380、1390係在RDL 1340的頂側上用於與晶粒1350連接。在封裝RDL 1340內，接觸墊1380、1390可各別(例如，部分或完全)配置在Vdd電力條1373及Vss電力條1374正上方，且與該等電力條電接觸。
根據實施例之3D互連結構藉由將電力條(例如，部分或完全)定位在接觸墊正底下、及藉由基於功能將接觸墊群聚在一起，可允許接觸墊密度增加。在一實例中，墊配置成具有包括寬度1381、長度1382、第一墊節距1384、及第二墊節距1383的特徵之陣列。這些特徵的範圍可自十微米至數百微米。陣列中之墊可各自具有類似的尺寸，或用於電力遞送的墊相較於非電力墊可具有較大尺寸。在此實例中，陣列具有64個信號、Vdd墊、及Vss墊。在一特定實例中，第一墊節距1384係10至30微米而第二墊節距1383係10至30微米，以提供高IO密度。
如圖13A所繪示，小晶片1310可位於多個位置。例如，小晶片1310(實線)可位於側向相鄰於晶粒1350之封裝RDL 1340的頂部上。例如，小晶片1310(虛線)可位於RDL 1340內或該RDL底下。雖然小晶片1310未繪示為在晶粒1350正底下、或至少部分在該晶粒正底下，但根據實施例應理解，小晶片1310可(至少部分或完全)位於晶粒1350正底下，以促進3D互連結構較短的佈線長度。在一實例中，封裝1300由於該封裝的3D互連構形而具有最小的SoC及小晶片佈線。小晶片1310可包括被動或主動裝置。
現請參照圖13B，提供根據實施例之包括導電跡線的3D互連結構之截面圖。具體而言，圖13B的3D互連結構包括在圖13A所示之Vdd線1371、Vss線1372、及接觸墊1351。
3D互連結構1395係RDL 1340可具有一或多個重分布線及鈍化層的一部分。RDL 1340包括多個重分布線1311、1312、1313及鈍化層1345。在實施例中，RDL 1340的第一側包括用於與晶粒接觸之接觸墊1351(諸如在凸塊金屬墊下方)，而RDL 1340的第二側包括用於與小晶片及/或PCB接觸之墊1353。 在所繪示的實施例中，RDL 1340額外包括複數個堆疊通孔1315及偏移通孔1355。通孔的堆疊支撐了高密度3D互連。Vdd線1371與Vss線1372可配置在用於遞送至各種接觸墊1351的3D互連跡線之間。
現請參照圖13C，提供根據實施例之具有包括圖13A的接觸墊(例如，1380、1390)及電力條1373、1374之3D互連構形的多組件封裝的截面圖。RDL電力條1382至1384對應於圖13A的Vdd電力條1373，而RDL電力條1392至1394對應於圖13A的Vss電力條1374。因此，電力條可包括呈一或多個金屬層的金屬線，且可使用著陸或非著陸通孔來堆疊。這些電力條包括寬的導電金屬線，該等導電金屬線具有用於小電流(I)電阻(R)降的充足金屬截面及足夠的電遷移邊限。這些電力條在圖13C中繪示為水平條，用於改善對晶粒的電力遞送。雖然在圖13B至13C中繪示具有堆疊及非著陸通孔的Vss及Vdd電力條結構，但應理解，根據實施例之3D互連結構可包括用於電力及信號遞送之電力平面、網格、堆疊通孔、及其他3D互連結構。
也可使用小晶片以連接兩個並排晶粒。在圖14、15、16、及17中顯示此類互連小晶片。如先前所述，也可(或替代地)在一或多個小晶片內提供3D互連結構(諸如在封裝RDL 1340內圖13A至13C所繪示者)。圖14至圖17繪示包括增層層1440之不同的小晶片構形，該增層層利用用於對小晶片之電力遞送的電力網格平面。類似地，所繪示之網格平面也可為電力條，如關於圖13A至13C所描述。
圖14根據實施例繪示具有增層層的小晶片之截面側視圖。小晶片1450(例如，矽小晶片)可選地可部分定位在晶粒(例如，SoC)下方或底下，如在本文中不同實施例所討論。增層層1440可形成在主體矽層1451上。增 層層1440包括導電線(例如，Vss網格平面1441、導電信號線1442、Vss網格平面1443、Vdd網格平面1444)及鈍化層(例如，鈍化層1445)。應理解此配置僅係例示性用於說明之目的，且實施例可變化。額外的金屬可幫助改善對晶粒的PDN，並增加兩個晶粒之間的佈線(例如，呈並排方式的多晶粒SoC構形，其中小晶片1450作為晶粒之間的橋接件)。微凸塊1460將小晶片1450附接至封裝RDL。在實施例中，小晶片1450的頂側包括微凸塊1460附接至其上的接觸墊1452。一或多個接觸件1452可附接至Vdd網格平面、Vss網格平面、或導電信號線。小晶片中的Vdd、Vss網格平面繼而可電連接至在封裝RDL 1340內的一或多個Vdd線1371、Vss線1372、Vdd電力條1373、或Vss電力條1374。
圖15根據實施例繪示具有增層層的小晶片之截面側視圖。小晶片1550包括形成於主體矽層1551上的增層層1540，其也可包括至少部分形成於其中的整合式被動裝置1510(諸如電容器等)。增層層1540包括導電線(例如，Vss網格平面1541、導電信號線1542、Vss網格平面1543、Vdd網格平面1544)及鈍化層(例如，鈍化層1545)。穿矽通孔1520可選地可經形成以將Vdd或Vss網格平面電耦合至背側金屬層1560。因此，小晶片1550的背側可包括金屬層1560以增加PDN、及金屬體積。導電凸塊1570(例如，銲料凸塊、C4)接合至背側金屬1560，且也可接合至電路板以將信號及電力路由至增層層。與導電凸塊1570電連接可明顯改善PDN。此添加額外的程序步驟，且可視為可選的。微凸塊1555將將小晶片1550附接至封裝RDL。在實施例中，小晶片1550的頂側包括微凸塊1555附接至其上的接觸墊1552。一或多個接觸件1552可附接至Vdd網格平面、Vss網格平面、或導電信號線。小晶片中的Vdd、Vss網格平面 繼而可電連接至在封裝RDL 1340內的一或多個Vdd線1371、Vss線1372、Vdd電力條1373、或Vss電力條1374。
現請參照圖16，提供根據實施例之具有增層層的小晶片之截面側視圖繪示。小晶片1650(例如，具有整合式被動裝置1610的矽小晶片)可經部分定位在SoC下方或底下，如在本文中不同實施例所討論。增層層1640可形成在主體矽層1651上，並包括導電線(例如，Vss網格平面1641、導電信號線1642、Vss網格平面1643、Vdd網格平面1644)及鈍化層(例如，鈍化層1645)。穿矽通孔1620將Vdd或Vss網格平面電耦合至背側金屬層1660。也可提供額外背側金屬層1662以改善電力遞送及減少翹曲。因此，小晶片1650的背側可包括多個金屬層以支撐PDN。導電凸塊1670(例如，銲料凸塊、C4)可選地接合至背側金屬層1662，且也可接合至電路板以將信號及電力路由至增層層。
現請參照圖17，提供根據實施例之多組件封裝之截面側視圖繪示。封裝1700包括晶粒1750(例如，SoC)、具有例示性RDL路徑1782的封裝RDL 1780、包括增層層1740a、1740b的小晶片1730(虛線框)、及主體矽層1720(其可選地可包括整合式被動裝置1722及TSV 1724)。小晶片1730可部分定位在晶粒1750下方或底下，如在本文中不同實施例所討論。在一實例中，微凸塊1746係接合至增層1740a及封裝RDL 1780。增層層1740a包括導電線(例如，Vss網格平面1741、導電信號線1742、Vss網格平面1743、與例示性局部互連路徑1748連接之Vdd網格平面1744)及鈍化層(例如，鈍化層1745)。TSV 1724將Vdd或Vss網格平面電耦合至背側金屬層1760。也可提供可選的額外背側金屬層1762以改善電力遞送(例如，改善電力平面電阻)及減少封裝的翹曲。導電凸塊1770(例如，銲料凸塊、C4)可接合至RDL 1780且也可接合至電路板 1702，以將信號及功率路由至RDL 1780(其將信號及功率路由至SoC 1750及增層層1740a)。
本文中所討論的增層層及小晶片可具有主動式中繼器(active repeater)，以減少中繼器之間的線長度並增加邊緣速率。具有主動式中繼器的設計具有較小的寬度且因此較小的電容。
在一實施例中，主動增層層/小晶片包括電壓調節器(voltage regulator,VR)。取決於電容器的可用性，該VR可具有高電壓輸入，且可為低壓差(low-dropout,LDO)類型或開關電容器類型。
在使用實施例的各種態樣的過程中，所屬技術領域中具有通常知識者將明白上述實施例的組合或變化，對於形成用於電力遞送的電子封裝及具有3D互連結構而言係可行的。雖然已經以結構特徵及/或方法動作之特定語言敘述實施例，應了解附加的申請專利範圍不必受限於所述的特定特徵或行為。替代地，所揭示之特定的特徵及動作應理解為可用於說明之申請專利範圍的實施例。
400:封裝
402:電路板
410:小晶片
440:重分布層(RDL)
442:微凸塊
443:微凸塊
450:晶粒/SoC
452:導電凸塊/凸塊
455:重分布線
457:3D互連件/垂直線
470:輸入輸出(IO)區
480:凹口

Claims (16)

  1. 一種電子封裝，其包含：一重分布層(redistribution layer,RDL)；一晶粒，其耦合至該RDL；其中該RDL包括用於將電力及信號遞送至該晶粒的一3D互連結構；一小晶片，其在與該晶粒相對之該RDL之一第二側上；及其中該晶粒包括一低效能邏輯及一高效能邏輯，且該小晶片實質上在該低效能邏輯正底下。
  2. 如請求項1之電子封裝，其中該3D互連結構包含：一電力條，其在複數個接觸墊底下，該電力條經構形以將一正電力供應供應至該晶粒，其中該晶粒係接合至該複數個接觸墊。
  3. 如請求項2之電子封裝，其中該電力條電連接至該3D互連結構之一電力網格平面，且該電力條係在該複數個接觸墊正底下並與該複數個接觸墊電接觸。
  4. 如請求項2之電子封裝，其中該電力條係在該複數個接觸墊正底下並與該複數個接觸墊電接觸，且該3D互連結構進一步包含一第二電力條，該第二電力條係在第二複數個接觸墊底下，該第二電力條將一負電力供應供應至該晶粒，且其中該晶粒係接合至該第二複數個接觸墊。
  5. 如請求項1之電子封裝，其中該3D互連結構包括實質上垂直的一導電線以在該小晶片與該低效能邏輯之間提供一信號路徑。
  6. 如請求項5之電子封裝，其中該高效能邏輯之特徵在於一功率密度係該低效能邏輯的一功率密度的至少兩倍。
  7. 如請求項1之電子封裝，其進一步包含耦合至該RDL的一第二晶粒，其中該小晶片係在該晶粒與該第二晶粒之間的一電橋接件。
  8. 如請求項1之電子封裝，其中該小晶片包含一電力網格平面。
  9. 如請求項8之電子封裝，其進一步包含一背側金屬層，該背側金屬層係在與該RDL相對之該小晶片的一背側上。
  10. 如請求項9之電子封裝，其進一步包含一背側導電凸塊，該背側導電凸塊耦合至該背側金屬層。
  11. 一種電子封裝，其包含：一重分布層(redistribution layer,RDL)；一晶粒，其耦合至該RDL；其中該RDL包括用於將電力及信號遞送至該晶粒的一3D互連結構；一小晶片，其中該小晶片至少部分在該晶粒正底下且包含一電力網格平面；其中該3D互連結構包含在複數個接觸墊底下的一電力條，該電力條將一正電力供應供應至該晶粒，其中該晶粒係接合至該複數個接觸墊；且其中該電力網格平面係電耦合至該電力條。
  12. 如請求項11之電子封裝，其中該小晶片包含一電力管理單元、一多堆疊小晶片、或一整合式被動裝置。
  13. 一種電子系統，其包含：一電路板，該電路板包括一負電力供應(Vss)著陸墊、一正電力供應(Vdd)著陸墊、及複數個信號著陸墊； 一電子封裝，其安裝在該電路板上且接合至該Vss著陸墊、該Vdd著陸墊、及該複數個信號著陸墊；其中該電子封裝包括：一重分布層(RDL)；一晶粒，其在該RDL上；一3D互連結構，其用於該Vss、該Vdd、及將信號遞送至該晶粒；一小晶片，其在與該晶粒相對之該RDL之一第二側上，其中該小晶片至少部分在該晶粒正底下，且該小晶片包含一電力網格平面；其中該3D互連結構包含在複數個接觸墊底下的一電力條，該電力條耦合至該Vdd著陸墊，其中該晶粒係接合至該複數個接觸墊；且其中該電力網格平面係電耦合至該電力條。
  14. 如請求項13之電子系統，其中該電力條係在該複數個接觸墊正底下並與該複數個接觸墊電接觸。
  15. 如請求項13之電子系統，其中該3D互連結構包含一第一導電線，以在該小晶片與該晶粒之間提供一第一信號路徑。
  16. 如請求項13之電子系統，其進一步包含：一額外晶粒，其中該3D互連結構包含一第二導電線，以在該小晶片與該額外晶粒之間提供一第二信號路徑。
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