CN104637909A - 一种三维芯片集成结构及其加工工艺 - Google Patents

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Abstract

本发明提供了一种三维芯片集成结构，其结构简单，制造工艺要求低，减少了TSV制造工艺步骤，较好地降低了工艺成本，其包括基板，其特征在于：转接板通过焊球或者凸点连接所述基板，芯片通过第一金属焊盘或者第一凸点连接所述转接板，所述基板上设置有金属柱结构，所述芯片通过第二金属焊盘或者第二凸点连接所述金属柱结构，本发明同时还提供了一种三维芯片集成结构加工工艺。

Description

一种三维芯片集成结构及其加工工艺
技术领域
本发明涉及微电子制造或处理半导体或固体器件的方法的技术领域，具体涉及一种三维芯片集成结构及其加工工艺。
背景技术
随着微电子技术的不断进步，集成电路的特征尺寸不断缩小，互连密度不断提高。同时用户对高性能低耗电的要求不断提高。在这种情况下，靠进一步缩小互连线的线宽来提高性能的方式受到材料物理特性和设备工艺的限制，二维互连线的电阻电容（RC）延迟逐渐成为限制半导体芯片性能提高的瓶颈。硅穿孔（Through Silicon Via，简称TSV）工艺通过结合在晶圆中形成金属立柱， 并配以金属凸点，可以实现晶圆(芯片)之间或芯片与基板间直接的三维互连，这样可以弥补传统半导体芯片二维布线的局限性。这种互连方式与传统的堆叠技术如键合技术相比具有三维方向堆叠密度大、封装后外形尺寸小等优点，从而大大提高芯片的速度并降低功耗。TSV技术需要经过深孔刻蚀、绝缘层沉积、种子层沉积、电镀、化学机械抛光等一系列工艺步骤，工艺繁琐，制造成本高，对设备的要求高，这是目前制约其广泛应用的原因之一。
发明内容
针对上述问题，本发明提供了一种三维芯片集成结构，其结构简单，制造工艺要求低，减少了TSV制造工艺步骤，较好地降低了工艺成本，本发明同时还提供了一种三维芯片集成结构加工工艺。
本发明的其技术方案是这样的：一种三维芯片集成结构，其包括基板，转接板通过焊球或者凸点连接所述基板，芯片通过第一金属焊盘或者第一凸点连接所述转接板，所述基板上设置有金属柱结构，所述芯片通过第二金属焊盘或者第二凸点连接所述金属柱结构。
其进一步改进在于：多个所述转接板分别通过焊球或者凸点连接所述基板；所述芯片通过多个金属柱结构连接所述基板。
一种三维芯片集成结构加工工艺，包括以下步骤：
（1）、在硅或者玻璃晶圆上制造承载芯片的转接板，形成转接板为中间区域镂空、四周区域布线、双面含有焊盘的结构；
（2）、芯片通过第一金属焊盘或者第一凸点连接所述转接板，芯片与转接板的四周区域形成互连；
（3）、在基板上形成金属柱结构和植焊球；
（4）、芯片通过第二金属焊盘或者第二凸点连接金属柱结构，实现基板与芯片和转接板组装连接。
  本发明的上述结构中，由于基板与转接板通过焊球或凸点结构互连，芯片通过焊盘或者凸点与转接板互连，实现了基板通过转接板连接芯片，同时基板上金属柱与芯片通过焊盘或者凸点直接互连，实现芯片之间或芯片与基板间直接的三维互连，避免了TSV结构，减少了TSV加工所需的深孔电镀、物理气相沉积、退火、化学机械抛光等制造工艺，大大地降低了工艺成本。
附图说明
图1为本发明三维芯片集成结构剖面示意图；
图2为图1的俯视示意图；
图3为制造承载芯片的转接板示意图；
图4为芯片与转接板互连示意图；
图5 为基板上成型金属柱示意图；
图6 为基板上植焊球示意图；
图7 为组装后结构示意图。
具体实施方式
根据附图对本发明作进一步说明，
见图1、图2，一种三维芯片集成结构，其包括基板7，转接板4通过焊球或者凸点5连接基板7，芯片1通过第一金属焊盘或者第一凸点3连接转接板4，基板7上设置有多个金属柱结构6，芯片1通过第二金属焊盘或者第二凸点8连接金属柱结构6。
两个转接板4分别通过焊球或者凸点5连接基板7，实现了两个芯片与基板的互连，本实施例中采用了两个芯片1、2通过两个转接板实现两个芯片与基板的互连，当然可以采用多个数量芯片与转接板互连，也可以采用其他数量的多个转接板，实现多个芯片通过多个转接板实现多个芯片与基板的互连，实现基板上互连多个芯片，进一步缩小了芯片与基板的封装体积，减小了集成电路的特征尺寸。
一种三维芯片集成结构加工工艺，其包括以下步骤：
见图3，（1）、在硅晶圆或玻璃晶圆4上成型双面布线和焊盘结构，并形成转接板4为中间区域镂空、四周区域布线的结构；见图4，（3）、芯片1、2通过第一金属焊盘或者第一凸点3连接转接板4，芯片1与转接板的四周区域形成互连；
见图5，（4）、在有机基板或玻璃基板7上形成带有高深宽比的金属柱结构；
见图6，（5）、在有机基板或玻璃基板7上植焊球；
见图7，（6）、芯片通过第二金属焊盘或者第二凸点8连接金属柱结构6，实现基板与芯片和转接板组装连接。
本发明的上述结构和工艺中，由于在有机基板或玻璃基板上通过转接板形成在硅晶圆或玻璃晶圆基板与芯片的互连，无需TSV技术，减少了TSV制造工艺步骤，较好地降低了工艺成本，无需TSV技术的三维芯片集成将能够避免工艺繁琐，制造成本高，对设备的要求高等多种问题。

Claims (4)

1.一种三维芯片集成结构，其包括基板，其特征在于：转接板通过焊球或者凸点连接所述基板，芯片通过第一金属焊盘或者第一凸点连接所述转接板，所述基板上设置有金属柱结构，所述芯片通过第二金属焊盘或者第二凸点连接所述金属柱结构。
2.根据权利要求1所述的一种三维芯片集成结构，其特征在于：多个所述转接板分别通过焊球或者凸点连接所述基板。
3.根据权利要求1或者2所述的一种三维芯片集成结构，其特征在于：所述芯片通过多个金属柱结构连接所述基板。
4.一种三维芯片集成结构加工工艺，其特征在于，其包括以下步骤：
（1）、在硅或者玻璃晶圆上制造承载芯片的转接板，形成转接板为中间区域镂空、四周区域布线、双面含有焊盘的结构；
（2）、芯片通过第一金属焊盘或者第一凸点连接所述转接板，芯片与转接板的四周区域形成互连；
（3）、在基板上形成金属柱结构和植焊球；
（4）、芯片通过第二金属焊盘或者第二凸点连接金属柱结构，实现基板与芯片和转接板组装连接。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109935604A (zh) * 2019-02-26 2019-06-25 厦门云天半导体科技有限公司 一种集成再布线转接板的三维芯片封装结构及其制作方法
WO2020216029A1 (zh) * 2019-04-23 2020-10-29 Oppo广东移动通信有限公司 层叠板及终端设备

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1835229A (zh) * 2005-03-16 2006-09-20 索尼株式会社 半导体器件和制造半导体器件的方法
CN102460690A (zh) * 2009-06-24 2012-05-16 英特尔公司 多芯片封装和在其中提供管芯到管芯互连的方法
CN103187377A (zh) * 2011-12-28 2013-07-03 美国博通公司 具有桥型中介片的半导体封装
CN103187396A (zh) * 2011-12-28 2013-07-03 美国博通公司 具有无半导体通孔的超薄中介片的半导体封装件
US20140048928A1 (en) * 2012-08-17 2014-02-20 Cisco Technology, Inc. Multi-Chip Module with Multiple Interposers
CN103824843A (zh) * 2012-11-13 2014-05-28 Lsi公司 通过桥接块的多芯片模块连接
CN104011851A (zh) * 2011-12-22 2014-08-27 英特尔公司 具有窗口***器的3d集成电路封装
US20140264836A1 (en) * 2013-03-15 2014-09-18 Qualcomm Incorporated System-in-package with interposer pitch adapter

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1835229A (zh) * 2005-03-16 2006-09-20 索尼株式会社 半导体器件和制造半导体器件的方法
CN102460690A (zh) * 2009-06-24 2012-05-16 英特尔公司 多芯片封装和在其中提供管芯到管芯互连的方法
CN104011851A (zh) * 2011-12-22 2014-08-27 英特尔公司 具有窗口***器的3d集成电路封装
CN103187377A (zh) * 2011-12-28 2013-07-03 美国博通公司 具有桥型中介片的半导体封装
CN103187396A (zh) * 2011-12-28 2013-07-03 美国博通公司 具有无半导体通孔的超薄中介片的半导体封装件
US20140048928A1 (en) * 2012-08-17 2014-02-20 Cisco Technology, Inc. Multi-Chip Module with Multiple Interposers
CN103824843A (zh) * 2012-11-13 2014-05-28 Lsi公司 通过桥接块的多芯片模块连接
US20140264836A1 (en) * 2013-03-15 2014-09-18 Qualcomm Incorporated System-in-package with interposer pitch adapter

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109935604A (zh) * 2019-02-26 2019-06-25 厦门云天半导体科技有限公司 一种集成再布线转接板的三维芯片封装结构及其制作方法
WO2020216029A1 (zh) * 2019-04-23 2020-10-29 Oppo广东移动通信有限公司 层叠板及终端设备

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