JP7390868B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置及びその製造方法に関し、特に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を備えた半導体装置に関する。
オン抵抗の低いＩＧＢＴ、すなわち、順方向飽和電圧Ｖｃｅ（ｓａｔ）の低いＩＧＢＴとしてトレンチゲート型ＩＧＢＴが広く使用されている。また、トレンチゲート型ＩＧＢＴのオン状態での導通抵抗とオン電圧を低減する目的で、ＩＥ（Injection Enhancement）効果を利用したＩＥ型ＩＧＢＴが開発されている。ＩＥ型ＩＧＢＴでは、アクティブセルとインアクティブセル（フローティング層とも呼ぶ）とが交互に配置されている。フローティング層を設けることで、ＩＧＢＴがオン状態のときに、正孔がエミッタ電極から排出されにくくなり、ドリフト層に蓄積されるキャリア（正孔）の濃度を高めることができる。
特許文献１には、アクティブセル領域とインアクティブセル領域をＸ軸方向に交互に配置したＩＧＢＴ構造が開示されている。また、アクティブセル領域には、エミッタ領域が設けられたアクティブセクションと、ボディコンタクト部が設けられたインアクティブセクションが配置されている。この構造により、キャリア（ホール）の排出経路を少なくすることができ、ＩＧＢＴのターンオン時のスイッチング損失が改善される。
特許文献２には、アクティブセル領域とインアクティブセル領域をＸ軸方向に交互に配置したＩＧＢＴの構造が開示されている。また、アクティブセル領域には、ボディコンタクトを有するハイブリッドセル領域、ｎ型の分離領域、ボディコンタクトを有しないフローティング領域がＹ軸方向に配置されている。この構造により、キャリア（ホール）の排出経路を少なくすることができ、ＩＧＢＴのターンオン時のスイッチング損失が改善される。
特開２０１３－２５８１９０号公報 特開２０１９－１０２７５９号公報
特許文献１、２に記載された技術により、ＩＥ効果、すなわちキャリア（ホール）蓄積能力を高めることが可能となる。しかしながら、キャリア蓄積量増加に伴い、ターンオフ時のスイッチング損失（Ｅｏｆｆ）が増加してしまう。ＩＥ効果向上とＥｏｆｆ低減の両立が求められる。
その他の課題および新規な特徴は、本明細書および図面の記載から明らかになる。
一実施の形態に係る半導体装置は、半導体基板と、半導体基板に形成された第１と第２のトレンチ電極と、第１と第２のトレンチ電極の周囲に形成される第１導電型のフローティング層と、第１と第２のトレンチ電極間に形成され、第１導電型のフローティング層に接触する第２導電型のフローティング分離層と、第２導電型のフローティング分離層の上部に配置されるフローティング層制御ゲートと、を有する。
一実施の形態に係る半導体装置では、ＩＧＢＴにおいて、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を可能とする。
図１は実施の形態１に係る半導体チップの平面図である。 図２Ａは実施の形態１に係る半導体チップの平面図である。 図２Ｂは実施の形態１に係る半導体チップの断面図である。 図３は実施の形態１に係る半導体チップの断面図である。 図４は実施の形態１に係る半導体チップの断面図である。 図５は実施の形態１の係る半導体チップの動作を説明するための図である。 図６は実施の形態１の係る半導体チップの動作を説明するための図である。 図７は実施の形態１の係る半導体チップの動作を説明するための図である。 図８Ａは実施の形態１に係る半導体チップの平面図である。 図８Ｂは実施の形態１に係る半導体チップの平面図である。 図９は実施の形態１の係る半導体チップの効果を説明するためのグラフである。 図１０Ａは実施の形態１の変形例１に係る半導体チップの平面図である。 図１０Ｂは実施の形態１の変形例１に係る半導体チップの断面図である。 図１１は実施の形態１の変形例１に係る半導体チップの断面図である。 図１２は実施の形態１の変形例２に係る半導体チップの断面図である。 図１３は実施の形態１の変形例３に係る半導体チップの断面図である。 図１４は実施の形態１の変形例４に係る半導体チップの断面図である。 図１５Ａは実施の形態２に係る半導体チップの平面図である。 図１５Ｂは実施の形態２に係る半導体チップの断面図である。 図１６Ａは実施の形態２の変形例５に係る半導体チップの平面図である。 図１６Ｂは実施の形態２の変形例５に係る半導体チップの断面図である。 図１７Ａは実施の形態２の変形例６に係る半導体チップの平面図である。 図１７Ｂは実施の形態２の変形例６に係る半導体チップの断面図である。 図１８は実施の形態３に係る半導体チップの平面図である。 図１９Ａは実施の形態４に係る半導体チップの平面図である。 図１９Ｂは実施の形態４に係る半導体チップの断面図である。
以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態の少なくとも一部は、互いに任意に組み合わされてもよい。
［実施の形態１］
（半導体装置の構成）
図１は、本実施の形態１に係る半導体装置である半導体チップ１００の平面図である。
図１では、理解を簡単にするために絶縁膜を透過にした状態としている。図１で示される通り、半導体チップ１００の表面の大部分はエミッタ電極１で覆われており、エミッタ電極１の外周には、ゲート電極２が形成されている。また、半導体チップ１００の裏面にはコレクタ電極３が形成されている。エミッタ電極１にはエミッタ電位が供給され、ゲート電極２にはゲート電位が供給される。
図２Ａは、本実施の形態１に係る半導体チップ１００の要部平面図で、図１の領域４を拡大したものである。なお、わかりやすくするために、図２Ａは、層間絶縁膜を透過にした状態で示している。図２Ｂは、図２ＡのＡ－Ａ’線に沿った断面図である。
本実施の形態１に係る半導体チップ１００は、ＩＥ型のＩＧＢＴの一種であるＧＥ－Ｓ型（ＧＥ型のシュリンク構造）のＩＧＢＴである。図２Ａ、２Ｂで示される通り、半導体チップ１００は、半導体基板に、エミッタ電極１、コレクタ電極３、ｐ＋型のコレクタ層１６、ｎ＋型のフィールドストップ層１７、ｎ－型のドリフト層１８が形成される。半導体チップ１００は、更に、ゲート電位が供給されるゲート電位トレンチ電極（以降、ゲート電位トレンチと呼ぶ。あるいはゲート電位のトレンチゲートとも呼ぶ）１０、エミッタ電位が供給されるエミッタ電位トレンチ電極（以降、エミッタ電位トレンチと呼ぶ。あるいはエミッタ電位のトレンチゲートとも呼ぶ）１１を有する。ゲート電位トレンチ１０とエミッタ電位トレンチ１１の間には、高濃度ｎ＋型のホールバリア層１９が形成される。ゲート電位トレンチ１０、エミッタ電位トレンチ１１、ホールバリア層１９で形成される領域がアクティブセル領域である。２つのアクティブセル領域の間には、ｐ＋型（第１導電型）のフローティング層１２（ノンアクティブセル領域）が形成される。
エミッタ電位トレンチ１１には、エミッタ電極１がコンタクトホールを介して接続される。エミッタ電極１は、コンタクトホールとボディコンタクトを介してｐ＋型のボディ層２４に接続される。ゲート電位トレンチ１０とエミッタ電極１のコンタクトホールとの間には、ｎ＋型のエミッタ層２２、ｐ＋型のベース層２３が形成される。なお、図２Ａの１５はボディコンタクトＳｉ（Silicon）溝である。図２Ｂの２０はゲート絶縁膜、２１は層間絶縁膜である。
次に本実施の形態１の特長である、フローティング分離層とフローティング層制御ゲート（ＦＣ－ＧＡＴＥ：Floating layer Control GATE）について説明する。図２Ａで示される通り、ゲート電位トレンチ１０は、Ｙ軸方向（第１の方向）に伸びる直線部分とＸ軸方向（第２の方向）に伸びる折れ曲がり部分を持つ形状、端的に言えばＬ字形状（第１の形状）を有し、第１のトレンチ電極（第１のゲート電位トレンチ電極）を形成している。更に、ゲート電位トレンチ１０は、第１の形状とＸ軸に平行な線で線対称な形状（第２の形状）を有し、第２のトレンチ電極（第２のゲート電位トレンチ電極）を形成している。ゲート電位トレンチ１０の第１と第２の形状で挟まれる領域には、フローティング分離層１３が形成される。また、ゲート電位トレンチ１０の２つの折れ曲がり部分、及び、フローティング分離層１３を覆うようにＦＣ－ＧＡＴＥ１４が形成される。
図３を用いて更に詳細に説明する。図３は、図２ＡのＢ－Ｂ’線に沿った断面図である。図４は、図２ＡのＣ－Ｃ’線に沿った断面図である。ｐ＋型のフローティング層１２とｐ＋型のボディ層２４の間に、ｎ＋型（第２導電型）のフローティング分離層１３が形成される。ＦＣ－ＧＡＴＥ１４は、フローティング分離層１３、フローティング層１２の一部、ボディ層２４の一部を覆うように形成される。ＦＣ－ＧＡＴＥ１４は、Ｐｏｌｙ－Ｓｉ（Polycrystalline Silicon）であり、ゲート電位トレンチ１０に接続されるゲート（Ｐｏｌｙ－Ｓｉ）と同時に形成され、ゲートに接続される。製造工程増加を抑制するためには、フローティング分離層１３は、ホールバリア層１９と同時に形成されることが望ましい。あるいは、フローティング分離層１３の不純物濃度調整のため、フローティング分離層１３を、ホールバリア層１９とは別に形成してもよい。
（半導体装置の動作）
次に本実施の形態１に係る半導体チップ１００の動作について説明する。なお、フローティング層１２、フローティング分離層１３、ＦＣ－ＧＡＴＥ１４以外のＩＧＢＴの基本動作については従来と同じであるため、ＩＧＢＴの基本動作説明は省略する。従って、ここではフローティング層１２、フローティング分離層１３、ＦＣ－ＧＡＴＥ１４に特化して、図５乃至図７を用いて説明する。
図５は、ゲートをオフにするとき、すなわちゲート電極に負電圧（例：－１５Ｖ）が印可された状態を示している。ゲート電極に負電圧が印可されると、ＦＣ－ＧＡＴＥ１４にも負電圧が印可される。ＦＣ－ＧＡＴＥ１４に負電圧が印可されると、フローティング分離層１３内のホールがＦＣ－ＧＡＴＥ１４に引っ張られ、フローティング分離層１３の表面に反転層２５が生成される（図６）。反転層２５が生成されると、フローティング層１２とボディ層２４は導通状態となり、フローティング層１２内のキャリア（ホール）はボディ層２４を経由してエミッタ電極１に排出される。結果として、ゲートをオフにするとき、フローティング層１２は、キャリア（ホール）を排出し続けるものとなり、キャリア（ホール）がエミッタ電極へ排出される経路を抑制する機能（キャリア排出抑制機能）は機能しなくなる。
次に、ゲートをオンにする場合について図７を用いて説明する。ゲートをオンにするとき、ゲートに正電圧（例：＋１５Ｖ）が印可される。ゲートに正電圧が印可されると、ＦＣ－ＧＡＴＥ１４にも正電圧が印可される。ＦＣ－ＧＡＴＥ１４に正電圧が印可された場合は、反転層２５は生成されない。従って、フローティング層１２のキャリア排出抑制機能は機能し、ＩＥ効果を得ることができる。更に言えば、ＦＣ－ＧＡＴＥ１４に正電圧が印可されると、フローティング分離層１３の表面に電子が引き寄せられる。フローティング層１２は、従来よりも更にエミッタ電極１から分離されることになり、ＩＥ効果を更に高めることができる。
ここまで、半導体チップ１００の図１の領域４について説明してきた。ここで、半導体チップ１００の別の領域について説明する。
図８Ａは、図１の領域４よりも広い領域の拡大図である。図２Ａ、図８Ａで示される通り、半導体チップ１００は、アクティブセル領域と、アクティブセル領域に隣接したノンアクティブセル領域（フローティング層１２）とがＹ軸方向に伸びて形成されている。そして、本実施の形態１では、前述した通り、ゲート電位トレンチ１０がＸ軸方向に折り曲げられ、フローティング分離層１３とＦＣ－ＧＡＴＥ１４が形成される。ＦＣ－ＧＡＴＥ１４で覆われる部分をＦＣ－ＧＡＴＥ領域と呼ぶとすると、ＦＣ－ＧＡＴＥ領域は複数配置される。例えば、図８Ａで示される通り、ＦＣ－ＧＡＴＥ領域はＹ軸方向でｄ１の間隔で配置される。
ここで、アクティブセル領域と終端領域について説明する。アクティブセル領域の外側（半導体チップ１００の周辺部）には、アクティブセル領域を囲むようにｐ+型のセル周辺接合領域やターミネーション領域（いずれも不図示）が配置される。これらの領域（終端領域と呼ぶ）は、ノンアクティブセル領域でありホール排出経路がないため、アクティブセル領域内で終端領域に隣接する領域には電流が集中し、素子破壊などを引き起こす可能性がある。従って、本実施の形態１では、電流集中を緩和するために、アクティブセル領域内で領域に隣接する領域にはＦＣ－ＧＡＴＥ１４の配置密度を高くする。
図８Ｂは、図１の領域５（終端領域に隣接するアクティブセル領域）の拡大図である。図８Ｂで示される通り、ＦＣ－ＧＡＴＥ領域はＹ軸方向でｄ２の間隔で配置される。ここで、ｄ２＜ｄ１である。すなわち、半導体チップ１００の終端領域に隣接するアクティブセル領域のＦＣ－ＧＡＴＥ１４配置密度＞半導体チップ１００中心部のアクティブセル領域のＦＣ－ＧＡＴＥ１４の配置密度、である。
（効果）
以上のように、本実施の形態１に係る半導体チップ１００では、フローティング層１２とボディ層２４の間にフローティング分離層１３を設けた。また、フローティング層の上部にＦＣ－ＧＡＴＥ１４を設け、フローティング層１２を機能させるかどうかを制御可能とした。これにより、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。
ここで、本効果をシミュレーション結果で説明する。図９は、ＩＧＢＴのゲートをターンオフしたときのコレクタ電圧及びコレクタ電流を示している。Ｎｅｗ（Ｖ）は、本実施の形態１を適用したＩＧＢＴのコレクタ電圧（Collector voltage）を示している。Ｎｅｗ（Ａ）は、本実施の形態を適用したＩＧＢＴのコレクタ電流を示している。Ｃｏｎｖ．（Ｖ）は、従来のＩＧＢＴのコレクタ電圧を示している。Ｃｏｎｖ．（Ａ）は、従来のＩＧＢＴのコレクタ電流を示している。図９で示されている通り、Ｎｅｗ（Ｖ）はＣｏｎｖ．（Ｖ）よりも早く立ち上がり、Ｎｅｗ（Ａ）はＣｏｎｖ．（Ａ）よりも早く立ち下がっていることがわかる。すなわち、ターンオフが高速化されていることがわかる。
［変形例１］
（半導体装置の構成）
図１０Ａは、実施の形態１の変形例１に係る半導体チップの要部平面図で、図１の領域４を拡大したものである。図１０Ｂは、図１０ＡのＤ－Ｄ’線に沿った断面図である。
実施の形態１との違いは、ゲート電位トレンチ１０ａの形状である。図１０Ａで示される通り、本変形例１のゲート電位トレンチ１０ａは、Ｙ軸方向に伸びる直線部分とＸ軸方向に伸びるＵ字状の折れ曲がり部分を持つ形状、端的に言えばＰ字形状（第３の形状）を有し、第１のトレンチ電極（第１のゲート電位トレンチ電極）を形成している。Ｐ字形状は、直線部分の第１の点からＸ軸方向に折れ曲がり、更にＹ軸方向に折れ曲がり、更にＸ軸方向に折れ曲がり、直線部分の第２の点に戻る形状である。更に、ゲート電位トレンチ１０ａは、第１の形状とＸ軸に平行な線で線対称な形状（第４の形状）を有し、第２のトレンチ電極（第２のゲート電位トレンチ電極）を形成している。ゲート電位トレンチ１０ａの第３と第４の形状で挟まれる領域には、フローティング分離層１３ａが形成される。また、ゲート電位トレンチ１０ａの２つの折れ曲がり部分、及び、フローティング分離層１３ａを覆うようにＦＣ－ＧＡＴＥ１４ａが形成される。
図１０ＡのＥ－Ｅ’線に沿った断面図は、図３と同様である。図１１は、図１０ＡのＦ－Ｆ’線に沿った断面図である。ｐ＋型のフローティング層１２とｐ＋型のボディ層２４の間に、ｎ＋型のフローティング分離層１３ａが形成される。ＦＣ－ＧＡＴＥ１４ａは、フローティング分離層１３ａ、フローティング層１２の一部、ボディ層２４の一部を覆うように形成される。ＦＣ－ＧＡＴＥ１４ａは、Ｐｏｌｙ－Ｓｉであり、ゲート電位トレンチ１０ａのＰｏｌｙ－Ｓｉと同時に形成され、ゲート電極に接続される。製造工程増加を抑制するためには、フローティング分離層１３ａは、ホールバリア層１９と同時に形成されることが望ましい。あるいは、フローティング分離層１３ａの不純物濃度調整のため、フローティング分離層１３ａを、ホールバリア層１９とは別に形成してもよい。
（半導体装置の動作）
本変形例１に係る半導体チップの動作は、実施の形態１と同じであるため、説明は省略する。
（効果）
以上のように、本変形例１に係る半導体チップは、実施の形態１と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。
更に、変形例１に係る半導体チップは、半導体チップ１００と比べて、Ｘ軸方向に伸びるトレンチ本数が増えているため、トレンチに対する電界緩和効果を発揮することが可能となる。トレンチのボトム部分には、ＩＧＢＴの構造上、高電界が発生する。トレンチ本数を増やすことで１本あたりにかかる電界を緩和することができる。また、この副次効果として、ホール排出効果を高めることができる。トレンチボトム部分に高電界がかかると、ホットホールが生じる。ホットホールはトレンチへ悪影響を及ぼし、ゲートの信頼性に悪影響を及ぼす。トレンチへの高電界が緩和されると、ホットホールの悪影響を減らすことができる。
［変形例２］
（半導体装置の構成）
図１２は、実施の形態１の変形例２に係る半導体チップの要部断面図である。本変形例２は、変形例１をベースにしている。
変形例１との違いは、ゲート電位トレンチ１０ａとｐ＋型の拡散層２６である。本変形例２では、フローティング分離層１３ａに接している２つのゲート電位トレンチ１０ａの間隔が、図１０と比較して狭くなっている（狭メサ幅化されている）。別の表現をすると、フローティング分離層１３ａに接している２つのゲート電位トレンチ１０ａ間の距離は、フローティング分離層１３ａに接しているゲート電位トレンチ１０ａとフローティング分離層１３ａに接していないゲート電位トレンチ１０ａ間の距離よりも狭くなっている。すなわち、第１のゲート電位トレンチ電極の折れ曲がり部分と第２のゲート電位トレンチ電極の折れ曲がり部分の間の距離は、直線部分の第１の点と第２の点の距離よりも短い。また、フローティング分離層１３ａの上層には、ｐ＋型の拡散層２６が形成されている。
（半導体装置の動作）
本変形例２に係る半導体チップの基本動作は、変形例１と同じであるが、ＦＣ－ＧＡＴＥに印可する電圧が異なる。まず、ゲートをオフにする場合について説明する。２つのゲート電位トレンチ１０ａ間にｐ＋型の拡散層２６が形成されているため、ＦＣ－ＧＡＴＥ１４ａに負電圧（－１５Ｖ）を印可しなくても、フローティング層１２（ｐ＋型）、フローティング分離層（ｐ＋型）、ボディ層２４（ｐ＋型）は導通することになる（ノーマリーオン）。従って、ゲート・オフ電圧が、例えば０Ｖでも、フローティング層１２からエミッタ電極１にキャリア（ホール）が排出される。
次に、ゲートをオンにする場合について説明する。２つのゲート電位トレンチ１０ａ間には、ｐ＋型の拡散層２６があるが、２つのゲート電位トレンチ１０ａの間隔が狭くなっているため、拡散層２６は空乏化しやすい。従って、ゲート電極に正電圧（例：＋１５Ｖ）が印可されることにより拡散層２６には空乏層ができ、フローティング層１２とボディ層２４との間は導通しなくなる。従って、フローティング層１２のキャリア排出抑制機能が機能する。
（効果）
以上のように、本変形例２に係る半導体チップでは、変形例１の効果に加え、ゲート・オフ時に負電圧が不要という効果がある。例えば、０～１５Ｖでゲート駆動されるＩＧＢＴには、本変形例２が効果的である。なお、本変形例２は、変形例１をベースに説明したが、実施の形態１にも適用可能である。
［変形例３］
（半導体装置の構成）
図１３は、実施の形態１の変形例３に係る半導体チップの要部断面図である。本変形例３は、変形例２をベースにしている。
変形例２との違いは、ｎ＋型の拡散層２７が追加されていることである。本変形例３では、ｐ＋型の拡散層２６の上層にｎ＋型の拡散層２７が形成されている。変形例２のようにｐ＋型の拡散層２６を形成すると、プロセスによっては拡散層２６の表面のｐ濃度が濃くなりやすくなる。拡散層２６の表面のｐ濃度が想定上に濃くなると、空乏化しにくくなる。そこで、本変形例３では、拡散層２６の上層にｎ＋型の拡散層２７を形成することで、この現象をキャンセルする。
（効果）
本変形例３では、変形例２と同じ効果をあげることができる。更に、ｐ＋型の拡散層２６の上下にｎ＋型（拡散層２６とフローティング分離層１３ａ）が形成されるため、ホール電流が通過したときに上下から空乏化が促進される。結果、フローティング層１２を分離する能力が向上する。また、上述したように、変形例２よりも空乏化しやすくなるため、２つのゲート電位トレンチ１０ａの間隔を変形例２よりも広くできる。
［変形例４］
（半導体装置の構成）
図１４は、実施の形態１の変形例４に係る半導体チップの要部断面図である。図１４は、図２ＡのＢ－Ｂ’線に沿った断面図である。
実施の形態１との違いは、フローティング分離層１３ｄである。図１４で示される通り、本変形例４のフローディング分離層１３ｄは、ボディ層２４の下層の全領域に形成されている。実施の形態１（図３）と比較して、ボディ層２４からのキャリア（ホール）排出を更に抑制することができる。
（効果）
本変形例４に係る半導体チップは、実施の形態１よりも更にＩＥ効果向上を達成することができる。
［実施の形態２］
（半導体装置の構成）
図１５Ａは、実施の形態２に係る半導体チップの要部平面図で、図１の領域４を拡大したものである。図１５Ｂは、図１５ＡのＧ－Ｇ’線に沿った断面図である。
実施の形態１との違いは、ゲート電位トレンチ２１０、エミッタ電位トレンチ２１１、フローティング分離層２１３、ＦＣ－ＧＡＴＥ２１４の形状である。図１５Ａで示される通り、ゲート電位トレンチ２１０は、Ｙ軸方向に伸びる直線部分とＸ軸方向に伸びるＵ字状の折れ曲がり部分を持つ形状（第５の形状）を有している。エミッタ電位トレンチ２１１は、Ｙ軸方向に伸びる直線部分とＸ軸方向に伸びるＵ字状の折れ曲がり部分を持つ形状、端的に言えばＰ字形状（第６の形状）を有し、第１のトレンチ電極（第１のエミッタ電位トレンチ電極）を形成している。Ｐ字形状は、直線部分の第１の点からＸ軸方向に折れ曲がり、更にＹ軸方向に折れ曲がり、更にＸ軸方向に折れ曲がり、直線部分の第２の点に戻る形状である。更に、エミッタ電位トレンチ２１１は、第６の形状とＸ軸に平行な線で線対称な形状（第７の形状）を有し、第１のトレンチ電極（第２のエミッタ電位トレンチ電極）を形成している。第５の形状は、第６と第７の形状の間に配置される。
第５の形状と第６の形状とで挟まれる領域にフローティング分離層２１３が形成される。また、第５の形状と、第７の形状とで挟まれる領域にもフローティング分離層２１３が形成される。ＦＣ－ＧＡＴＥ２１４は、ゲート電位トレンチ２１０の折れ曲がり部分とフローティング分離層２１３を覆うように形成される。
（半導体装置の動作）
本実施の形態２に係る半導体チップの動作は、実施の形態１と同様であるが、キャリア（ホール）の排出経路が異なる。本実施の形態２では、キャリアは、フローティング層１２、フローティング分離層２１３、エミッタ電位トレンチ２１１側に形成されるボディ層２４、エミッタ電極１の順の経路で排出される。
（効果）
以上のように、本実施の形態２に係る半導体チップは、実施の形態１と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。更に、本実施の形態２は、ゲート容量を小さくできるという効果がある。例えば、変形例１の場合、上述した通り、ゲート電位トレンチ１０ａは、第３と第４の形状を有している。第３と第４の形状は、ゲート電位トレンチ１０ａにとってはゲート容量を増加させる要因となる。一方、本実施の形態２では、第５の形状のみがゲート容量に寄与する。従って、変形例１と比較すると、本実施の形態２のゲート容量は小さくなる。ゲート容量の小ささは、ＩＧＢＴのスイッチングスピードの高速化につながる。
［変形例５］
（半導体装置の構成）
図１６Ａは、実施の形態２の変形例５に係る半導体チップの要部平面図で、図１の領域４を拡大したものである。図１６Ｂは、図１６ＡのＨ－Ｈ’線に沿った断面図である。
実施の形態２との違いは、ゲート電位トレンチ２１０ａ、フローティング分離層２１３ａ、ＦＣ－ＧＡＴＥ２１４ａの形状である。図１６Ａで示される通り、ゲート電位トレンチ２１０ａは、Ｙ軸方向に伸びる直線部分で構成され、実施の形態２のＵ字状の折れ曲がり部分は有しない。エミッタ電位トレンチ２１１ａは、実施の形態２と同様に、第６と第７の形状を有する第１のトレンチ電極（第１のエミッタ電位トレンチ電極）および第２のトレンチ電極（第２のエミッタ電位トレンチ電極）を形成している。
エミッタ電位トレンチ２１１ａの第６と第７の形状で挟まれる領域に、フローティング分離層２１３ａが形成される。ＦＣ－ＧＡＴＥ２１４ａは、フローティング分離層２１３ａを覆うように形成される。
（半導体装置の動作）
本変形例５に係る半導体チップの動作は、実施の形態２と同様である。キャリア（ホール）の排出経路は、フローティング層１２、フローティング分離層２１３ａ、エミッタ電位トレンチ２１１側に形成されるボディ層２４、エミッタ電極１の順の経路で排出される。
（効果）
以上のように、本変形例５に係る半導体チップは、実施の形態２と同様の効果を達成することができる。また、ゲート電位トレンチ２１０ａは、Ｘ軸方向の折れ曲がり部分を有しないため、ゲート－エミッタ間容量を低減でき、ＩＧＢＴのスイッチングスピードを高速化できる。
［変形例６］
（半導体装置の構成）
図１７Ａは、実施の形態２の変形例６に係る半導体チップの要部平面図で、図１の領域４を拡大したものである。図１７Ｂは、図１７ＡのＩ－Ｉ’線に沿った断面図である。
変形例５との違いは、エミッタ電位トレンチ２１１ｂ、フローティング分離層２１３ｂ、ＦＣ－ＧＡＴＥ２１４ｂの形状である。図１７Ａで示される通り、エミッタ電位トレンチ２１１ｂは、Ｙ軸方向に伸びる直線部分とＸ軸方向に伸びるＰ字状の折れ曲がり部分を持つ形状（第８の形状）を有し、第１のトレンチ電極（第１のエミッタ電位トレンチ電極）ている。Ｐ字形状は、直線部分からＸ軸方向に折れ曲がり、更に折れ曲がり部分の第１の点からＹ軸方向に折れ曲がり、更にＸ軸方向に折れ曲がり、更に折れ曲がり部分の第２の点に戻る形状である。更に、エミッタ電位トレンチ２１１ｂは、第８の形状とＸ軸と平行な線で線対称な形状（第９の形状）を有し、第２のトレンチ電極（第２のエミッタ電位トレンチ電極）ている。
第８の形状と第９の形状とで挟まれる領域にフローティング分離層２１３ｂが形成される。ＦＣ－ＧＡＴＥ２１４ｂは、エミッタ電位トレンチ２１１ｂの折れ曲がり部分とフローティング分離層２１４ｂを覆うように形成される。
（半導体装置の動作）
本変形例６に係る半導体チップの動作は、実施の形態２と同様である。キャリア（ホール）の排出経路は、フローティング層１２、フローティング分離層２１３ｂ、エミッタ電位トレンチ２１１側に形成されるボディ層２４、エミッタ電極１の順の経路で排出される。
（効果）
以上のように、本変形例６に係る半導体チップは、実施の形態２と同様の効果を達成することができる。
［実施の形態３］
（半導体装置の構成）
図１８は、実施の形態３に係る半導体チップ３００の平面図である。実施の形態１、２では、ＧＥ－Ｓ型のＩＧＢＴで説明したが、図１８は、ＧＧＥＥ型のＩＧＢＴである。
図１８で示される通り、半導体チップ３００は、Ｙ軸方向に伸びるゲート電位トレンチ３１０、エミッタ電位トレンチ３１１、第１導電型のフローティング層３１２と、第２導電型のフローティング分離層３１３、ＦＣ－ＧＡＴＥ３１４、エミッタ電位トレンチ３１１にエミッタ電位を与えるためのコンタクト３１５を有する。
本実施の形態３の特徴は、実施の形態１、２でも述べた通り、フローティング分離層３１３とＦＣ－ＧＡＴＥ３１４にある。ここでは、フローティング分離層３１３とＦＣ－ＧＡＴＥ３１４に特化して説明する。
フローティング分離層３１３は、２つのエミッタ電位トレンチ３１１に挟まれた領域に形成される。すなわち、フローティング分離層３１３は第１のトレンチ電極としての第１エミッタ電位トレンチ電極と第２のトレンチ電極としての第２エミッタ電位トレンチ電極との間に形成される。ＦＣ－ＧＡＴＥ３１４は、フローティング分離層３１３を覆うように形成される。なお、ＦＣ－ＧＡＴＥ３１４は、実施の形態１、２と同様に、ゲートに接続され、ゲート電位が与えられる。
（半導体装置の動作）
本実施の形態３に係る半導体チップ３００の動作は、実施の形態１、２と同様であるが、キャリア（ホール）の排出経路が異なる。本実施の形態３では、キャリアは、フローティング層３１２、フローティング分離層３１３、ボディ層（不図示）、コンタクト３１５を経由してエミッタ電極１に排出される。
（効果）
以上のように、本実施の形態３に係る半導体チップ３００では、ＩＥ型のＩＧＢＴの一種であるＧＧＥＥ型のＩＧＢＴでも、実施の形態１、２と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。なお、本願は、ＧＥ－Ｓ型、ＧＧＥＥ型で説明したが、これに限られない。ＩＥ型のＩＧＢＴの他の型（ＥＧＥ型など）にも適用可能である。
［実施の形態４］
（半導体装置の構成）
図１９Ａは、実施の形態４に係る半導体チップの要部平面図で、図１の領域４を拡大したものである。図１９Ｂは、図１９ＡのＪ－Ｊ’線に沿った断面図である。
実施の形態１乃至３では、ＦＣ－ＧＡＴＥをゲート電極に接続してゲート電位で制御していた。本実施の形態４では、ＦＣ－ＧＡＴＥをゲート電位ではなく単独で制御するものである。図１９Ａで示される通り、本実施の形態４では、実施の形態２（図１５Ａ）と同様に、第６と第７の形状のエミッタ電位トレンチ４１１を有する。すなわち、エミッタ電位トレンチ４１１は第１のトレンチ電極としての第１エミッタ電位トレンチ電極と第２のトレンチ電極としての第２エミッタ電位トレンチ電極とを有する。また、ゲート電位トレンチ４１０は、Ｙ軸方向に伸びる直線部分で構成される。そして、ゲート電位トレンチ４１０とは分離した独立トレンチ４２７が、第６と第７の形状の間に配置される。
第６の形状と独立トレンチ４２７で挟まれる領域にフローティング分離層４１３が形成される。また、第７の形状と独立トレンチ４２７で挟まれる領域にもフローティング分離層４１３が形成される。ＦＣ－ＧＡＴＥ４１４は、独立トレンチ４２７とフローティング分離層４１３を覆うように形成される。ＦＣ－ＧＡＴＥ４１４は、例えばゲート電極２とは別に設けられたＦＣ－ＧＡＴＥ端子（不図示）に、Ｐｏｌｙ－Ｓｉを用いて接続される。
（半導体装置の動作）
本実施の形態４に係る半導体チップの基本動作は実施の形態２と同様であるが、ＦＣ－ＧＡＴＥ４１４は、ゲート電位ではなく独立に制御可能である。例えば、ゲート・オン時に＋１５Ｖ、ゲート・オフ時に０Ｖがゲート電極に印可されるＩＧＢＴの場合、ゲート・オン時に＋１５Ｖ、ゲート・オフ時に－１５ＶをＦＣ－ＧＡＴＥ４１４に印可することが可能となる。これにより、実施例１、２で説明したものと同じ効果を得ることができる。あるいは、ゲート・オン時に＋１５Ｖ、ゲート・オフ時に－１５Ｖがゲート電極に印可されるＩＧＢＴの場合、ゲート・オン時に＋３０Ｖ、ゲート・オフ時に－３０ＶをＦＣ－ＧＡＴＥ４１４に印可することが可能となる。これにより、フローティング分離層４１３の反転層の制御性がより向上する。あるいは、ゲート・オン／ゲート・オフのタイミングと、ＦＣ－ＧＡＴＥをオン／オフするタイミングをずらすことが可能となる。例えば、ゲート・オフとなるタイミングよりも早いタイミングでＦＣ－ＧＡＴＥ４１４をオン（反転層を形成する電圧を印可）することで、キャリア排出抑制機能がより早く機能する。これにより、ターンオフ時のスイッチング損失（Ｅｏｆｆ）をより低減できる。
（効果）
以上のように、本実施の形態４に係る半導体チップは、実施の形態１と同様に、ＩＥ効果向上とターンオフ時のスイッチング損失（Ｅｏｆｆ）低減の両立を達成できる。更に、フローティング分離層４１３の制御のフレキシビリティを高めることが可能となる。
なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。
１００、３００ 半導体チップ（半導体装置）
１ エミッタ電極
２ ゲート電極
３ コレクタ電極
１０、１０ａ、２１０、２１０ａ、２１０ｂ、３１０、４１０ ゲート電位トレンチ
１１、２１１、２１１ａ、２１１ｂ、３１１、４１１ エミッタ電位トレンチ
１２、３１２ ｐ+型のフローティング層（第１導電型のフローティング層）
１３、１３ａ、１３ｄ、２１３、２１３ａ、２１３ｂ、３１３、４１３ ｎ＋型のフローティング分離層（第２導電型のフローティング分離層）
１４、１４ａ、２１４、２１４ａ、２１４ｂ、３１４、４１４ ＦＣ－ＧＡＴＥ
１５ ボディコンタクトＳｉ溝
１６ ｐ＋型のコレクタ層
１７ ｎ＋型のフィールドストップ層
１８ ｎ－型のドリフト層
１９ ｎ＋型のホールバリア層
２０ ゲート絶縁膜
２１ 層間絶縁膜
２２ ｎ＋型のエミッタ層
２３ ｐ＋型のベース層
２４ ｐ＋型のボディ層
２５ 反転層
２６ ｐ＋型の拡散層
２７ ｎ＋型の拡散層

Claims (19)

  1. 半導体基板と、
    前記半導体基板に形成された第１と第２のトレンチ電極と、
    前記第１と第２のトレンチ電極の周囲に形成される第１導電型のフローティング層と、
    前記第１と第２のトレンチ電極間に形成され、前記第１導電型のフローティング層に接触する第２導電型のフローティング分離層と、
    前記第２導電型のフローティング分離層の上部に配置されるフローティング層制御ゲートと、を有する、
    半導体装置。
  2. ゲート電位が供給されるゲート電極と、
    エミッタ電位が供給されるエミッタ電極と、を更に有し、
    前記第１と第２のトレンチ電極は、前記ゲート電位が与えられる第１と第２のゲート電位トレンチ電極であり、
    前記第２導電型のフローティング分離層は、コンタクトを介して前記エミッタ電極に接続される、
    請求項１に記載の半導体装置。
  3. 前記第１のゲート電位トレンチ電極は、平面視で第１の方向に伸びる直線部分と、第２の方向に伸びる折れ曲がり部分とを有し、
    前記第２のゲート電位トレンチ電極は、前記第１のゲート電位トレンチ電極に対し、前記第２の方向に平行な線で線対称な形状である、
    請求項２に記載の半導体装置。
  4. 前記第２導電型のフローティング分離層は、前記第１のゲート電位トレンチ電極の折れ曲がり部分と前記第２のゲート電位トレンチ電極の折れ曲がり部分との間に配置される、
    請求項３に記載の半導体装置。
  5. 前記第２の方向に伸びる折れ曲がり部分は、前記直線部分から前記第２の方向に折れ曲がり、再度、前記直線部分に戻る形状である、
    請求項４に記載の半導体装置。
  6. 半導体基板と、
    ゲート電位が供給されるゲート電極と、
    エミッタ電位が供給されるエミッタ電極と、
    前記半導体基板に形成され、前記エミッタ電位が与えられる第１と第２のエミッタ電位トレンチ電極と、
    前記第１と第２のエミッタ電位トレンチ電極の周囲に形成される第１導電型のフローティング層と、
    前記第１と第２のエミッタ電位トレンチ電極間に形成され、前記第１導電型のフローティング層に接触する第２導電型のフローティング分離層と、
    前記第２導電型のフローティング分離層を覆うように配置されるフローティング層制御ゲートと、
    を有し、
    前記第２導電型のフローティング分離層は、コンタクトを介して前記エミッタ電極に接続される、
    半導体装置。
  7. 前記第１のエミッタ電位トレンチ電極は、平面視で第１の方向に伸びる直線部分と、第２の方向に伸びる折れ曲がり部分とを有し、
    前記第２のエミッタ電位トレンチ電極は、前記第１のエミッタ電位トレンチ電極に対し、前記第２の方向に平行な線で線対称な形状である、
    請求項６に記載の半導体装置。
  8. 前記第２導電型のフローティング分離層は、前記第１のエミッタ電位トレンチ電極の折れ曲がり部分と前記第２のエミッタ電位トレンチ電極の折れ曲がり部分との間に配置される、
    請求項７に記載の半導体装置。
  9. 前記第２の方向に伸びる折れ曲がり部分は、前記直線部分から前記第２の方向に折れ曲がり、再度、前記直線部分に戻る形状である、
    請求項８に記載の半導体装置。
  10. 前記第２の方向に伸びる折れ曲がり部分は、更に前記第１の方向に折れ曲がり、再度、前記第２の方向に伸びる折れ曲がり部分に戻る形状である、
    請求項８に記載の半導体装置。
  11. 前記ゲート電位が供給されるゲート電位トレンチ電極を更に有し、
    前記ゲート電位トレンチ電極は、前記第１と第２のエミッタ電位トレンチ電極に挟まれる領域に配置され、
    前記第２導電型のフローティング分離層は、前記第１のエミッタ電位トレンチ電極の折れ曲がり部分と前記ゲート電位トレンチ電極との間と、前記第２のエミッタ電位トレンチ電極の折れ曲がり部分と前記ゲート電位トレンチ電極の間とに配置される、
    請求項７に記載の半導体装置。
  12. 前記ゲート電位トレンチ電極は、前記第１の方向に伸びる直線部分と、当該直線部分から前記第２の方向に折れ曲がり、再度、前記直線部分に戻る形状である、
    請求項１１に記載の半導体装置。
  13. 前記第２の方向に伸びる折れ曲がり部分は、前記直線部分の第１の点から第２の方向に折れ曲がり、再度、前記直線部分の第２の点に戻る形状であり、
    前記第１と第２の点の距離は、前記第１のゲート電位トレンチ電極の折れ曲がり部分と前記第２のゲート電位トレンチ電極の折れ曲がり部分の間の距離よりも長い、
    請求項４に記載の半導体装置。
  14. 前記第２導電型のフローティング分離層の上部に、第１導電型の拡散層を有する、
    請求項１３に記載の半導体装置。
  15. 前記第１導電型の拡散層の上部に、第２導電型の拡散層を有する、
    請求項１４に記載の半導体装置。
  16. 前記コンタクトを介して前記エミッタ電極に接続される第１導電型のボディ層を更に有し、
    前記第２導電型のフローティング分離層は、前記第１導電型のボディ層を覆うように形成される、
    請求項２に記載の半導体装置。
  17. 前記半導体基板には、アクティブセル領域と、当該アクティブセル領域を囲うように形成される終端領域とが形成され、
    前記第１と第２のトレンチ電極と、前記第２導電型のフローティング分離層と、前記フローティング層制御ゲートとで形成される領域は、前記アクティブセル領域に複数設置され、
    前記アクティブセル領域の中心部の前記領域の設置密度は、前記終端領域近傍の前記領域の設置密度よりも低い、
    請求項１に記載の半導体装置。
  18. 前記フローティング層制御ゲートは、前記ゲート電極に接続される、
    請求項２に記載の半導体装置。
  19. 前記半導体装置は、ＩＥ型のＩＧＢＴである、
    請求項１に記載の半導体装置。
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