JP7139861B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents

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Description

本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）に関する。
産業用のインテリジェントパワーモジュール（ＩＰＭ）に組み込まれる半導体装置としてＩＧＢＴが知られている。ＩＧＢＴでは、例えば特許文献１に示すように、同じ半導体チップ上に活性領域のＩＧＢＴに並んで、活性領域に流れる主電流を測定するための電流センスセルが設けられる場合がある。特許文献１では、センス領域に形成されたＩＧＢＴ構造を囲むｐ型の拡散層が、活性領域であるメイン領域のｐ型の拡散層と分離して設けられている構造が開示されている。
ここで半導体パッケージの組み立て時や、ＩＧＢＴの納入先である顧客側においてＩＧＢＴを含むアプリケーションの組み立てが行われる際、人的或いは機械的な要因からＩＧＢＴに静電気放電（ＥＳＤ）が生じる場合がある。ＥＳＤによってゲート耐圧以上の電圧がＩＧＢＴに印加されると、電流センスセルのゲート絶縁膜に絶縁破壊が生じ、電流センスセルによる主電流検出機能が失われる。そしてＩＧＢＴの過電流に対する保護機能が十分に働かなくなり、ＩＧＢＴの素子破壊が生じる懸念がある。
ＥＳＤ耐量を高める技術として、特許文献２にはトレンチゲート型のＩＧＢＴの活性領域におけるゲート配線の下に、ゲート配線と電気的に接続されたトレンチゲート構造を設けることで、ゲート配線の表面積を増大させる技術が開示されている。
特開２０１４－２２９７９８号公報 特開２００９－０３８３１８号公報
しかし調査の結果、特許文献２の技術を用いて、電流センスセルの検出領域以外の領域にゲート電極を設けてゲート電極にゲート電位を印加した場合、活性領域及び電流センスセル間でゲート－コレクタ間容量Ｃｇｃのバランスが崩れるという知見が得られた。本発明は、上記した課題に鑑み、活性領域と電流センスセルとの容量バランスの崩れを回避しつつ、電流センスセルのＥＳＤ耐量を大きく確保できる絶縁ゲート型バイポーラトランジスタを提供することを目的とする。
本発明のある態様は、ｎ型のドリフト層と、ドリフト層の表面層に設けられたｐ型のベース領域と、ベース領域の表面層に設けられた、ドリフト層よりも高不純物密度のｎ型のエミッタ領域と、ベース領域及びエミッタ領域を貫通する第１のトレンチの内側に第１の絶縁膜を介して埋め込まれたゲート電極と、ドリフト層の下部に設けられたｐ型のコレクタ領域と、を有する電流センスセルを備え、電流センスセルは、第１のトレンチのうちエミッタ領域に接する部分が含まれ、活性領域に流れる電流を検出する検出領域と、検出領域の周囲に配置され、第１のトレンチのうちエミッタ領域と接しない部分が含まれ、かつ、ドリフト層の表面層に第１のトレンチより深く、ベース領域よりも高不純物密度のｐ型の第１のウェル領域を有し、第１のウェル領域によってコレクタ領域から流れるホール電流を引き抜く引抜領域と、を備え、平面パターンで、引抜領域の面積が検出領域の面積の４倍以上、１００００倍以下に設定されている絶縁ゲート型バイポーラトランジスタであることを要旨とする。
本発明によれば、活性領域と電流センスセルとの容量バランスの崩れを回避しつつ、電流センスセルのＥＳＤ耐量を大きく確保できる。
本発明の実施形態に係るＩＧＢＴの構造の概要を模式的に示す平面図である。 実施形態に係るＩＧＢＴに含まれる電流センスセルの構造の概要を模式的に示す平面図である。 実施形態に係るＩＧＢＴの電流センスセルの検出領域の構造の概要を模式的に示す平面図である。 図２中のＡ－Ａ線に沿った方向から見た断面図である。 実施形態に係るＩＧＢＴの電流センスセルの第１引抜領域及び第２引抜領域の境界における構造の概要を模式的に示す平面図である。 実施形態に係るＩＧＢＴに含まれる電流センスセルに流れるホール電流が引き抜かれる状態を説明する断面図である。 比較例に係るＩＧＢＴに含まれる電流センスセルの構造の概要を模式的に示す平面図である。 図７中のＢ－Ｂ線に沿った方向から見た要部断面図である。 ゲート－エミッタ間容量Ｃｇｅ及びＥＳＤ耐量の関係を説明するグラフ図である。 変形例に係るＩＧＢＴの構造の概要を模式的に示す要部断面図である。
以下において、本発明の実施形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また本明細書及び添付図面においては、ｎやｐに上付き文字で付す＋及び－は、＋及び－の付記されていない半導体領域に比してそれぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。更に、「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、ＩＧＢＴの方位を９０°変えて観察すれば「上」「下」の呼称は、「左」「右」になる。ＩＧＢＴの方位を１８０°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
＜ＩＧＢＴの構造＞
本発明の実施形態に係るＩＧＢＴは、図１に示すように、平面パターンで主面の大部分を占める活性領域１００、及び活性領域１００の内側に設けられた矩形状の電流センスセル１０１と、を備えるトレンチゲート型のＩＧＢＴである。活性領域１００及び電流センスセル１０１は１枚の半導体チップの上に搭載され、活性領域１００及び電流センスセル１０１の周囲には、外縁が矩形状で額縁型のエッジ１０２が、ＩＧＢＴの耐圧構造領域として設けられている。
図１中の活性領域１００の右上のコーナー部には、矩形状のゲートパッド１１０が設けられ、ゲートパッド１１０と、活性領域１００に含まれるゲート電極及び電流センスセル１０１に含まれるゲート電極との間はゲート配線によって接続されている。図１中ではゲート配線の図示は省略する。図１中では電流センスセル１０１の上に電流センスセル１０１の外縁を覆うように設けられた、電流センスセル１０１より大きな外縁を有するセンスパッド１１１が例示されている。センスパッド１１１の外縁は、活性領域１００のＵ字の内側部分と僅かに離間して配置されている。
電流センスセル１０１は、活性領域１００で電流が流れるトランジスタの単位セル構造と同じ単位セル構造を有し、図示を省略する外部の集積回路（ＩＣ）にワイヤー等で直接連結されている。この集積回路は、例えばシャント抵抗を介してマイクロコンピュータに接続され、電流センスセル１０１で発生する電流を検知する。検知した電流の大きさと、電流センスセル１０１の検出領域と活性領域１００との面積比とが掛け合わせられることで、活性領域１００に流れる主電流の大きさが検出される。検出された主電流が所定値以上の場合、ＩＧＢＴの動作が停止され、過電流による損傷から保護される。
図２は電流センスセル１０１及び電流センスセル１０１の周囲を、センスパッドを除いて模式的に示す。図２に示すように、電流センスセル１０１は、平面パターンで、額縁状の第１引抜領域１０１ｂと、第１引抜領域１０１ｂと隙間を空けて設けられた第２引抜領域１０１ｃと、を備える。第１引抜領域１０１ｂ及び第２引抜領域１０１ｃによって、本発明の「引抜領域」が構成される。
第１引抜領域１０１ｂの額縁の内側であって、中央には外縁が矩形状の検出領域１０１ａが配置されている。検出領域１０１ａ、第１引抜領域１０１ｂ及び第２引抜領域１０１ｃ中では、複数本のトレンチの長手方向が図２中の上下方向に平行になるように並設されている。第１引抜領域１０１ｂ及び第２引抜領域１０１ｃの隙間は、平面パターンで左右方向（複数本のトレンチの短手方向）に平行に延びる帯状であり、帯の図２中の上下方向に沿った幅は一様である。
第１引抜領域１０１ｂ及び第２引抜領域１０１ｃとそれぞれ、図２中の左側で隣接する活性領域１００との間隔ｗ１、図２中の右側で隣接する活性領域１００との間隔ｗ２及び図２中の下側で隣接する活性領域１００との間隔ｗ３は、第１引抜領域１０１ｂ又は第２引抜領域１０１ｃの端から検出領域１０１ａまでの距離である。これらの距離は、ＩＧＢＴがスイッチング動作をした時、活性領域１００から拡がって流れてくる電流の電流センスセル１０１への干渉を抑制する目的から、５０μｍ以上で設定されることが好ましい。
図２中には、電流センスセル１０１の検出領域１０１ａの外縁から僅かに外側に離れた位置から、第１引抜領域１０１ｂ及び第２引抜領域１０１ｃと活性領域１００との間の中央位置まで幅を有して拡がるウェル領域１０の上面が点線のパターンを付して例示されている。またこの第１引抜領域１０１ｂ及び第２引抜領域１０１ｃ側のウェル領域１０の外側には、ウェル領域１０と隙間を空けて、活性領域１００側に設けられたウェル領域１１の上面が二点鎖線のパターンを付して例示されている。図示を省略するが、活性領域１００側に設けられたウェル領域１１は、図１に示したエッジ１０２の形状に沿うようにＩＧＢＴの周縁に位置して活性領域１００を囲むと共に、ゲートパッド１１０の下側にも設けられている。
図３は、検出領域１０１ａ及び検出領域１０１ａの周囲の第１引抜領域１０１ｂを、ドリフト層１より上の層間絶縁膜等の層を除去した状態を部分的に示す平面図である。図３に示すように、電流センスセル１０１の上側の領域では、平面パターンで複数のトレンチがストライプ状に並設されて延び、複数のトレンチが設けられた領域の中央が検出領域１０１ａとして用いられる。平面パターンにおけるトレンチの延びる方向に沿ったそれぞれの中心線の間隔ｗｔは、例えば２．０μｍ～４．０μｍ程度であると共に、トレンチの溝幅は０．８μｍ～２．８μｍ程度に設定できる。
検出領域１０１ａには、１本置きに配置された４本のゲートトレンチ１２ｆ，１２ｈ，１２ｊ，１２ｌ及びゲートトレンチ１２ｆ，１２ｈ，１２ｊ，１２ｌ間に１本ずつ配置された３本のダミートレンチ１２ｇ，１２ｉ，１２ｋが貫通して延びている。検出領域１０１ａは、図３中の左端のゲートトレンチ１２ｆ及び右端のゲートトレンチ１２ｌに挟まれている。
検出領域１０１ａの隣り合うトレンチ間では、トレンチの延びる方向（トレンチの長手方向）に沿って、複数のｎ+型のエミッタ領域３ａと、ベース領域よりも高不純物密度の
複数のｐ+型のベースコンタクト領域４ｇとが交互に配置されている。複数のエミッタ領
域３ａのゲートトレンチ及びダミートレンチの長手方向の幅ｗｎは１．０μｍ～２．０μｍ程度、複数のベースコンタクト領域４ｇのゲートトレンチ及びダミートレンチの長手方向の幅ｗｐは０．５μｍ～１．５μｍ程度に設定できる。図３中に点線で囲まれた領域内に例示された検出領域１０１ａの内側では、４本のゲートトレンチ１２ｆ，１２ｈ，１２ｊ，１２ｌ及び３本のダミートレンチ１２ｇ，１２ｉ，１２ｋは、複数のエミッタ領域３ａに接する部分を含み、エミッタ電位に接続される。
４本のゲートトレンチ１２ｆ，１２ｈ，１２ｊ，１２ｌ及び３本のダミートレンチ１２ｇ，１２ｉ，１２ｋを含むすべてのトレンチが設けられた領域のうち、検出領域１０１ａの外側の周囲の領域が、第１引抜領域１０１ｂとして用いられる。第１引抜領域１０１ｂのうち、図３中の検出領域１０１ａの外側の左右両端（検出領域１０１ａのゲートトレンチの短手方向の両端）に位置するトレンチは、いずれもゲートトレンチである。それぞれのゲートトレンチの内側には、ゲート絶縁膜を介してゲート電極が埋め込まれている。隣り合うゲートトレンチ間には、複数のｐ+型のベースコンタクト領域４ａが設けられているのみで、ｎ型のエミッタ領域は設けられていない。
また４本のゲートトレンチ１２ｆ，１２ｈ，１２ｊ，１２ｌ及び３本のダミートレンチ１２ｇ，１２ｉ，１２ｋにおける、図３中で検出領域１０１ａの外側の上下のそれぞれに位置する部分は、ｎ型のエミッタ領域に接していない。すなわち検出領域１０１ａの周囲の上下左右に位置する第１引抜領域１０１ｂは、ゲートトレンチ及びダミートレンチのうちでｎ型のエミッタ領域に接することなく、ｐ+型のベースコンタクト領域と接する部分によって構成されている。
図４に示すように、電流センスセル１０１の検出領域１０１ａには、シリコン（Ｓｉ）等で構成されたｎ型のドリフト層１と、ドリフト層１の表面層に配置されたｐ型のベース領域２ａ７とが設けられる。ベース領域２ａ７の表面層にはドリフト層１よりも高不純物密度のｎ+型のエミッタ領域３ａが設けられ、エミッタ領域３ａ及びベース領域２ａ７を貫通して複数のゲートトレンチ１２ｆが設けられている。図４中に例示した電流センスセル１０１の検出領域１０１ａには、検出領域１０１ａと左側の第１引抜領域１０１ｂとの境界に位置するゲートトレンチ１２ｆ及びゲートトレンチ１２ｆの右側に位置する６本のゲートトレンチからなる７本のトレンチが含まれる。
検出領域１０１ａでは７本のトレンチのうち、ゲートトレンチ１２ｆを含む４本のトレンチがゲートトレンチとして使用される。４本のゲートトレンチのうち図４中で左端に位置するゲートトレンチ１２ｆの内側には、ゲート絶縁膜である第１の絶縁膜１３ｆを介してゲート電極１４ｆが埋め込まれ、ゲート電極１４ｆは活性領域１００のゲート電極と同じゲート電位に接続される。ゲートトレンチ１２ｆを除く他の３本のトレンチの内部にも、ゲート絶縁膜を介してゲート電極がそれぞれ埋め込まれ、それぞれのゲート電極はゲート電位に接続される。４本のゲートトレンチ１２ｆは、本発明の「第１のトレンチ」に相当する。
検出領域１０１ａの７本のトレンチのうち、４本のゲートトレンチ１２ｆを除いた残りの３本のトレンチは、ダミートレンチ１２ｇとして使用される。３本のダミートレンチ１２ｇは、ベース領域２ａ７及びエミッタ領域３ａを貫通して設けられている。図４中でゲートトレンチ１２ｆの右側のダミートレンチ１２ｇの内側には、第２の絶縁膜１３ｇを介してダミー電極１４ｇが埋め込まれ、ダミー電極１４ｇはエミッタ電位に接続される。３本のダミートレンチ１２ｇは、本発明の「第２のトレンチ」に相当する。尚、「ダミートレンチ」とは、内側の絶縁膜及び電極を含めゲートトレンチと同じ構造を備えているものの、ゲート電圧調整回路に接続されていないものを意味する。
電流センスセル１０１の検出領域１０１ａでは、複数のゲートトレンチ１２ｆ及び複数のダミートレンチ１２ｇは、１本置きに交互に、等間隔で離間して並設されている。換言するとＩＧＢＴの活性領域１００においても、ゲート電極が埋め込まれたゲートトレンチと、エミッタ電位が印加されるダミー電極が埋め込まれたダミートレンチとが交互に並設されている。
図４中で検出領域１０１ａの左側の第１引抜領域１０１ｂ中に例示したように、第１引抜領域１０１ｂにも、ｎ型のドリフト層１と、ドリフト層１の上面側に配置されたｐ型のベース領域２ａ１とが設けられる。ベース領域２ａ１の表面層にはベース領域２ａ１よりも高不純物密度のｐ+型のベースコンタクト領域４ａが設けられ、ベース領域２ａ１及びベースコンタクト領域４ａを貫通して複数のゲートトレンチ１２ａが設けられている。
図４中で検出領域１０１ａは、第１引抜領域１０１ｂに挟まれている。また、検出領域１０１ａは、第１引抜領域１０１ｂに囲まれていてもよい。図４中で左側の第１引抜領域１０１ｂには、第１引抜領域１０１ｂ内で左端に位置するゲートトレンチ１２ａと、このゲートトレンチ１２ａの右側の４本のゲートトレンチが含まれている。５本のゲートトレンチのうち左端のゲートトレンチ１２ａの内部には、ゲート絶縁膜である第１の絶縁膜１３ａを介してゲート電極１４ａが埋め込まれている。ゲート電極１４ａは、活性領域のゲート電極、電流センスセル１０１の検出領域１０１ａのゲート電極１４ｆと同様にゲート電位に接続される。
他の４本のトレンチの内部にも、ゲートトレンチ１２ａと同様に、ゲート絶縁膜である第１の絶縁膜を介してゲート電極がそれぞれ埋め込まれ、それぞれのゲート電極はゲート電位に接続される。５本のゲートトレンチ１２ａは、４本のゲートトレンチ１２ｆと同様に、本発明の「第１のトレンチ」に相当する。尚、図４中の第１引抜領域１０１ｂに含まれる複数のゲートトレンチ１２ａは、説明の便宜のため本数が５本の形で例示されているが、実際には例えば２０本、３０本以上等、遥かに多くの本数で配置できる。第１引抜領域１０１ｂ内の複数のゲートトレンチ１２ａは、本数が多くなるほどゲート－エミッタ間容量Ｃｇｅを高くすることができ、ＥＳＤ耐量が向上する。
図４中の左側の第１引抜領域１０１ｂにおけるドリフト層１の表面層には、ベース領域２ａ１よりも高不純物密度のｐ+型のウェル領域１０が、隣接する左側の活性領域１００の端部に設けられたｐ+型のウェル領域１１に隣り合うように設けられている。第１引抜領域１０１ｂのウェル領域１０は複数のゲートトレンチ１２ａより深い位置まで厚みを有して設けられている。複数のゲートトレンチ１２ａのうちいくつかのゲートトレンチ１２ａがウェル領域１０に覆われている。これにより、ゲート－コレクタ間容量Ｃｇｃを抑制する効果が高くなる。ウェル領域１０の幅ｗｂは活性領域１００のウェル領域１１の幅ｗａより１．５倍以上、３００倍以下になるように設定されている。
図４中に例示したＩＧＢＴの場合、第１引抜領域１０１ｂから外側の活性領域１００側に延びるウェル領域１０の幅ｗｂは、活性領域１００から内側の第１引抜領域１０１ｂ側に延びるウェル領域１１の幅ｗａの約２．５倍に設定されている。第１引抜領域１０１ｂのウェル領域１０は、活性領域１００及び検出領域１０１ａの動作時に、活性領域１００と検出領域１０１ａのキャリア（ホール）電流を第１引抜領域１０１ｂ側に引き抜いて、ホール電流が検出領域１０１ａ側に流れることでホールがトレンチに充電されるのを抑制できる。第１引抜領域１０１ｂのウェル領域１０の幅ｗｂが、例えば、８倍以上であれば、ホール電流のトレンチへの充電が十分可能だが、活性領域１００のウェル領域１１の幅ｗａより１．５倍未満であると、ホール電流のトレンチへの充電が十分に抑制できなくなる。また３００倍を超えると、電流センスセル１０１の面積が、活性領域１００の面積に対して大きくなり過ぎてしまい、半導体チップの面積が極大になる、もしくは、活性領域１００の面積（有効面積）が縮小する。このため、半導体チップのコストが上昇して特性が悪化する懸念がある。
図４中の検出領域１０１ａ及び検出領域１０１ａの左右の第１引抜領域１０１ｂに亘って、ベース領域２ａ１及びベース領域２ａ７の下部には、ドリフト層１よりも高不純物密度のｎ+型の蓄積層５ａが形成されている。蓄積層５ａは、ドリフト層１の下部とベース
領域２ａ７及びベース領域２ａ１に挟まれるように設けられ、キャリアを蓄積してベース領域２ａ１及びベース領域２ａ７下部の抵抗を低減させることができ、電子電流をより多く流すことができる。蓄積層５ａは、例えばドリフト層１の表面からｎ型不純物を導入することで実現できる。尚、蓄積層５ａが無く、蓄積層５ａの上面の位置でドリフト層１の上面がベース領域２ａ７及びベース領域２ａ１に接してもよい。
一方、図４中で検出領域１０１ａの右側の第１引抜領域１０１ｂにも、左側の第１引抜領域１０１ｂと同様に、ｎ型のドリフト層１、ｐ型のベース領域、ベースコンタクト領域及びゲートトレンチを有するＩＧＢＴの単位セル構造が設けられている。右側の第１引抜領域１０１ｂは左側の第１引抜領域１０１ｂと左右対称的な構造であり、右側の第１引抜領域１０１ｂに含まれるそれぞれの部材は、左側の第１引抜領域１０１ｂに含まれる同名の部材と等価な構造であるため、重複説明を省略する。
ドリフト層１の上面側で、検出領域１０１ａに含まれる複数のゲートトレンチ１２ｆ及び第１引抜領域１０１ｂに含まれる複数のゲートトレンチ１２ａの上には、それぞれ層間絶縁膜１５ｆが設けられている。またドリフト層１の上面側で、電流センスセル１０１の第１引抜領域１０１ｂと活性領域１００との境界位置には、第１境界層間絶縁膜６ａ，６ｂが設けられ、この第１境界層間絶縁膜６ａ，６ｂの上にゲート配線７ａ，７ｂが設けられている。ゲート配線７ａ，７ｂの上には、第２境界層間絶縁膜８ａ，８ｂが設けられている。
検出領域１０１ａ及び第１引抜領域１０１ｂの層間絶縁膜１５ｆ及び第２境界層間絶縁膜８ａ，８ｂの上には、エミッタ電極９ａが設けられている。エミッタ電極９ａは、検出領域１０１ａの複数のエミッタ領域３ａ及び第１引抜領域１０１ｂの複数のベースコンタクト領域４ａのそれぞれに接している。
ドリフト層１の下面側には、ベース領域２ａ１よりも高不純物密度、例えば不純物濃度１×１０１６～１×１０１８ｃｍ－３程度のｐ+型のコレクタ領域が、電流センスセル１０１及び活性領域１００に亘って設けられている。コレクタ層２５の下面側には、コレクタ層２５に接するようにコレクタ電極２６が配置されている。
活性領域１００には、電流センスセル１０１の検出領域１０１ａに含まれる単位セルと同じ単位セルが周期的に複数個配列され、大電流が流れるマルチチャネル構造が実現されている。図４中で電流センスセル１０１の左側の活性領域１００には、ドリフト層１の上部に設けられたｐ型のベース領域２ｂ、ｎ+型のエミッタ領域３ｂ、ｐ+型のベースコンタクト領域４ｂ及びｎ+型の蓄積層５ｂが例示されている。活性領域１００においても、ベ
ース領域２ｂ及びエミッタ領域３ｂを貫通するゲートトレンチが複数本設けられ、それぞれのゲートトレンチの上には層間絶縁膜を介して、エミッタ電極９ｂがエミッタ領域３ｂ及びベースコンタクト領域４ｂに接して設けられている。
また図４中で電流センスセル１０１の右側の活性領域１００は左側の活性領域１００と左右対称的な構造を有し、右側の活性領域１００に含まれる部材は、左側の活性領域１００に含まれる同名の部材とそれぞれ等価な構造であるため、重複説明を省略する。
電流センスセル１０１の検出領域１０１ａの蓄積層、第１引抜領域１０１ｂの蓄積層５ａ及び活性領域１００の蓄積層５ｂは、例えばフォトリソグラフィ技術及びエッチング技術等を用いて、ｎ型の不純物イオンの注入及び活性化アニールにより、半導体チップ上に同時に作製できる。同様に、検出領域１０１ａのベース領域２ａ７、第１引抜領域１０１ｂのベース領域２ａ１及び活性領域１００のベース領域２ｂも、ｐ型の不純物イオンを用いて同時に作製できる。検出領域１０１ａのエミッタ領域３ｂ及び活性領域１００のエミッタ領域３ａもｎ型の不純物イオンを用いて同時に作製できる。
また図４中では示されていないが、図３に示すように、検出領域１０１ａにはベースコンタクト領域４ｇがエミッタ領域３ｂに並設されている。検出領域１０１ａのベースコンタクト領域４ｇ、第１引抜領域１０１ｂのベースコンタクト領域４ｂ及び活性領域１００のベースコンタクト領域４ａもｐ型の不純物イオンを用いて同時に作製できる。
検出領域１０１ａの複数のゲートトレンチ１２ｆ及び複数のダミートレンチ１２ｇ、並びに第１引抜領域１０１ｂの複数のゲートトレンチ１２ａ、並びに活性領域１００の複数のゲートトレンチは、ＲＩＥ等により同時に作製できる。検出領域１０１ａの第１の絶縁膜１３ｆ及び第２の絶縁膜１３ｇ、第１引抜領域１０１ｂの第１の絶縁膜１３ａ及び活性領域１００の第１の絶縁膜は、熱酸化法やＣＶＤ法等により同時に作製できる。
同様に、検出領域１０１ａの複数のゲート電極１４ｆ及び複数のダミー電極１４ｇ、第１引抜領域１０１ｂの複数のゲート電極１４ａ及び活性領域１００のゲート電極も、同時に作製できる。例えばＣＶＤ法等により、不純物を高濃度に添加したポリシリコン層（ドープドポリシリコン層）を埋め込めばよい。コレクタ電極２６としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属の複層膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属板を積層してもよい。
検出領域１０１ａの層間絶縁膜１５ｆ、第１引抜領域１０１ｂの層間絶縁膜及び活性領域１００の層間絶縁膜は、ＣＶＤ法等により同時に作製できる。検出領域１０１ａのエミッタ電極９ａ、第１引抜領域１０１ｂのエミッタ電極９ａ及び活性領域１００のエミッタ電極９ｂも、例えばアルミニウム（Ａｌ）膜を堆積させることで、同時に作製できる。
図２に示した電流センスセル１０１の第２引抜領域１０１ｃには、第１引抜領域１０１ｂと同じ単位セル構造が設けられている。第２引抜領域１０１ｃは、第１引抜領域１０１ｂと同様に、複数のゲートトレンチと、ゲートトレンチの内部にゲート絶縁膜を介して埋め込まれたゲート電極とを有する。第２引抜領域１０１ｃは、第１引抜領域１０１ｂより大きな面積を有する点で第１引抜領域１０１ｂと異なるが、構造及び機能に関しては第１引抜領域１０１ｂと等価であるため、重複説明を省略する。
図５に示すように、平面パターンで、第１引抜領域１０１ｂと第２引抜領域１０１ｃとの間には隙間が設けられる。この隙間の図５中の上側において、第１引抜領域１０１ｂ側から延びる複数のゲートトレンチ１２ｆ，１２ｈ，１２ｊ，１２ｌ及び複数のダミートレンチ１２ｇ，１２ｉ，１２ｋのそれぞれの下端は隙間に面して配置されている。一方、第１引抜領域１０１ｂと第２引抜領域１０１ｃとの隙間の下側には、第２引抜領域１０１ｃの複数のゲートトレンチ１７ｆ，１７ｈ，１７ｊ，１７ｌの上端が隙間に面して配置されている。すなわち第１引抜領域１０１ｂ側から延びる複数のゲートトレンチ１２ｆ，１２ｈ，１２ｊ，１２ｌの下端と、第２引抜領域１０１ｃの複数のゲートトレンチ１７ｆ，１７ｈ，１７ｊ，１７ｌの上端とは、トレンチの延びる方向（トレンチの長手方向）で互いに隣り合う端部間に隙間を設けて配置されている。
第１引抜領域１０１ｂ側から延びる複数のゲートトレンチ１２ｆ，１２ｈ，１２ｊ，１２ｌ及び第２引抜領域１０１ｃの複数のゲートトレンチ１７ｆ，１７ｈ，１７ｊ，１７ｌ間では、互いのトレンチの溝幅は同じである。また互いのトレンチの内側のゲート絶縁膜の厚み及び埋め込まれたゲート電極の幅も同じである。
第１引抜領域１０１ｂ側から延びる４本のゲートトレンチ１２ｆ，１２ｈ，１２ｊ，１２ｌのうち、図５中の中央から左寄り位置の２本のゲートトレンチ１２ｆ，１２ｈの下端は、平面パターンで半円状の連結トレンチ１６ａの左右の両端にそれぞれ連結されている。連結トレンチ１６ａの内側にも、ゲート絶縁膜を介してゲート電極が埋め込まれている。２本のゲートトレンチ１２ｆ，１２ｈ及び連結トレンチ１６ａは、それぞれのトレンチの溝幅、ゲート絶縁膜の厚み及びゲート電極の幅が揃えられている。２本のゲートトレンチ１２ｆ，１２ｈ及び連結トレンチ１６ａは、一体化されたゲートトレンチとして機能する。また図５中の中央から右寄り位置の２本のゲートトレンチ１２ｊ，１２ｌの下端も、２本のゲートトレンチ１２ｆ，１２ｈの場合と同様に連結トレンチ１６ｂの左右の両端にそれぞれ連結され、連結トレンチ１６ｂと共に一体化されたゲートトレンチとして機能する。
第１引抜領域１０１ｂ側の図５中の上側に位置するゲートトレンチ１２ｆと、第２引抜領域１０１ｃの図５中の下側に位置するゲートトレンチ１７ｆとは、上下方向に延びる方向を同一直線上に揃えて形成されている。図５中の下側の第１引抜領域１０１ｂ側のゲートトレンチ１７ｆの内側には、ゲート絶縁膜１８ｆを介してゲート電極１９ｆが埋め込まれている。同様に、第１引抜領域１０１ｂ側のゲートトレンチ１２ｈ，１２ｊ，１２ｌと、第２引抜領域１０１ｃのゲートトレンチ１７ｈ，１７ｊ，１７ｌとの間でも、それぞれ対応するトレンチ同士が上下方向に延びる方向を同一直線上に揃えて形成されている。
図５に示すように、隙間を介して隣り合うゲートトレンチ１２ｆ，１２ｈ，１２ｊ，１２ｌ及びゲートトレンチ１７ｆ，１７ｈ，１７ｊ，１７ｌのそれぞれの端部の上には、帯状のゲートランナー２０が接して設けられている。ゲートランナー２０はゲートトレンチ１２ｆ，１２ｈ，１２ｊ，１２ｌの延びる方向（トレンチの長手方向）に直交して、第１引抜領域１０１ｂと第２引抜領域１０１ｃとの隙間と平行に一定の幅で延びている。ゲートランナー２０は、第１引抜領域１０１ｂ側から延びるゲートトレンチ内のゲート電極の端部と第２引抜領域１０１ｃのゲートトレンチ内のゲート電極の端部との上に同時に重なっている。
一方、図５中の第１引抜領域１０１ｂ側で中央に位置する３本のダミートレンチ１２ｇ，１２ｉ，１２ｋの下端は、隣接するゲートトレンチ１２ｆ，１２ｈ，１２ｊ，１２ｌの下端より上側に後退するように、一定距離を空けて離間配置されている。図５中の左側のダミートレンチ１２ｇの下端は、ダミートレンチ１２ｇの左右のゲートトレンチ１２ｆ，１２ｈの連結トレンチ１６ａより上側に位置する。また図５中の右側のダミートレンチ１２ｋの下端は、ダミートレンチ１２ｋの左右のゲートトレンチ１２ｊ，１２ｌの連結トレンチ１６ｂより上側に位置する。
そのためゲートランナー２０は、第１引抜領域１０１ｂ側から延びるゲートトレンチ１２ｆ，１２ｈ，１２ｊ，１２ｌの内側のゲート電極１４ｆ及び第２引抜領域１０１ｃ側から延びるゲートトレンチ１７ｆ，１７ｈ，１７ｊ，１７ｌの内側のゲート電極１９ｆにのみ接続する。またゲートランナー２０とダミートレンチ１２ｇ，１２ｉ，１２ｋの内側のそれぞれのダミー電極１４ｇとは絶縁される。またダミートレンチ１２ｇ，１２ｉ，１２ｋの下端では、それぞれのダミー電極１４ｇが、対応するダミーコンタクトパッド１５ｇ，１５ｉ，１５ｋに接続される。
本発明の実施形態に係るＩＧＢＴでは、図２に示したような第１引抜領域１０１ｂ及び第２引抜領域１０１ｃから構成される「引抜領域」の面積が検出領域１０１ａの面積の４倍以上、１００００倍以下に設定されることにより、ゲート－エミッタ間容量Ｃｇｅが高められている。「引抜領域」の面積が検出領域１０１ａの面積の４倍未満であると、電流センスセル１０１のＥＳＤ耐量を十分に確保できない。また引抜領域の面積が検出領域１０１ａの面積の１００００倍を超えると、電流センスセル１０１全体の面積が大きくなり過ぎ、半導体チップ上の有効面積が小さくなる。
検出領域１０１ａの外縁は、例えば図３中の左端のゲートトレンチ１２ｆ及び右端のゲートトレンチ１２ｌの左右幅を２等分するそれぞれの中心線を、左右方向の両端位置として定義できる。また図３中の検出領域１０１ａの上下方向の両端位置としては、最上段の矩形状のｎ+型のエミッタ領域の上辺に沿って延びる水平な仮想線及び最下段の矩形状の
ｎ+型のエミッタ領域の下辺に沿って延びる水平な仮想線を使用できる。また「引抜領域
」に関しては、平面パターンで、トレンチの並設方向における両端のそれぞれの最外側に位置するゲートトレンチに囲まれた領域として定義できる。
図６に示すように、ＩＧＢＴの動作時にはコレクタ電極２６からエミッタ電極９ａ，９ｂに向かってホール電流が流れる。このホール電流は、電流センスセル１０１と活性領域１００の活性セルの両方から流れてくる。ここで本発明の実施形態に係るＩＧＢＴの電流センスセル１０１には、図２及び図４に示したように、第１引抜領域１０１ｂ及び第２引抜領域１０１ｃに亘って、複数のゲートトレンチ１２ａより深い厚みのウェル領域１０が設けられている。そのためホール電流が第１引抜領域１０１ｂ側及び第２引抜領域１０１ｃ側に流れるように促進されることにより、検出領域１０１ａ側のゲート電極へのキャリアの充電が抑制される。結果、ゲート－コレクタ間容量Ｃｇｃの増大が抑制される。
＜比較例＞
一方、図７に示すように、検出領域２０１ａ及び検出領域２０１ａの周囲に設けられた引抜領域２０１ｂを有する電流センスセル２０１を備えたＩＧＢＴを比較例として用意した。比較例に係るＩＧＢＴの場合、引抜領域２０１ｂの面積は、本発明の実施形態における４倍より小さい、検出領域２０１ａの面積の２．５倍程度に抑えられている。また図８に示すように、比較例に係るＩＧＢＴでは、引抜領域２０１ｂのウェル領域１０ｚの幅ｗｂが、活性領域１００のウェル領域１１ｚの幅ｗａの約１／３以下と、狭く構成されている。
比較例に係るＩＧＢＴでは、検出領域２０１ａの左右の引抜領域２０１ｂに設けられたゲートトレンチは１本ずつと、ゲートトレンチの本数が図４に示した電流センスセル１０１の場合より大幅に減少している。そのため図９中の三角形状のデータ点で示すように、比較例に係るＩＧＢＴの場合、ゲート－エミッタ間容量Ｃｇｅを３０ｐＦ以下と十分に高められず、ＥＳＤ耐量は８０Ｖ程度と非常に低く留まる。そのためゲート耐圧以上の電圧が印加されると、比較例に係るＩＧＢＴでは過電流に対する保護機能が十分に働かなくなり、素子破壊が生じる懸念が高くなる。
しかし本発明の実施形態に係るＩＧＢＴによれば、第１引抜領域１０１ｂ及び第２引抜領域１０１ｃの全面に複数のゲートトレンチ１２ａが設けられ、それぞれにゲート電極を設けることにより、ゲート－エミッタ間容量Ｃｇｅが２９０ｐＦ以上に高められる。そのため図９中の○印のデータ点で示したように、１５０Ｖ以上と、比較例の場合に比べて約２倍以上のＥＳＤ耐量を確保することができる。
本発明の実施形態に係るＩＧＢＴによれば、検出領域１０１ａの周囲の第１引抜領域１０１ｂ及び第２引抜領域１０１ｃにゲート電極が埋め込まれたゲートトレンチが数多く配置される。そのため電流センスセル１０１のゲート－エミッタ間容量Ｃｇｅが大幅に高められ、ＥＳＤ耐量を大きく確保できる。また第１引抜領域１０１ｂ及び第２引抜領域１０１ｃに亘って、ゲートトレンチ１２ａより深い厚みのウェル領域１０が広範囲に設けられているため、動作時にゲート電極へのキャリアの蓄積が抑制される。よって電流センスセル１０１のゲート－コレクタ間容量Ｃｇｃが抑制されてミラー容量が低減し、検出領域１０１ａの周囲の第１引抜領域１０１ｂ及び第２引抜領域１０１ｃにトレンチが配置されたことに起因する、電流センスセル１０１と活性領域１００との容量バランスの崩れを回避できる。
また、半導体チップ上に、従来と同じ面積の検出領域１０１ａを有する電流センスセル１０１であっても、図４に示したように、第１引抜領域１０１ｂ及び第２引抜領域１０１ｃに亘る深いウェル領域１０の幅ｗｂが、隣接する活性領域１００のウェル領域１１の幅ｗａより遥かに広くなる。そして活性領域１００との容量バランス及び電流センスセル１０１のＥＳＤ耐量の確保を有効に両立できる。
また本発明の実施形態に係るＩＧＢＴでは、第１引抜領域１０１ｂ及び第２引抜領域１０１ｃからなる「引抜領域」の面積の和は、検出領域１０１ａの面積の４倍以上、１００００倍以下であるように、面積比率が意図的に制御される。そのため容量バランスの崩れの回避と電流センスセル１０１のＥＳＤ耐量の確保との両立を、より確実に実現できる。
また本発明の実施形態に係るＩＧＢＴでは、第１引抜領域１０１ｂから延びるウェル領域１０の幅ｗｂが、活性領域１００から延びるウェル領域１１の幅ｗａの約２．５倍と、１．５倍以上、３００倍以下の範囲内で、広く設定されている。そのため活性領域１００との容量バランスの崩れを、より確実に抑制できる。
また本発明の実施形態に係るＩＧＢＴでは、図５に示すように、ダミートレンチ１２ｇ，１２ｉ，１２ｋ及びゲートトレンチ１２ｆ，１２ｈ，１２ｊ，１２ｌがそれぞれの下端の位置を異ならせて配置される。そのため第１引抜領域１０１ｂ及び第２引抜領域１０１ｃのゲートトレンチに埋め込まれたゲート電極同士をゲートランナー２０で接続する際、ゲートランナー２０がダミートレンチの下端に干渉せず、ダミートレンチ１２ｇ，１２ｉ，１２ｋの内側に埋め込まれたダミー電極は、ゲート電極に接続されることなく、エミッタ電位に接続することができる。よって活性領域１００の単位セル構造に応じて、電流センスセル１０１の検出領域１０１ａにゲートトレンチ及びダミートレンチが並設される場合であっても、ゲート電極にはシンプルな帯状のゲートランナー２０を用いてゲート電位を印加できる。またダミー電極には、ゲート電位とは異なる所望の電位を接続できる。なお、ダミー電極はフローティングの状態でもよい。
＜変形例＞
本発明の実施形態に係るＩＧＢＴは、ウェル領域１０ａが、エミッタ領域３ａと重ならない限り、図１０に示すように、ウェル領域１０ａが検出領域１０１ａと第１引抜領域１０１ｂとの境界に位置するゲートトレンチ１２ｆの底部まで延びてもよい。図１０中には、ウェル領域１０ａの検出領域１０１ａ側となる内側の端部が、ゲートトレンチ１２ｆの底部の右端に位置した場合の変形例に係るＩＧＢＴの内部が例示されている。変形例に係るＩＧＢＴの他の構造については、本発明の実施形態に係るＩＧＢＴにおける同名の部材とそれぞれ等価であるため重複説明を省略する。変形例に係るＩＧＢＴによれば、エミッタ領域３ａと重ならない限界の境界位置までウェル領域１０ａの幅を拡げることで、ゲート－コレクタ間容量Ｃｇｃの低減効果を最大化できる。変形例に係るＩＧＢＴの他の効果については、本発明の実施形態に係るＩＧＢＴの場合と同様である。
＜その他の実施形態＞
本発明は上記の開示した実施形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。本開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかになると考えられるべきである。
例えば、活性領域１００及び電流センスセル１０１の形状、並びにそれぞれの配置については、上記した実施形態で説明したものに限定されず、適宜変更できる。また本発明の実施形態では、第１引抜領域１０１ｂにダミートレンチ１２ｇ，１２ｉ，１２ｋにおいてエミッタ領域３ａと接しない部分が含まれていたが、これに限定されない。引抜領域に含まれるトレンチがすべて、ゲート電極が埋め込まれたゲートトレンチが用いられても勿論、ゲート－エミッタ間容量Ｃｇｅを高めることができる。すなわち引抜領域にはゲート－エミッタ間容量Ｃｇｅを高めるゲートトレンチが、少なくとも１本以上設けられていればよい。
以上のとおり本発明は、上記に記載していない様々な実施形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１ ドリフト層
２ａ１，２ａ７ ベース領域
２ｂ ベース領域
３ａ，３ｂ エミッタ領域
４ａ，４ｂ，４ｇ ベースコンタクト領域
５ａ，５ｂ 蓄積層
６ａ，６ｂ 第１境界層間絶縁膜
７ａ，７ｂ ゲート配線
８ａ，８ｂ 第２境界層間絶縁膜
９ａ，９ｂ エミッタ電極
１０，１０ａ，１０ｚ ウェル領域
１１，１１ｚ ウェル領域
１２ａ，１２ｆ，１２ｈ，１２ｊ，１２ｌ ゲートトレンチ（第１のトレンチ）
１２ｇ，１２ｉ，１２ｋ ダミートレンチ（第２のトレンチ）
１３ａ，１３ｆ 第１の絶縁膜（ゲート絶縁膜）
１３ｇ 第２の絶縁膜
１４ａ，１４ｆ ゲート電極
１４ｇ ダミー電極
１５ｆ 層間絶縁膜
１５ｇ，１５ｉ，１５ｋ ダミーコンタクトパッド
１６ａ，１６ｂ 連結トレンチ
１７ｆ，１７ｈ，１７ｊ，１７ｌ ゲートトレンチ
１８ｆ ゲート絶縁膜
１９ｆ ゲート電極
２０ ゲートランナー
２６ コレクタ電極
１００ 活性領域
１０１ 電流センスセル
１０１ａ 検出領域
１０１ｂ 第１引抜領域
１０１ｃ 第２引抜領域
１０２ エッジ
１１０ ゲートパッド
１１１ センスパッド
２０１ 電流センスセル
２０１ａ 検出領域
２０１ｂ 引抜領域
ｗ１，ｗ２，ｗ３ 電流センスセルと活性領域との間隔
ｗａ，ｗｂ ウェル領域の幅
ｗｎ エミッタ領域の幅
ｗｐ ベースコンタクト領域の幅
ｗｔ トレンチ間隔

Claims (9)

  1. ｎ型のドリフト層と、
    前記ドリフト層の表面層に設けられたｐ型のベース領域と、
    前記ベース領域の表面層に設けられた、前記ドリフト層よりも高不純物密度のｎ型のエミッタ領域と、
    前記ベース領域及び前記エミッタ領域を貫通する第１のトレンチの内側に第１の絶縁膜を介して埋め込まれたゲート電極と、
    前記ドリフト層の下部に設けられたｐ型のコレクタ領域と、を有する電流センスセルを備え、
    前記電流センスセルは、
    前記第１のトレンチのうち前記エミッタ領域に接する部分が含まれ、活性領域に流れる電流を検出する検出領域と、
    前記検出領域の周囲に配置され、前記第１のトレンチのうち前記エミッタ領域と接しない部分が含まれ、かつ、前記ドリフト層の表面層に前記第１のトレンチより深く、前記ベース領域よりも高不純物密度のｐ型の第１のウェル領域を有し、前記第１のウェル領域によって前記コレクタ領域から流れるホール電流を引き抜く引抜領域と、を備え、
    平面パターンで、前記引抜領域の面積が前記検出領域の面積の４倍以上、１００００倍以下である
    ことを特徴とする絶縁ゲート型バイポーラトランジスタ。
  2. 前記電流センスセルは、前記ベース領域及び前記エミッタ領域を貫通する第２のトレンチの内側に第２の絶縁膜を介して埋め込まれゲート電位以外の電位が接続されるダミー電極を更に備え、
    前記第２のトレンチが前記検出領域に含まれていることを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
  3. 前記引抜領域は、平面パターンで、前記検出領域の周囲を囲む第１引抜領域と、前記第１のトレンチ及び前記第２のトレンチの延びる方向に前記第１引抜領域と隙間を空けて設けられた第２引抜領域と、を備えることを特徴とする請求項２に記載の絶縁ゲート型バイポーラトランジスタ。
  4. 前記第１引抜領域において、前記第２のトレンチの前記隙間側の端部は、前記第２のトレンチと並設された前記第１のトレンチの前記隙間側の端部より前記第２引抜領域と反対側に一定距離を空けて離間配置され、
    前記第１引抜領域に含まれる前記第１のトレンチの前記隙間側の端部と、前記第２引抜領域に含まれる前記第１のトレンチの前記隙間側の端部とが、前記隙間の上に設けられた帯状のゲートランナーによって同時に接続されていることを特徴とする請求項３に記載の絶縁ゲート型バイポーラトランジスタ。
  5. 前記ダミー電極はエミッタ電位に接続されることを特徴とする請求項４に記載の絶縁ゲート型バイポーラトランジスタ。
  6. 前記引抜領域から延びる前記第１のウェル領域の幅が、前記活性領域の端部に設けられ前記第１のウェル領域と隣接する第２のウェル領域の幅の１．５倍以上、３００倍以下に設定されていることを特徴とする請求項１～５のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ。
  7. 前記第１のウェル領域が、前記検出領域と前記引抜領域との境界に位置する前記第１のトレンチの底部まで延びていることを特徴とする請求項１～６のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ。
  8. 前記引抜領域の前記第１のトレンチはゲート電位であることを特徴とする請求項１～７のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ。
  9. 前記引抜領域の前記第１のトレンチの底部には、前記第１のウェル領域があることを特徴とする請求項１～８のいずれか一項に記載の絶縁ゲート型バイポーラトランジスタ。
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