JP5970867B2 - 情報処理装置、画像形成装置およびプログラム - Google Patents

Description

本発明は、情報処理装置、画像形成装置およびプログラムに関する。

公報記載の従来技術として、画像形成装置のＩ／Ｏ制御部に不揮発性メモリを設け、画像形成装置の電源遮断時に、Ｉ／Ｏ制御部を構成する機能モジュールへの設定データを保持するレジスタ群の値を、不揮発性メモリにコピーしておくものが存在する（特許文献１参照）。

特開２００４−７８０４３号公報

本発明は、プログラムのデータおよびプログラムの実行に伴って生じる作業データを記憶させるメモリとして不揮発性メモリを用いる場合に、この不揮発性メモリからの起動処理を可能にすることを目的とする。

請求項１記載の発明は、プログラムを実行する実行手段と、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリを備え、当該不揮発性メモリには、前記実行手段が実行する前記プログラムとして起動処理で最初に実行される第１プログラムと当該第１プログラムに続いて実行される第２プログラムとを記憶する第１記憶領域と、当該実行手段が当該プログラムを実行することに伴って生じるデータを記憶する第２記憶領域とが設けられる主記憶手段と、前記実行手段と前記主記憶手段とを接続するとともに、当該実行手段と当該主記憶手段との間において、前記プログラムおよび前記データの授受を行う接続手段と、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な他の不揮発性メモリを備え、前記接続手段が前記実行手段と前記主記憶手段との間において前記プログラムおよび前記データの授受を行うために設定される設定条件を記憶する条件記憶手段とを含み、前記実行手段は、前記起動処理において、前記設定条件に基づいて前記主記憶手段の前記不揮発性メモリから読み出した前記第１プログラムを実行することを特徴とする情報処理装置である。

請求項２記載の発明は、前記接続手段によって前記実行手段と前記主記憶手段とを接続する前に、前記設定条件として、当該接続手段と当該主記憶手段との間で通信を行う際の通信条件を設定する設定手段をさらに備え、前記条件記憶手段は、前記設定手段で設定された前記通信条件を前記設定条件として記憶することを特徴とする請求項１記載の情報処理装置である。
請求項３記載の発明は、前記主記憶手段は、読み書き可能であって電源を供給しないと記憶している情報を保持することが不可能な揮発性メモリをさらに備え、前記揮発性メモリは、前記不揮発性メモリと共通のバスを介して前記接続手段と接続され、前記揮発性メモリには、前記第２記憶領域が設けられることを特徴とする請求項１または２記載の情報処理装置である。
請求項４記載の発明は、前記主記憶手段における前記不揮発性メモリが、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭのいずれかであることを特徴とする請求項１乃至３のいずれか１項記載の情報処理装置である。

請求項５記載の発明は、記録材に画像を形成する画像形成部と、前記画像形成部の動作を制御する制御部とを備え、前記制御部は、前記画像形成部の制御に用いられるプログラムを実行する実行手段と、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリを備え、当該不揮発性メモリには、前記実行手段が実行する前記プログラムとして起動処理で最初に実行される第１プログラムと当該第１プログラムに続いて実行される第２プログラムとを記憶する第１記憶領域と、当該実行手段が当該プログラムを実行することに伴って生じるデータを記憶する第２記憶領域とが設けられる主記憶手段と、前記実行手段と前記主記憶手段とを接続するとともに、当該実行手段と当該主記憶手段との間において、前記プログラムおよび前記データの授受を行う接続手段と、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な他の不揮発性メモリを備え、前記接続手段が前記実行手段と前記主記憶手段との間において前記プログラムおよび前記データの授受を行うために設定される設定条件を記憶する条件記憶手段とを含み、前記実行手段は、前記起動処理において、前記設定条件に基づいて前記主記憶手段の前記不揮発性メモリから読み出した前記第１プログラムを実行することを特徴とする画像形成装置である。

請求項６記載の発明は、コンピュータに、プログラムを実行する機能と、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリに、前記プログラムとして起動処理で最初に実行される第１プログラムと当該第１プログラムの実行後に実行される第２プログラムとを記憶する第１記憶領域と、当該プログラムを実行することに伴って生じるデータを記憶する第２記憶領域とを設定する機能と、前記不揮発性メモリと接続するとともに、当該不揮発性メモリとの間において、前記プログラムおよび前記データの授受を行う機能と、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な他の不揮発性メモリに、前記不揮発性メモリとの間において前記プログラムおよび前記データの授受を行うために設定される設定条件を記憶させる機能と、前記起動処理において、前記設定条件に基づいて前記不揮発性メモリから読み出した前記第１プログラムを実行する機能とを実現させるプログラムである。

請求項７記載の発明は、前記不揮発性メモリと接続する前に、前記設定条件として、当該不揮発性メモリとの間で通信を行う際の通信条件を設定する機能をさらに有し、前記設定条件を記憶させる機能では、前記通信条件を当該設定条件として前記他の不揮発性メモリに記憶させることを特徴とする請求項６記載のプログラムである。

請求項１記載の発明によれば、本構成を有していない場合と比較して、プログラムのデータおよびプログラムの実行に伴って生じる作業データを記憶させるメモリとして不揮発性メモリを用いる場合に、この不揮発性メモリからの起動処理を可能にすることができる。
請求項２記載の発明によれば、本構成を有していない場合と比較して、より適切な条件下で、データの授受を行うことが可能になる。
請求項３記載の発明によれば、本構成を有していない場合と比較して、かかるコストの上昇を抑制しつつ、第２記憶領域の記憶容量を増加させることが可能になる。
請求項４記載の発明によれば、例えば不揮発性メモリとしてＥＥＰＲＯＭあるいはフラッシュメモリを用いた場合と比較して、不揮発性メモリとの間でのデータの授受を、より高速に行うことができる。
請求項５記載の発明によれば、本構成を有していない場合と比較して、プログラムのデータおよびプログラムの実行に伴って生じる作業データを記憶させるメモリとして不揮発性メモリを用いる場合に、この不揮発性メモリからの起動処理を可能にすることができる。
請求項６記載の発明によれば、本構成を有していない場合と比較して、プログラムのデータおよびプログラムの実行に伴って生じる作業データを記憶させるメモリとして不揮発性メモリを用いる場合に、この不揮発性メモリからの起動処理を可能にすることができる。
請求項７記載の発明によれば、本構成を有していない場合と比較して、かかるコストの上昇を抑制しつつ、第２記憶領域の記憶容量を増加させることが可能になる。

本実施の形態が適用される画像形成システムの構成の一例を示す図である。 画像形成装置に設けられた制御部の内部構成の一例を示すブロック図である。 制御部に設けられたＣＰＵおよびＡＳＩＣの内部構成の一例を示すブロック図である。 ＣＰＵに設けられたＣＰＵ−ＲＡＭコントローラの内部構成の一例を示すブロック図である。 動作制御部に設けられたＣＰＵ−ＲＡＭモジュールの構成の一例を示すブロック図である。 動作制御部のメインメモリにおけるメモリマップの構成の一例を説明するための図である。 ＨＷリセット処理に伴うブートセレクト処理の手順を説明するためのフローチャートである。 ＲＯＭブート時における起動処理の手順を説明するためのフローチャートである。 ＭＲＡＭブート時における起動処理の手順を説明するためのフローチャートである。

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本実施の形態が適用される画像形成システムの構成の一例を示す図である。
この画像形成システムは、スキャン機能、プリント機能、コピー機能およびファクシミリ機能を備えた所謂複合機として動作する画像形成装置１と、画像形成装置１に接続されるネットワーク２と、ネットワーク２に接続される端末装置３と、ネットワーク２に接続されるファクシミリ装置４と、ネットワーク２に接続されるサーバ装置５とを有している。

ここで、ネットワーク２は、インターネット回線や電話回線等によって構成されている。また、端末装置３は、ネットワーク２を介して、画像形成装置１に画像の形成等を指示するものであり、例えばＰＣ（Personal Computer）で構成される。さらに、ファクシミリ装置４は、ネットワーク２を介して、画像形成装置１との間でファクシミリを送受信する。さらにまた、サーバ装置５は、ネットワーク２を介して、画像形成装置１との間でデータ（プログラムを含む）を送受信する。

また、画像形成装置１は、紙等の記録媒体に記録された画像を読み取る画像読取部１０と、紙等の記録媒体に画像を形成する画像形成部２０と、ユーザから電源のオン／オフ、スキャン機能、プリント機能、コピー機能およびファクシミリ機能を用いた動作に関連する指示を受け付けるとともに、ユーザに対してメッセージを表示するユーザインタフェース（ＵＩ）３０と、ネットワーク２を介して端末装置３、ファクシミリ装置４およびサーバ装置５との間でデータの送受信を行う送受信部４０と、これら画像読取部１０、画像形成部２０、ＵＩ３０および送受信部４０の動作を制御する制御部５０とを備えている。そして、この画像形成装置１では、画像読取部１０によってスキャン機能が実現され、画像形成部２０によってプリント機能が実現され、画像読取部１０および画像形成部２０によってコピー機能が実現され、画像読取部１０、画像形成部２０および送受信部４０によってファクシミリ機能が実現される。なお、送受信部４０は、例えばインターネット回線用のものと電話回線用のものとを、別々に設けるようにしてもかまわない。

図２は、図１に示す画像形成装置１に設けられた制御部５０の内部構成の一例を示すブロック図である。
本実施の形態の制御部５０は、画像形成装置１の各部の動作を制御する動作制御部５１と、画像読取部１０および画像形成部２０に関連する画像処理を実行する画像処理部５２と、動作制御部５１および画像処理部５２を接続するＰＣＩｅ（PCI Express）バス５３とを備えている。

これらのうち、動作制御部５１は、種々の演算を実行することによって画像形成装置１の各部を制御するＣＰＵ（Central Processing Unit：中央処理装置）５１１と、ＣＰＵ−ＲＡＭ用バス５１３を介してＣＰＵ５１１に接続されるＣＰＵ−ＭＲＡＭモジュール６１およびＣＰＵ−ＤＲＡＭモジュール６２と、ＣＰＵ−ＲＯＭ用バス５１４を介してＣＰＵ５１１に接続されるＣＰＵ−ＲＯＭモジュール６３とを備えている。以下の説明においては、ＣＰＵ５１１に接続される、ＣＰＵ−ＭＲＡＭモジュール６１、ＣＰＵ−ＤＲＡＭモジュール６２およびＣＰＵ−ＲＯＭモジュール６３を、まとめてメインメモリ５１２と称することがある。そして、動作制御部５１では、ＣＰＵ５１１が、メインメモリ５１２に対し、直接にデータを読み書きするように構成されている。

ここで、ＣＰＵ−ＭＲＡＭモジュール６１は、メモリデバイスとしてＭＲＡＭ（Magnetoresistive RAM）を備えており、電源を供給しなくても、記憶している情報を保持することが可能な不揮発性メモリとして機能している。一方、ＣＰＵ−ＤＲＡＭモジュール６２は、メモリデバイスとしてＤＲＡＭ（Dynamic RAM）を備えおり、電源を供給しないと、記憶している情報を保持することができない揮発性メモリとして機能している。そして、本実施の形態では、ＣＰＵ−ＭＲＡＭモジュール６１およびＣＰＵ−ＤＲＡＭモジュール６２が、ＣＰＵ−ＲＡＭ用バス５１３に設定された共通のクロック周波数（メモリクロック）にてデータの読み書きを行う。したがって、ＣＰＵ−ＭＲＡＭモジュール６１は、ＣＰＵ−ＤＲＡＭモジュール６２と同等の読み書き性能を有していることになる。それゆえ、ＣＰＵ−ＭＲＡＭモジュール６１は、ＵＶ−ＥＰＲＯＭ（Ultra-Violet Erasable Programmable ROM）、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）、あるいはフラッシュメモリなどの不揮発性メモリに比べて、より高速にデータの読み書きを行う。なお、本実施の形態のＣＰＵ−ＤＲＡＭモジュール６２は、例えばＤＤＲ２−ＳＤＲＡＭ（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）で構成されている。

これに対し、ＣＰＵ−ＲＯＭモジュール６３は、所謂マスクＲＯＭ、各種ＰＲＯＭ（Programmable ROM：例えばＯＴＰ ＲＯＭ (One Time Programmable ROM)、ＵＶ−ＥＰＲＯＭ（Ultra-Violet Erasable Programmable ROM）、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM））、フラッシュメモリなどで構成されている。なお、この例では、ＣＰＵ−ＲＯＭモジュール６３として、フラッシュメモリが用いられている。

また、画像処理部５２は、種々の演算を実行することによって、画像読取部１０から入力される画像データおよび画像形成部２０に出力する画像データに処理を施すＡＳＩＣ（Application Specific Integrated Circuit）５２１と、ＡＳＩＣ−ＲＡＭ用バス５２３を介してＡＳＩＣ５２１に接続されるメインメモリ５２２とを備えている。ここで、画像処理部５２に設けられるメインメモリ５２２は、上述したＣＰＵ−ＤＲＡＭモジュール６２と同じ構成を有するＡＳＩＣ−ＤＲＡＭモジュール９１を備えている。

さらに、動作制御部５１と画像処理部５２とを接続するＰＣＩｅバス５３は、ＰＣＩ ＥＸｐｒｅｓｓ規格に準拠した送受信を行うことで、制御部５０において、動作制御部５１に設けられたＣＰＵ５１１と、画像処理部５２に設けられたＡＳＩＣ５２１とを接続している。この例において、ＡＳＩＣ５２１は、ＣＰＵ５１１からＰＣＩｅバス５３を介して受けた指示に基づいて、各種画像処理を実行するようになっている。

図３は、図２に示す制御部５０に設けられたＣＰＵ５１１およびＡＳＩＣ５２１の内部構成の一例を示すブロック図である。なお、以下の説明においては、ＣＰＵ５１１に接続されるメインメモリ５１２のうち、ＣＰＵ−ＲＡＭ用バス５１３に接続されるＣＰＵ−ＭＲＡＭモジュール６１およびＣＰＵ−ＤＲＡＭモジュール６２を、まとめてＣＰＵ−ＲＡＭモジュール６０（主記憶手段の一例）と称することがある。

まず、ＣＰＵ５１１の内部構成について説明する。
ＣＰＵ５１１は、プログラムにしたがって種々の演算を実行する実行手段の一例としてのＣＰＵコア７１と、ＣＰＵコア７１とＣＰＵ−ＲＡＭモジュール６０との間でのデータの送受信を制御するＣＰＵ−ＲＡＭコントローラ７２と、ＣＰＵコア７１とＣＰＵ−ＲＯＭモジュール６３との間でのデータの送受信を制御するＣＰＵ−ＲＯＭコントローラ７３とを備えている。また、ＣＰＵ５１１は、ＣＰＵコア７１におけるプログラム実行時の異常を検出するために用いられるウォッチドッグタイマ（ＷＤＴ）７４と、ＣＰＵコア７１と外部（例えばＡＳＩＣ５２１）との間でのデータの送受信を制御するＣＰＵ／ＰＣＩｅインタフェース７５と、ＣＰＵコア７１とＣＰＵ−ＲＡＭモジュール６０との間でのデータの送受信を制御するＣＰＵ−Ｉ^２Ｃコントローラ７６とを備えている。さらに、ＣＰＵ５１１は、ＣＰＵ５１１の内部において、これらＣＰＵコア７１、ＣＰＵ−ＲＡＭコントローラ７２、ＣＰＵ−ＲＯＭコントローラ７３、ウォッチドッグタイマ７４、ＣＰＵ／ＰＣＩｅインタフェース７５およびＣＰＵ−Ｉ^２Ｃコントローラ７６を相互に接続するＣＰＵ内部バス７７を有している。

ここで、本実施の形態のＣＰＵ−ＲＡＭ用バス５１３は、ＣＰＵ−ＲＡＭコントローラ７２に接続されるメモリバス５１３ａと、ＣＰＵ−Ｉ^２Ｃコントローラ７６に接続されるＩ^２Ｃバス５１３ｂとを有している。そして、メモリバス５１３ａにおけるデータの転送速度は、Ｉ^２Ｃバス５１３ｂにおけるデータの転送速度よりも高速である。また、ＣＰＵ−ＲＡＭ用バス５１３のメモリバス５１３ａにおけるデータの転送速度は、ＣＰＵ−ＲＯＭ用バス５１４におけるデータの転送速度よりも高速である。

続いて、ＡＳＩＣ５２１の内部構成について説明する。
ＡＳＩＣ５２１は、種々の演算を実行するＡＳＩＣコア８１と、ＡＳＩＣコア８１とＡＳＩＣ−ＤＲＡＭモジュール９１との間でのデータの送受信を制御するＡＳＩＣ−ＲＡＭコントローラ８２と、ＡＳＩＣコア８１と外部（例えばＣＰＵ５１１）との間でのデータの送受信を制御するＡＳＩＣ／ＰＣＩｅインタフェース８５と、ＡＳＩＣコア８１とＡＳＩＣ−ＤＲＡＭモジュール９１との間でのデータの送受信を制御するＡＳＩＣ−Ｉ^２Ｃコントローラ８６とを備えている。また、ＡＳＩＣ５２１は、ＡＳＩＣ５２１の内部において、これらＡＳＩＣコア８１、ＡＳＩＣ−ＲＡＭコントローラ８２、ＡＳＩＣ／ＰＣＩｅインタフェース８５およびＡＳＩＣ−Ｉ^２Ｃコントローラ８６を相互に接続するＡＳＩＣ内部バス８７を有している。

ここで、本実施の形態のＡＳＩＣ−ＲＡＭ用バス５２３は、ＡＳＩＣ−ＲＡＭコントローラ８２に接続されるメモリバス５２３ａと、ＡＳＩＣ−Ｉ^２Ｃコントローラ８６に接続されるＩ^２Ｃバス５２３ｂとを有している。そして、メモリバス５２３ａにおけるデータの転送速度は、Ｉ^２Ｃバス５２３ｂにおけるデータの転送速度よりも高速である。

図４は、図３に示すＣＰＵ５１１に設けられたＣＰＵ−ＲＡＭコントローラ７２の内部構成を示すブロック図である。
接続手段の一例としてのＣＰＵ−ＲＡＭコントローラ７２は、ＣＰＵ内部バス７７との間でのデータの送受信を制御する内部バスインタフェース７２１と、内部バスインタフェース７２１に接続されるとともに、メモリバス５１３ａとの間でのデータの送受信を制御するメモリバスインタフェース７２２とを備えている。また、このＣＰＵ−ＲＡＭコントローラ７２は、メモリバス５１３ａを介してＣＰＵ−ＲＡＭコントローラ７２およびＣＰＵ−ＲＡＭモジュール６０（図３参照）を接続した際のデータの送受信条件を最適化するためのトレーニングシーケンスを実行するトレーニング実行回路７２３と、トレーニング実行回路７２３によるトレーニングシーケンスの結果に基づいて得られ、メモリバスインタフェース７２２に対して設定される各種設定値（以下では、レジスタ設定値と呼ぶ）を記憶する不揮発性設定レジスタ７２４とを備えている。

ここで、条件記憶手段の一例としての不揮発性設定レジスタ７２４は、上述したＣＰＵ−ＭＲＡＭモジュール６１（図３参照）と同じＭＲＡＭによって構成されており、電源を供給しなくても、記憶している情報を保持することが可能な他の不揮発性メモリとして機能している。

なお、本実施の形態では、メモリバス５１３ａを介してＣＰＵ−ＲＡＭコントローラ７２とＣＰＵ−ＲＡＭモジュール６０（ＣＰＵ−ＭＲＡＭモジュール６１およびＣＰＵ−ＤＲＡＭモジュール６２）との間でデータの授受を実行する際に、上記レジスタ設定値が必要となる。逆の観点からいえば、上記レジスタ設定値が確定するまでの間は、メモリバス５１３ａを介したＣＰＵ−ＲＡＭコントローラ７２とＣＰＵ−ＲＡＭモジュール６０との間でデータの授受を実行することができない。

図５は、図２に示す動作制御部５１に設けられたＣＰＵ−ＲＡＭモジュール６０の構成の一例を示すブロック図である。より具体的に説明すると、図５（ａ）はＣＰＵ５１１に接続されるＣＰＵ−ＭＲＡＭモジュール６１の内部構成の一例を示すブロック図であり、図５（ｂ）はＣＰＵ５１１に接続されるＣＰＵ−ＤＲＡＭモジュール６２の内部構成の一例を示すブロック図である。

まず、図５（ａ）を参照しつつ、ＣＰＵ−ＭＲＡＭモジュール６１の内部構成について説明を行う。
ＣＰＵ−ＭＲＡＭモジュール６１は、ＣＰＵ５１１が実行するプログラムやプログラムの実行に伴って発生した作業データ等を記憶するＭＲＡＭ汎用記憶部６１１と、ＣＰＵ−ＭＲＡＭモジュール６１の特性情報（使用可能な最大クロック周波数や信号タイミングなど）を含むＳＰＤ（Serial Presence Detect）を記憶するＭＲＡＭＳＰＤ記憶部６１２と、ＣＰＵ−ＭＲＡＭモジュール６１の動作モードを記憶するＭＲＡＭモード記憶部６１３とを備える。また、ＣＰＵ−ＭＲＡＭモジュール６１は、メモリバス５１３ａを介してＣＰＵ−ＲＡＭコントローラ７２（図３参照）との間でデータの授受を行うとともに、Ｉ^２Ｃバス５１３ｂを介してＣＰＵ−Ｉ^２Ｃコントローラ７６との間でデータの授受を行い、さらに、ＭＲＡＭ汎用記憶部６１１、ＭＲＡＭＳＰＤ記憶部６１２およびＭＲＡＭモード記憶部６１３に対するデータの読み書きを制御するＭＲＡＭ内部コントローラ６１４を備える。

ここで、ＭＲＡＭ内部コントローラ６１４は、メモリバス５１３ａとＭＲＡＭ汎用記憶部６１１との間でのデータの送受信を制御し、且つ、Ｉ^２Ｃバス５１３ｂとＭＲＡＭＳＰＤ記憶部６１２およびＭＲＡＭモード記憶部６１３との間でのデータの送受信を制御する。

この例において、ＭＲＡＭ汎用記憶部６１１、ＭＲＡＭＳＰＤ記憶部６１２およびＭＲＡＭモード記憶部６１３は、それぞれ、ＭＲＡＭによって構成される。ただし、これに限られるものではなく、上述したメモリバス５１３ａとＩ^２Ｃバス５１３ｂとの転送速度の違いを考慮し、ＭＲＡＭ汎用記憶部６１１をＭＲＡＭによって構成する一方、ＭＲＡＭＳＰＤ記憶部６１２およびＭＲＡＭモード記憶部６１３については、例えばＥＥＰＲＯＭによって構成してもかまわない。

続いて、図５（ｂ）を参照しつつ、ＣＰＵ−ＤＲＡＭモジュール６２の内部構成について説明を行う。
ＣＰＵ−ＤＲＡＭモジュール６２は、ＣＰＵ５１１によるプログラムの実行に伴って発生した作業データ等を記憶するＤＲＡＭ汎用記憶部６２１と、ＣＰＵ−ＤＲＡＭモジュール６２のＳＰＤを記憶するＤＲＡＭＳＰＤ記憶部６２２と、ＣＰＵ−ＤＲＡＭモジュール６２の動作モードを記憶するＤＲＡＭモード記憶部６２３とを備える。また、ＣＰＵ−ＤＲＡＭモジュール６２は、メモリバス５１３ａを介してＣＰＵ−ＲＡＭコントローラ７２（図３参照）との間でデータの授受を行うとともに、Ｉ^２Ｃバス５１３ｂを介してＣＰＵ−Ｉ^２Ｃコントローラ７６との間でデータの授受を行い、さらに、ＤＲＡＭ汎用記憶部６２１、ＤＲＡＭＳＰＤ記憶部６２２およびＤＲＡＭモード記憶部６２３に対するデータの読み書きを制御するＤＲＡＭ内部コントローラ６２４を備える。

ここで、ＤＲＡＭ内部コントローラ６２４は、メモリバス５１３ａとＤＲＡＭ汎用記憶部６２１との間でのデータの送受信を制御し、且つ、Ｉ^２Ｃバス５１３ｂとＤＲＡＭＳＰＤ記憶部６２２およびＤＲＡＭモード記憶部６２３との間でのデータの送受信を制御する。

この例において、ＤＲＡＭ汎用記憶部６２１およびはＤＲＡＭによって構成され、ＤＲＡＭＳＰＤ記憶部６２２およびＤＲＡＭモード記憶部６２３は、それぞれ、例えばＥＥＰＲＯＭによって構成される。
なお、画像処理部５２に設けられたＡＳＩＣ−ＤＲＡＭモジュール９１（図３参照）も、上述したＣＰＵ−ＤＲＡＭモジュール６２と同じ構成を有している。

図６は、図２に示す動作制御部５１のメインメモリ５１２（ＣＰＵ−ＭＲＡＭモジュール６１、ＣＰＵ−ＤＲＡＭモジュール６２、ＣＰＵ−ＲＯＭモジュール６３）におけるメモリマップの構成の一例を説明するための図である。動作制御部５１に設けられたＣＰＵ５１１は、このメモリマップに基づいて、メインメモリ５１２に対するデータの読み書きを行う。

図６に示すメモリマップにおいて、メインメモリ５１２全体としての記憶領域Ａ０は、基本的にＲＯＭとして使用されるＲＯＭ領域Ａ１と、基本的にＲＡＭとして使用されるＲＡＭ領域Ａ２とを含んでいる。本実施の形態では、ＣＰＵ−ＲＯＭモジュール６３とＣＰＵ−ＭＲＡＭモジュール６１とに跨ってＲＯＭ領域Ａ１が配置され、ＣＰＵ−ＭＲＡＭモジュール６１とＣＰＵ−ＤＲＡＭモジュール６２とに跨ってＲＡＭ領域Ａ２が配置されている。これらのうち、ＲＯＭ領域Ａ１は、ＣＰＵ−ＲＯＭモジュール６３側に配置されることにより、データの書き換えが基本的に許容されない第１ＲＯＭ領域Ａ１１と、ＣＰＵ−ＭＲＡＭモジュール６１側に配置されることにより、データの書き換えが基本的に許容される第２ＲＯＭ領域Ａ１２とを有している。一方、ＲＡＭ領域Ａ２は、ＣＰＵ−ＭＲＡＭモジュール６１側に配置される第１ＲＡＭ領域Ａ２１と、ＣＰＵ−ＤＲＡＭモジュール６２側に配置される第２ＲＡＭ領域Ａ２２とを有している。

ＲＯＭ領域Ａ１を構成する第１ＲＯＭ領域Ａ１１は、第１リセットベクタ格納領域Ａ１１１と、圧縮プログラム格納領域Ａ１１２とを有している。これらのうち、第１リセットベクタ格納領域Ａ１１１は、画像形成装置１を起動するにあたり、動作制御部５１においてＣＰＵ５１１（図２参照）が実行するプログラムである、第１ＩＰＬ（ＩＰＬ：Initial Program Loader）を格納する。また、圧縮プログラム格納領域Ａ１１２は、画像形成装置１の制御において用いられるプログラムをデータ圧縮して得た、圧縮プログラムファイルを格納する。

一方、第１ＲＯＭ領域Ａ１１とともにＲＯＭ領域Ａ１を構成する第１記憶領域の一例としての第２ＲＯＭ領域Ａ１２は、第２リセットベクタ格納領域Ａ１２１と、展開プログラム格納領域Ａ１２２と、設定情報格納領域Ａ１２３とを有している。これらのうち、第２リセットベクタ格納領域Ａ１２１は、画像形成装置１を起動するにあたり、動作制御部５１においてＣＰＵ５１１が実行するプログラムである、第２ＩＰＬを格納する。また、展開プログラム格納領域Ａ１２２は、第１ＲＯＭ領域Ａ１１の圧縮プログラム格納領域Ａ１１２から読み出した圧縮プログラムファイルを、ＣＰＵ５１１が展開することによって得た、展開プログラムファイルを格納する。さらに、設定情報格納領域Ａ１２３は、ＣＰＵ−ＲＡＭコントローラ７２に設けられた不揮発性設定レジスタ７２４（図４参照）に記憶されるレジスタ設定値と同じ内容のデータを、設定情報として格納する。

なお、この例において、展開プログラム格納領域Ａ１２２に用意されるメモリ容量は圧縮プログラム格納領域Ａ１１２に用意されるメモリ容量よりも大きい。これは、圧縮されたファイルを展開することに伴って、そのファイルサイズが大きくなることによるものである。

また、本実施の形態では、ＣＰＵ−ＲＯＭモジュール６３に配置された第１リセットベクタ格納領域Ａ１１１に第１ＩＰＬが格納されており、ＣＰＵ−ＭＲＡＭモジュール６１に配置された第２リセットベクタ領域Ａ１２１に第２ＩＰＬが格納されている。そして、本実施の形態では、後述するように、画像形成装置１を起動するためにＣＰＵ５１１のハードウェアリセット（ＨＷリセット）が実行された後に、これら第１ＩＰＬおよび第２ＩＰＬのいずれか一方が、選択的に実行されるようになっている。なお、この詳細については後述する。

他方、この例において、第２記憶領域の一例としてのＲＡＭ領域Ａ２を構成する第１ＲＡＭ領域Ａ２１および第２ＲＡＭ領域Ａ２２は、ＣＰＵ５１１によるプログラムの実行に伴って発生するデータや、ＣＰＵ５１１による処理に伴って、画像形成装置１の各構成要素に対して出力される指示に関するデータなどを、一時的に格納する作業領域Ａ２００として用いられる。このように、本実施の形態では、記憶方式が異なる２つのメモリ（ＣＰＵ−ＭＲＡＭモジュール６１の一部の領域およびＣＰＵ−ＤＲＡＭモジュール６２のすべての領域）によってＲＡＭ領域Ａ２（作業領域Ａ２００）が構成されている。そして、ＣＰＵ５１１は、ＣＰＵ−ＭＲＡＭモジュール６１側に配置される第１ＲＡＭ領域Ａ２１およびＣＰＵ−ＤＲＡＭモジュール６２側に配置される第２ＲＡＭ領域Ａ２２を、一まとまりのＲＡＭ領域Ａ２として扱う。

図７は、図１等に示す画像形成装置１の起動処理を説明するためのフローチャートである。なお、この起動処理は、例えばＵＩ３０を介して画像形成装置１の電源が投入されることに伴って制御部５０（より具体的には、動作制御部５１におけるＣＰＵ５１１）にＨＷリセット指示が入力されたとき、また、画像形成装置１の電源が投入された後に、何らかの理由により制御部５０にＨＷリセット指示が入力されたとき、などに実行される。ここで、画像形成装置１の電源が投入された後に、制御部５０にＨＷリセット指示が入力される理由としては、例えば制御部５０内でエラーが発生した場合、画像形成装置１が省電力モード（スリープモード）に設定された後に、ＵＩ３０等を介して制御部５０に通常モードへの復帰指示がなされた場合、等が挙げられる。ここで、画像形成装置１が省電力モードに設定されている場合、画像読取部１０や画像形成部２０等への給電が停止されるとともに、制御部５０内においても、ほとんどの構成要素（回路）に対する給電が停止される。

制御部５０の動作制御部５１に設けられたＣＰＵ５１１に対し、起動処理の開始に伴うＨＷリセットが実行された後に、このＨＷリセットが解除される（ステップ１１）。ＨＷリセットが解除されると、続いて、今回の起動処理が、画像形成装置１を設置してから最初の起動処理（初回起動）であるか否かが判断される（ステップ１２）。

ステップ１２において否定の判断（Ｎｏ）がなされた場合、すなわち、今回の起動処理が２回目以降の起動処理であった場合、次に、今回の起動処理が、ＣＰＵ５１１に設けられたウォッチドッグタイマ７４（図３参照）に基づくウォッチドッグタイマリセット（ＷＤＴリセット）に伴う再起動であるか否かが判断される（ステップ１３）。

ステップ１３において否定の判断（Ｎｏ）がなされた場合、ＣＰＵ５１１は、ＣＰＵ−ＭＲＡＭモジュール６１に配置された第２ＲＯＭ領域Ａ１２における第２リセットベクタ格納領域Ａ１２１から読み出した第２ＩＰＬに基づくブート（以下では、『ＭＲＡＭブート』と呼ぶ）を実行する（ステップ１４）。

これに対し、ステップ１２において肯定の判断（Ｙｅｓ）がなされた場合、および、ステップ１３において肯定の判断（Ｙｅｓ）がなされた場合、ＣＰＵ５１１は、ＣＰＵ−ＲＯＭモジュール６３に配置された第１ＲＯＭ領域Ａ１１における第１リセットベクタ格納領域Ａ１１１から読み出した第１ＩＰＬに基づくブート（以下では、『ＲＯＭブート』と呼ぶ）を実行する（ステップ１５）。

このように、本実施の形態では、ＣＰＵ５１１に対するＨＷリセットの解除後に、ＨＷリセット前の状態に応じて、起動処理に使用するＩＰＬを切り換えるブートセレクト処理が実行される。

図８は、上記ステップ１５で示した、ＲＯＭブート時における起動処理の手順を説明するためのフローチャートである。
ＲＯＭブートにおいては、まず、ＣＰＵコア７１が、ＣＰＵ−ＲＯＭコントローラ７３を介して、ＣＰＵ−ＲＯＭモジュール６３に配置された第１ＲＯＭ領域Ａ１１における第１リセットベクタ格納領域Ａ１１１から、第１ＩＰＬを読み出して実行する（ステップ１０１）。これに伴い、割込ベクタの設定が実行され（ステップ１０２）、メインメモリ５１２に対する、図６に示すメモリマップの設定が実行される（ステップ１０３）。

次に、ＣＰＵ−ＲＯＭコントローラ７３の初期化が実行され（ステップ１０４）、ＣＰＵ−Ｉ^２Ｃコントローラ７６の初期化が実行される（ステップ１０５）。そして、初期化されたＣＰＵ−Ｉ^２Ｃコントローラ７６を介して、ＣＰＵ−ＲＡＭモジュール６０を構成するＣＰＵ−ＭＲＡＭモジュール６１に設けられたＭＲＡＭＳＰＤ記憶部６１２およびＣＰＵ−ＤＲＡＭモジュール６２に設けられたＤＲＡＭＳＰＤ記憶部６２２から、それぞれのＳＰＤが取得される（ステップ１０６）。

続いて、ＣＰＵ−ＲＡＭコントローラ７２の初期化が実行される（ステップ１０７）。ステップ１０７では、ステップ１０６で取得したＳＰＤに基づき、トレーニング実行回路７２３が、メモリバス５１３ａを介したＣＰＵ−ＲＡＭコントローラ７２およびＣＰＵ−ＲＡＭモジュール６０の通信条件の最適化を図るためのトレーニングシーケンスを実行し、最適化された設定値を得る。そして、トレーニングシーケンスで得られた結果は、不揮発性設定レジスタ７２４にレジスタ設定値として書き込まれるとともに、メモリバス５１３ａを介して、ＣＰＵ−ＲＡＭモジュール６０を構成するＣＰＵ−ＭＲＡＭモジュール６１に配置された第２ＲＯＭ領域Ａ１２における設定情報格納領域Ａ１２３に、設定情報として格納される。

続いて、ＣＰＵ−ＲＡＭモジュール６０を構成するＣＰＵ−ＭＲＡＭモジュール６１に設けられたＭＲＡＭモード記憶部６１３およびＣＰＵ−ＤＲＡＭモジュール６２に設けられたＤＲＡＭモード記憶部６２３の初期化が実行される（ステップ１０８）。そして、上記トレーニングシーケンスの結果として得られた動作モードの情報が、ＣＰＵ−ＭＲＡＭモジュール６１に設けられたＭＲＡＭモード記憶部６１３およびＣＰＵ−ＤＲＡＭモジュール６２に設けられたＤＲＡＭモード記憶部６２３にそれぞれ格納される。

それから、ＣＰＵコア７１の内部に設けられた内部レジスタ（図示せず）の設定が実行され（ステップ１０９）、さらに、ＣＰＵ−ＲＡＭモジュール６０を構成するＣＰＵ−ＭＲＡＭモジュール６１に設けられたＭＲＡＭ汎用記憶部６１１およびＣＰＵ−ＤＲＡＭモジュール６２に設けられたＤＲＡＭ汎用記憶部６２１の状態（異常の有無）が診断（チェック）される（ステップ１１０）。なお、この例において、ＣＰＵコア７１の内部レジスタは、揮発性メモリによって構成されている。

その後、ＣＰＵコア７１は、ＣＰＵ−ＲＯＭモジュール６３に配置された第１ＲＯＭ領域Ａ１１における圧縮プログラム格納領域Ａ１１２に格納される圧縮プログラムファイルを読み出し、読み出した圧縮プログラムファイルを展開し、圧縮プログラムファイルを展開して得られた展開プログラムファイルを、ＣＰＵ−ＭＲＡＭモジュール６１に配置された第２ＲＯＭ領域Ａ１２における展開プログラム格納領域Ａ１２２に格納する（ステップ１１１）。

そして、ＣＰＵコア７１は、第１ＩＰＬの実行の実行を完了するとともに、今度は、展開プログラム格納領域Ａ１２２から読み出したプログラム（展開プログラム）の実行を開始する（ステップ１１２）。これに伴い、例えばＣＰＵ／ＰＣＩｅインタフェース７５の初期化、ＣＰＵ／ＰＣＩｅインタフェース７５およびＰＣＩｅバス５３を介したＡＳＩＣ５２１の初期化、さらには送受信部４０等の初期化が実行され、画像形成装置１が使用可能な状態に設定されることにより、ＲＯＭブートに伴う起動処理が完了する。

図９は、上記ステップ１４で示した、ＭＲＡＭブート時における起動処理の手順を説明するための図である。
なお、ＭＲＡＭブートが選択される２回目以降の起動処理において、ＣＰＵ−ＭＲＡＭモジュール６１の第２ＲＯＭ領域Ａ１２における展開プログラム格納領域Ａ１２２には、前回までの起動処理に伴って既に展開プログラムが格納されており、ＣＰＵ−ＭＲＡＭモジュール６１の第２ＲＯＭ領域Ａ１２における設定情報格納領域Ａ１２３には、前回までの起動処理に伴って既に設定情報が格納されている。

また、ＭＲＡＭブートが選択される２回目以降の起動処理において、ＣＰＵ−ＭＲＡＭモジュール６１のＭＲＡＭモード記憶部６１３およびＣＰＵ−ＤＲＡＭモジュール６２のＤＲＡＭモード記憶部６２３には、それぞれ、前回までの起動処理に伴って既にモード情報が格納されている。

さらに、ＭＲＡＭブートが選択される２回目以降の起動処理において、ＣＰＵ−ＲＡＭコントローラ７２に設けられた不揮発性設定レジスタ７２４には、前回までの起動処理に伴って既にレジスタ設定値が格納されている。それゆえ、ＭＲＡＭブートにおいては、上述したＲＯＭブートとは異なり、ＨＷリセットの解除とともに、ＣＰＵ５１１に設けられたＣＰＵ−ＲＡＭコントローラ７２が、ＣＰＵ−ＲＡＭモジュール６０（ＣＰＵ−ＭＲＡＭモジュール６１およびＣＰＵ−ＤＲＡＭモジュール６２）にアクセスできるようになっている。

ＭＲＡＭブートにおいては、まず、ＣＰＵコア７１が、ＣＰＵ−ＲＡＭコントローラ７２を介して、ＣＰＵ−ＭＲＡＭモジュール６１に配置された第２ＲＯＭ領域Ａ１２における第２リセットベクタ格納領域Ａ１２１から、第２ＩＰＬを読み出して実行する（ステップ２０１）。このとき、ＣＰＵ５１１では、ウォッチドッグタイマ７４を用いて、ＣＰＵコア７１による第２ＩＰＬの実行を監視しており、第２ＩＰＬが実行可能であるか否か、すなわち、第２ＩＰＬの実行に際し、ＣＰＵコア７１においてフェッチの失敗（プログラムが読み込めない）等が生じていないかどうかの判断が行われる（ステップ２０２）。

ステップ２０２において肯定の判断（Ｙｅｓ）がなされた場合、ＣＰＵ−ＲＡＭコントローラ７２を介して、ＣＰＵ−ＭＲＡＭモジュール６１の第２ＲＯＭ領域Ａ１２における設定情報格納領域Ａ１２３から設定情報が読み出されるとともに、ＣＰＵ−ＲＡＭコントローラ７２における不揮発性設定レジスタ７２４からレジスタ設定値が読み出される（ステップ２０３）。続いて、ステップ２０３で読み出された設定情報とレジスタ設定値とが一致するか否かの判断が行われる（ステップ２０４）。

ステップ２０４において肯定の判断（Ｙｅｓ）がなされた場合、ＣＰＵコア７１の内部に設けられた内部レジスタ（図示せず）の設定が実行される（ステップ２０５）。

そして、ＣＰＵコア７１は、第２ＩＰＬの実行の実行を完了するとともに、今度は、展開プログラム格納領域Ａ１２２から読み出したプログラム（展開プログラム）の実行を開始する（ステップ２０６）。これに伴い、例えばＣＰＵ／ＰＣＩｅインタフェース７５の初期化、ＣＰＵ／ＰＣＩｅインタフェース７５およびＰＣＩｅバス５３を介したＡＳＩＣ５２１の初期化、さらには送受信部４０等の初期化が実行され、画像形成装置１が使用可能な状態に設定されることにより、ＭＲＡＭブートに伴う起動処理が完了する。

なお、上記ステップ２０２において否定の判断（Ｎｏ）がなされた場合、および、上記ステップ２０４で否定の判断（Ｎｏ）がなされた場合は、ＲＯＭブートによる起動処理が中止され、図７に示すステップ１５すなわち図８に示すＲＯＭブートへと移行する。

ここで、ステップ２０２において否定の判断がなされるのは、例えば、ＣＰＵ−ＭＲＡＭモジュール６１に配置された第２ＲＯＭ領域Ａ１２における第２リセットベクタ格納領域Ａ１２１に格納される第２ＩＰＬに異常が発生している場合である。また、ステップ２０４において否定の判断がなされるのは、例えば、ＣＰＵ−ＭＲＡＭモジュール６１の第２ＲＯＭ領域Ａ１２における設定情報格納領域Ａ１２３に格納される設定情報、あるいは、ＣＰＵ−ＲＡＭコントローラ７２における不揮発性設定レジスタ７２４に格納されるレジスタ設定値に異常が発生している場合である。さらに、例えば前回の起動処理後且つ今回の起動処理前に、ＣＰＵ−ＭＲＡＭモジュール６１が交換されているような場合においても、ステップ２０４において否定の判断がなされることになる。

そして、２回目以降の起動処理において、ステップ１３で肯定の判断がなされた場合、および、ステップ２０２あるいはステップ２０４で否定の判断がなされた場合は、ステップ１５（図８）に示すＲＯＭブートが再度実行されることにより、トレーニングシーケンスや圧縮プログラムの展開等を含む起動処理がなされ、画像形成装置１は、正常に動作する状態となる。

これに対し、２回目以降の起動処理において、ステップ１３で否定の判断がなされ、さらに、ステップ２０２およびステップ２０４において肯定の判断がなされた場合は、上述初期設定を省略した起動処理がなされることにより、起動処理にかかる時間が短縮化されることになる。ここで、図８に示すＲＯＭブートのフローチャートにおいて、太線の枠で示したステップは、図９に示すＭＲＡＭブートでは省略されるステップに対応している。この例において、ＭＲＡＭブートによる起動時間は、ＲＯＭブートによる起動時間に比べて約３．４秒短くなる。これは、主として、図８のステップ１１１に示す圧縮プログラムの読出・展開・格納の処理にかかる時間（約３．３秒）が省略されていることによるものである。

なお、本実施の形態では、ＣＰＵ−ＭＲＡＭモジュール６１およびＣＰＵ−ＤＲＡＭモジュール６２を用いてＣＰＵ−ＲＡＭモジュール６０を構成していたが、これに限られるものではない。例えば、ＣＰＵ−ＭＲＡＭモジュール６１のみを用いてＣＰＵ−ＲＡＭモジュール６０を構成してもかまわない。
また、本実施の形態では、ＣＰＵ−ＲＡＭモジュール６０を構成する不揮発性メモリとして、ＣＰＵ−ＭＲＡＭモジュール６１を用いていたが、これに限られるものではない。例えば、ＣＰＵ−ＲＡＭモジュール６０で使用する不揮発性メモリとして、ＦｅＲＡＭ（Ferroelectric RAM）、ＰＲＡＭ（Phase change RAM）、ＲｅＲＡＭ（Resistance RAM）などを用いてもかまわない。

さらに、本実施の形態において、コンピュータ（ＣＰＵ５１１）に実行させるプログラムは、このコンピュータが読み取り可能に記憶した記憶媒体に格納される形態がある。この記憶媒体としては、例えばＣＤ−ＲＯＭ媒体等が該当し、コンピュータにおけるＣＤ−ＲＯＭ読取装置によってプログラムが読み取られ、例えば、コンピュータにおけるハードディスク等の各種メモリにこのプログラムが格納され、実行される形態が考えられる。また、これらのプログラムは、例えば、プログラム伝送装置によってネットワークを介してノートＰＣや携帯端末に提供される形態が考えられる。このようなプログラム伝送装置としては、プログラムを格納するメモリと、ネットワークを介してプログラムを提供するプログラム伝送手段とを備えていれば足りる。

１…画像形成装置、１０…画像読取部、２０…画像形成部、３０…ＵＩ、４０…送受信部、５０…制御部、５１…動作制御部、５２…画像処理部、５３…ＰＣＩｅバス、５１１…ＣＰＵ、５１２…メインメモリ、５１３…ＣＰＵ−ＲＡＭ用バス、５１４…ＣＰＵ−ＲＯＭ用バス、５２１…ＡＳＩＣ、５２２…メインメモリ、５２３…ＡＳＩＣ−ＲＡＭ用バス

Claims (7)

1. プログラムを実行する実行手段と、
   読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリを備え、当該不揮発性メモリには、前記実行手段が実行する前記プログラムとして起動処理で最初に実行される第１プログラムと当該第１プログラムに続いて実行される第２プログラムとを記憶する第１記憶領域と、当該実行手段が当該プログラムを実行することに伴って生じるデータを記憶する第２記憶領域とが設けられる主記憶手段と、
   前記実行手段と前記主記憶手段とを接続するとともに、当該実行手段と当該主記憶手段との間において、前記プログラムおよび前記データの授受を行う接続手段と、
   読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な他の不揮発性メモリを備え、前記接続手段が前記実行手段と前記主記憶手段との間において前記プログラムおよび前記データの授受を行うために設定される設定条件を記憶する条件記憶手段と
   を含み、
   前記実行手段は、前記起動処理において、前記設定条件に基づいて前記主記憶手段の前記不揮発性メモリから読み出した前記第１プログラムを実行すること
   を特徴とする情報処理装置。
2. 前記接続手段によって前記実行手段と前記主記憶手段とを接続する前に、前記設定条件として、当該接続手段と当該主記憶手段との間で通信を行う際の通信条件を設定する設定手段をさらに備え、
   前記条件記憶手段は、前記設定手段で設定された前記通信条件を前記設定条件として記憶することを特徴とする請求項１記載の情報処理装置。
3. 前記主記憶手段は、読み書き可能であって電源を供給しないと記憶している情報を保持することが不可能な揮発性メモリをさらに備え、
   前記揮発性メモリは、前記不揮発性メモリと共通のバスを介して前記接続手段と接続され、
   前記揮発性メモリには、前記第２記憶領域が設けられることを特徴とする請求項１または２記載の情報処理装置。
4. 前記主記憶手段における前記不揮発性メモリが、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭのいずれかであることを特徴とする請求項１乃至３のいずれか１項記載の情報処理装置。
5. 記録材に画像を形成する画像形成部と、
   前記画像形成部の動作を制御する制御部とを備え、
   前記制御部は、
   前記画像形成部の制御に用いられるプログラムを実行する実行手段と、
   読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリを備え、当該不揮発性メモリには、前記実行手段が実行する前記プログラムとして起動処理で最初に実行される第１プログラムと当該第１プログラムに続いて実行される第２プログラムとを記憶する第１記憶領域と、当該実行手段が当該プログラムを実行することに伴って生じるデータを記憶する第２記憶領域とが設けられる主記憶手段と、
   前記実行手段と前記主記憶手段とを接続するとともに、当該実行手段と当該主記憶手段との間において、前記プログラムおよび前記データの授受を行う接続手段と、
   読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な他の不揮発性メモリを備え、前記接続手段が前記実行手段と前記主記憶手段との間において前記プログラムおよび前記データの授受を行うために設定される設定条件を記憶する条件記憶手段と
   を含み、
   前記実行手段は、前記起動処理において、前記設定条件に基づいて前記主記憶手段の前記不揮発性メモリから読み出した前記第１プログラムを実行すること
   を特徴とする画像形成装置。
6. コンピュータに、
   プログラムを実行する機能と、
   読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な不揮発性メモリに、前記プログラムとして起動処理で最初に実行される第１プログラムと当該第１プログラムの実行後に実行される第２プログラムとを記憶する第１記憶領域と、当該プログラムを実行することに伴って生じるデータを記憶する第２記憶領域とを設定する機能と、
   前記不揮発性メモリと接続するとともに、当該不揮発性メモリとの間において、前記プログラムおよび前記データの授受を行う機能と、
   読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な他の不揮発性メモリに、前記不揮発性メモリとの間において前記プログラムおよび前記データの授受を行うために設定される設定条件を記憶させる機能と、
   前記起動処理において、前記設定条件に基づいて前記不揮発性メモリから読み出した前記第１プログラムを実行する機能と
   を実現させるプログラム。
7. 前記不揮発性メモリと接続する前に、前記設定条件として、当該不揮発性メモリとの間で通信を行う際の通信条件を設定する機能をさらに有し、
   前記設定条件を記憶させる機能では、前記通信条件を当該設定条件として前記他の不揮発性メモリに記憶させることを特徴とする請求項６記載のプログラム。

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