CN103294153B - 信息处理装置、图像形成装置、以及信息处理方法 - Google Patents
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Abstract
本发明涉及信息处理装置、图像形成装置、以及信息处理方法。一种信息处理装置包括：执行程序的执行单元；主存储单元，其包括可读写的第一非易失性存储器，该第一非易失性存储器即使在没有电力供应时也能够保持所保存的信息，并且主存储单元设置有存储执行单元执行的程序的第一存储区域和存储执行单元执行程序所产生的数据的第二存储区域；连接单元，其连接执行单元和主存储单元；以及条件存储单元，其包括可读写的第二非易失性存储器，该第二非易失性存储器即使在没有电力供应时也能够保持所存储的信息，并且条件存储单元存储连接单元设置的、用于在执行单元与主存储单元之间收发程序和数据的条件。
Description
技术领域
本发明涉及信息处理装置、图像形成装置以及信息处理方法。
背景技术
日本特开第2004-78043号公报（专利文献1）公开了这样一种技术，其中在图像形成装置的I/O控制单元中设置非易失性存储器，并且当图像形成装置断电时，将保持针对I/O控制单元的功能模块的数据的寄存器组的值复制至非易失性存储器。
发明内容
本发明的目的是提供当使用非易失性存储器作为存储“程序的数据和执行程序所产生的工作数据”的存储器时能够从非易失性存储器执行启动处理的技术。
根据本发明的第一方面，提供了一种信息处理装置，该信息处理装置包括：执行单元，该执行单元执行程序；主存储单元，该主存储单元包括可读写的第一非易失性存储器，该第一非易失性存储器即使在没有电力供应时也能够保持所存储的信息，并且该主存储单元设置有存储由所述执行单元执行的所述程序的第一存储区域和存储所述执行单元执行所述程序所产生的数据的第二存储区域；连接单元，该连接单元连接所述执行单元与所述主存储单元；以及条件存储单元，该条件存储单元包括可读写的第二非易失性存储器，该第二非易失性存储器即使在没有电力供应时也能够保持所存储的信息，并且该条件存储单元存储所述连接单元设置的、在所述执行单元与所述主存储单元之间收发所述程序和所述数据的设置条件。
根据本发明的第二方面，根据所述第一方面的信息处理装置可以进一步包括设置单元，该设置单元在所述连接单元连接所述执行单元和所述主存储单元之前，设置用于在所述连接单元与所述主存储单元之间进行通信的通信条件，作为所述设置条件，其中所述条件存储单元可存储所述所述设置单元设置的所述通信条件作为所述设置条件。
根据本发明的第三方面，在根据所述第一或第二方面的信息处理装置中，所述主存储单元可进一步包括可读写的易失性存储器，所述易失性存储器在没有电力供应时不能保持所存储的信息，并且所述易失性存储器可以设置有第二存储区域。
根据本发明的第四方面，在根据所述第一至第三方面中的任一方面的信息处理装置中，所述主存储单元的所述第一非易失性存储器可以是MRAM、FeRAM、PRAM、以及ReRAM中的任一种。
根据本发明的第五方面，提供了一种图像形成装置，该图像形成装置包括：图像形成单元，该图像形成单元在记录材料上形成图像；和控制单元，该控制单元控制所述图像形成单元的操作，其中所述控制单元包括：执行单元，该执行单元执行用于控制所述图像形成单元的程序；主存储单元，该主存储单元包括可读写的第一非易失性存储器，所述第一非易失性存储器即使在没有电力供应时也能够保持所存储的信息，并且所述主存储单元设置有存储所述执行单元执行的所述程序的第一存储区域和存储所述执行单元执行所述程序所产生的数据的第二存储区域；连接单元，该连接单元连接所述执行单元与所述主存储单元；以及条件存储单元，该条件存储单元包括可读写的第二非易失性存储器，所述第二非易失性存储器即使在没有电力供应时也能够保持所存储的信息，并且所述条件存储单元存储所述连接单元设置的、在所述执行单元与所述主存储单元之间收发所述程序和所述数据的条件。
根据本发明的第六方面，提供了一种信息处理方法，该信息处理方法包括以下步骤：执行程序；在可读写的第一非易失性存储器中设置存储所述程序的第一存储区域和存储通过执行所述程序而产生的数据的第二存储区域，该第一非易失性存储器即使在没有电力供应时也能够保持所存储的信息；将计算机连接至所述第一非易失性存储器；以及在可读写的第二非易失性存储器中存储设置的与所述第一非易失性存储器收发所述程序和所述数据的设置条件，该第二非易失性存储器即使在没有电力供应时也能够保持所存储的信息。
根据本发明的第七方面，根据第六方面的信息处理方法可进一步包括：在连接至所述第一非易失性存储器之前，设置用于与所述第一非易失性存储器进行通信的通信条件作为所述设置条件，其中在存储所述设置条件的步骤中，可以将所述通信条件作为所述设置条件存储在第二非易失性存储器中。
根据本发明的第一方面，与未使用此结构的情况相比，可以在使用非易失性存储器作为存储“程序的数据和执行所述程序所产生的工作数据”的存储器的情况下，从非易失性存储器执行启动处理。
根据本发明的第二方面，与未使用此结构的情况相比，可以在更适合的条件下收发数据。
根据本发明的第三方面，与未使用此结构的情况相比，可以在防止成本增加的同时，增加第二存储区域的存储容量。
根据本发明的第四方面，与使用EEPROM或闪速存储器作为所述非易失性存储器的情况相比，可以以更高速度从所述非易失性存储器收发数据。
根据本发明的第五方面，与未使用此结构的情况相比，可以在使用非易失性存储器作为存储“程序的数据和执行所述程序所产生的工作数据”的存储器的情况下，从非易失性存储器执行启动处理。
根据本发明的第六方面，与未使用此结构的情况相比，可以在使用非易失性存储器作为存储“程序的数据和执行程序所产生的工作数据”的存储器的情况下，从非易失性存储器执行启动处理。
根据本发明的第七方面，与未使用此结构的情况相比，可以在防止成本增加的同时，增加第二存储区域的存储容量。
附图说明
基于以下附图详细描述本发明的示例性实施方式，其中：
图1是例示出根据示例性实施方式的图像形成***的结构的示例的示图；
图2是例示出图像形成装置中设置的控制单元的内部结构的示例的框图；
图3是例示出控制单元中设置的CPU和ASIC的内部结构的示例的框图；
图4是例示出CPU中设置的CPU-RAM控制器的内部结构的示例的框图；
图5A和图5B是例示出操作控制单元中设置的CPU-RAM模块的结构的示例的框图；
图6是例示出操作控制单元中设置的主存储器的存储分配图的结构的示例的示图；
图7是例示出涉及HW复位处理的引导选择处理过程的流程图；
图8是例示出ROM引导期间的启动处理过程的流程图；以及
图9是例示出在MRAM引导期间的启动处理过程的流程图。
具体实施方式
下面将参照附图来详细地描述本发明的示例性实施方式。
图1是例示出根据此示例性实施方式的图像形成***的结构的示例的示图。
图像形成***包括：图像形成装置1，图像形成装置1作为具有扫描功能、打印功能、复印功能、以及传真功能的多功能机工作；连接至图像形成装置1的网络2；连接至网络2的终端装置3；连接至网络2的传真装置4；以及连接网络2的服务器装置5。
网络2例如是互联网线路或电话线路。例如是PC（个人电脑）的终端装置3经由网络2指示图像形成装置1执行例如图像形成处理。传真装置4经由网络2向图像形成装置1发送传真以及从图像形成装置1接收传真。服务器装置5经由网络2从图像形成装置1收发数据（包括程序）。
此外，图像形成装置1包括：图像读取单元10，该图像读取单元10读取诸如纸张的记录介质上记录的图像；图像形成单元20，该图像形成单元20在诸如纸张的记录介质上形成图像；用户接口（UI）30，该用户接口（UI）30从用户接收与电源开/关操作以及使用扫描功能、打印功能、复印功能、以及传真功能的操作相关的指令，并且向用户显示消息；收发单元40，该收发单元40经由网络2向终端装置3、传真装置4、以及服务器装置5发送数据以及从终端装置3、传真装置4、以及服务器装置5接收数据；以及控制单元50，该控制单元50控制图像读取单元10、图像形成单元20、UI30、以及收发单元40的操作。在图像形成装置1中，扫描功能由图像读取单元10实施，打印功能由图像形成单元20实施，复印功能由图像读取单元10和图像形成单元20实施，而传真功能由图像读取单元10、图像形成单元20、以及收发单元40实施。另外，例如，可针对互联网线路和电话线路分别设置收发单元40。
图2是例示出图1示出的图像形成装置1中设置的控制单元50的内部结构的示例的框图。
根据此示例性实施方式的控制单元50包括：操作控制单元51，该操作控制单元51控制图像形成装置1的各单元的操作；图像处理单元52，该图像处理单元52执行与图像读取单元10和图像形成单元20相关的图像处理；以及连接操作控制单元51和图像处理单元52的PCIe（PCI Express）总线53。
其中，操作控制单元51包括：CPU（中央处理单元）511，该CPU511执行各种操作以控制图像形成装置1的各单元；CPU-MRAM模块61和CPU-DRAM模块62，该CPU-MRAM模块61和CPU-DRAM模块62经由CPU-RAM总线513连接至CPU511；以及CPU-ROM模块63，该CPU-ROM模块63经由CPU-ROM总线514连接至CPU511。在下面的描述中，连接至CPU511的CPU-MRAM模块61、CPU-DRAM模块62、以及CPU-ROM模块63称为主存储器512。操作控制单元51被构造为使得CPU511从主存储器512直接读写数据。
CPU-MRAM模块61包括作为存储器设备的MRAM（磁阻RAM）并且起到即使在没有电力供应时也能保持所存储的信息的非易失性存储器的功能。CPU-DRAM模块62包括作为存储器设备的DRAM（动态RAM）并且起到在没有电力供应时不能保持所存储的信息的易失性存储器的功能。在此示例性实施方式中，CPU-MRAM模块61和CPU-DRAM模块62按照设置于CPU-RAM总线513的公共时钟频率（存储器时钟）读写数据。因此，CPU-MRAM模块61可具有与CPU-DRAM模块62相同的读写功能。与诸如UV-EPROM（紫外线可擦可编程ROM）、EEPROM（电可擦可编程ROM）、或闪速存储器的非易失性存储器相比，CPU-MRAM模块61可高速读写数据。
根据此示例性实施方式的CPU-DRAM模块62例如是DDR2-SDRAM(第二代双倍数据率同步动态随机存储器)。
与此不同，CPU-ROM模块63是所谓的掩模型ROM、各种PROM（可编程ROM：例如，OTP ROM（一次可编程ROM）、UV-EPROM（紫外线可擦可编程ROM）、以及EEPROM（电可擦可编程ROM））或闪速存储器。在此示例中，闪速存储器用作CPU-ROM模块63。
图像处理单元52包括：执行各种计算以处理从图像读取单元10输入的图像数据和待输出至图像形成单元20的图像数据的ASIC（专用集成电路）521，和经由ASIC-RAM总线523连接至ASIC521的主存储器522。设置在图像处理单元52中的主存储器522包括与CPU-DRAM模块62具有相同结构的ASIC-DRAM模块91。
连接操作控制单元51和图像处理单元52的PCIe总线53基于PCI Express标准执行发送和接收，以在控制单元50中连接设置在操作控制单元51中的CPU511和设置在图像处理单元52中的ASIC521。在此示例中，ASIC521基于经由PCIe总线53从CPU511接收的指令来执行各种图像处理。
图3是例示出图2中示出的控制单元50中设置的CPU511和ASIC521的内部结构的示例的框图。在下列描述中，在连接至CPU511的主存储器512中，连接至CPU-RAM总线513的CPU-MRAM模块61和CPU-DRAM模块62称为CPU-RAM模块60（主存储单元的示例）。
首先，描述CPU511的内部结构。
CPU511包括：CPU核71，该CPU核71是基于程序执行各种计算的执行单元的示例；CPU-RAM控制器72，该CPU-RAM控制器72控制CPU核71与CPU-RAM模块60之间的数据的收发；以及CPU-ROM控制器73，该CPU-ROM控制器73控制CPU核71与CPU-ROM模块63之间的数据的收发。另外，CPU511包括：把关定时器（WDT，watchdog timer）74，该把关定时器（WDT）74用于检测在CPU核71执行程序时的错误；CPU/PCIe接口75，该CPU/PCIe接口75控制CPU核71与外部（例如ASIC521）之间的数据的收发；以及CPU-I2C控制器76，该CPU-I2C控制器76控制CPU核71与CPU-RAM模块60之间的数据的收发。CPU511进一步包括CPU内部总线77，该CPU内部总线77在CPU511中连接CPU核71、CPU-RAM控制器72、CPU-ROM控制器73、把关定时器74、CPU/PCIe接口75、以及CPU-I2C控制器76。
根据此示例性实施方式的CPU-RAM总线513包括连接至CPU-RAM控制器72的存储器总线513a和连接至CPU-I2C控制器76的I2C总线513b。经由存储器总线513a的数据传输速度高于经由I2C总线513b的数据传输速度。经由CPU-RAM总线513的存储器总线513a的数据传输速度高于经由CPU-ROM总线514的数据传输速度。
接下来，描述ASIC521的内部结构。
ASIC521包括：ASIC核81，该ASIC核81执行各种计算；ASIC-RAM控制器82，该ASIC-RAM控制器82控制ASIC核81与ASIC-DRAM模块91之间的数据的收发；ASIC/PCIe接口85，该ASIC/PCIe接口85控制ASIC核81与外部（例如，CPU511）之间的数据的收发；以及ASIC-I2C控制器86，该ASIC-I2C控制器86控制ASIC核81与ASIC-DRAM模块91之间的数据的收发。此外，ASIC521包括ASIC内部总线87，该ASIC内部总线87在ASIC521中连接ASIC核81、ASIC-RAM控制器82、ASIC/PCIe接口85、以及ASIC-I2C控制器86。
根据此示例性实施方式的ASIC-RAM总线523包括连接至ASIC-RAM控制器82的存储器总线523a和连接至ASIC-I2C控制器86的I2C总线513b。经由存储器总线523a的数据传输速度高于经由I2C总线523b的数据传输速度。
图4是例示出图3中示出的CPU511中设置的CPU-RAM控制器72的内部结构的框图。
CPU-RAM控制器72是连接单元的示例，该CPU-RAM控制器72包括：内部总线接口721，该内部总线接口721控制从CPU内部总线77收发数据；和存储器总线接口722，该存储器总线接口722连接至内部总线接口721并且控制从存储器总线513a收发数据。另外，CPU-RAM控制器72包括：训练电路723，该训练电路723执行用于优化在CPU-RAM控制器72和CPU-RAM模块60（见图3）经由存储器总线513a彼此连接时的数据收发条件的训练序列；和非易失性设置寄存器724，该非易失性设置寄存器724存储基于训练电路723的训练序列的结果而获得的并且针对存储器总线接口722设置的各种设置值（下文中，称为寄存器设置值）。
作为条件存储单元示例的非易失性设置寄存器724包括与CPU-MRAM模块61（见图3）相同的MRAM，并且起到即使在没有电力供应也能保持所存储的信息的非易失性存储器的功能。
在此示例性实施方式中，当经由存储器总线513a在CPU-RAM控制器72与CPU-RAM模块60（CPU-MRAM模块61与CPU-DRAM模块62）之间发送数据时，需要寄存器设置值。从相反的角度看，直到在确定寄存器设置值之前，难以经由存储器总线513a在CPU-RAM控制器72与CPU-RAM模块60之间发送数据。
图5A和图5B是例示出图2示出的操作控制单元51中设置的CPU-RAM模块60的结构的示例的框图。具体来说，图5A是例示出连接至CPU511的CPU-MRAM模块61的内部结构的示例的框图，而图5B是例示出连接至CPU511的CPU-DRAM模块62的内部结构的示例的框图。
首先，参考图5A描述CPU-MRAM模块61的内部结构。
CPU-MRAM模块61包括：MRAM通用存储单元611，该MRAM通用存储单元611存储CPU511执行的程序或在执行程序时产生的工作数据；MRAMSPD存储单元612，该MRAMSPD存储单元612存储包括关于CPU-MRAM模块61的特征信息（例如，最大可用时钟频率或信号定时）的SPD(Serial Presence Detect:串行存在检测)；以及MRAM模式存储单元613，该MRAM模式存储单元613存储CPU-MRAM模块61的操作模式。另外，CPU-MRAM模块61包括：MRAM内部控制器614，该MRAM内部控制器614经由存储器总线513a执行与CPU-RAM控制器72（见图3）的数据通信，经由I2C总线513b执行与CPU-I2C控制器76的数据通信，并且控制与MRAM通用存储单元611、MRAMSPD存储单元612、以及MRAM模式存储单元613的数据读写。
MRAM内部控制器614控制存储器总线513a与MRAM通用存储单元611之间的数据收发，并且控制I2C总线513b与MRAMSPD存储单元612之间、以及I2C总线513b与MRAM模式存储单元613之间的数据收发。
在此示例中，MRAM通用存储单元611、MRAMSPD存储单元612、以及MRAM模式存储单元613分别是MRAM，但是不限于此。例如，考虑到存储器总线513a与I2C总线513b的传输速度之间的不同，MRAM通用存储单元611可以是MRAM，而MRAMSPD存储单元612和MRAM模式存储单元613可以是EEPROM。
接下来，将参考图5B描述CPU-DRAM模块62的内部结构。
CPU-DRAM模块62包括：DRAM通用存储单元621，该DRAM通用存储单元621存储例如CPU511执行程序时产生的工作数据；DRAMSPD存储单元622，该DRAMSPD存储单元622存储CPU-DRAM模块62的SPD；以及DRAM模式存储单元623，该DRAM模式存储单元623存储CPU-DRAM模块62的操作模式。另外，CPU-DRAM模块62包括：DRAM内部控制器624，该DRAM内部控制器624经由存储器总线513a执行与CPU-RAM控制器72（见图3）的数据通信，经由I2C总线513b执行与CPU-I2C控制器76的数据通信，并且控制与DRAM通用存储单元621、DRAMSPD存储单元622、以及DRAM模式存储单元623的数据读写。
DRAM内部控制器624控制存储器总线513a与DRAM通用存储单元621之间的数据的收发，并且控制I2C总线513b与DRAMSPD存储单元622之间以及I2C总线513b与DRAM模式存储单元623之间的数据收发。
在此示例中，DRAM通用存储单元621是DRAM，而DRAMSPD存储单元622和DRAM模式存储单元623例如分别是EEPROM。
设置在图像处理单元52中的ASIC-DRAM模块91（见图3）具有与CPU-DRAM模块62相同的结构。
图6是例示出图2示出的操作控制单元51的主存储器512（CPU-MRAM模块61、CPU-DRAM模块62、以及CPU-ROM模块63）中的存储分配图的结构的示例的示图。设置在操作控制单元51中的CPU511基于存储分配图与主存储器512进行数据读写。
在图6示出的存储分配图中，作为主存储器512的全部区域的存储区域A0包括基本用作ROM的ROM区域A1和基本用作RAM的RAM区域A2。在此示例性实施方式中，ROM区域A1跨CPU-ROM模块63和CPU-MRAM模块61设置，RAM区域A2跨CPU-MRAM模块61和CPU-DRAM模块62设置。其中，ROM区域A1包括：设置在CPU-ROM模块63中并且基本不允许重写数据的第一ROM区域A11，和设置在CPU-MRAM模块61中并且基本允许重写数据的第二ROM区域A12。RAM区域A2包括：设置在CPU-MRAM模块61中的第一RAM区域A21和设置在CPU-DRAM模块62中的第二RAM区域A22。
形成ROM区域A1的第一ROM区域A11包括第一复位向量存储区域A111和已压缩程序存储区域A112。其中，第一复位向量存储区域A111存储第一IPL（InitialProgram Loader:初始程序载入程序），第一IPL是图像形成装置1启动时由操作控制单元51的CPU511（见图2）执行的程序。已压缩程序存储区域A112存储通过压缩用于控制图像形成装置1的程序的数据而获得的已压缩程序文件。
作为与第一ROM区域A11一起形成ROM区域A1的第一存储区域的示例的第二ROM区域A12包括第二复位向量存储区域A121、已解压缩程序存储区域A122、以及设置信息存储区域A123。其中，第二复位向量存储区域A121存储第二IPL，该第二IPL是图像形成装置1启动时操作控制单元51的CPU511（见图2）执行的程序。已解压缩程序存储区域A122存储通过使用CPU511解压从第一ROM区域A11的已压缩程序存储区域A112读取的已压缩程序文件而获得的已解压缩程序文件。设置信息存储区域A123存储内容与CPU-RAM控制器72的非易失性设置寄存器724（见图4）中存储的寄存器设置值相同的数据，作为设置信息。
在此示例中，已解压缩程序存储区域A122的存储容量大于已压缩程序存储区域A112的存储容量。这是因为当已压缩文件解压时，文件的大小增加。
在此示例性实施方式中，第一IPL存储在设置在CPU-ROM模块63中的第一复位向量存储区域A111中，而第二IPL存储在设置在CPU-MRAM模块61中的第二复位向量存储区域A121中。因此，在此示例性实施方式中，在CPU511执行硬件复位（HW复位）以启动图像形成装置1之后，选择性执行第一IPL和第二IPL之一，这将在稍后详细描述。
在此示例中，作为第二存储区域的示例的形成RAM区域A2的第一RAM区域A21和第二RAM区域A22用作工作区域A200，该工作区域A200临时存储CPU511执行程序时产生的数据或者CPU511执行处理时输出至图像形成装置1的各部件的指令的数据。这样，在此示例性实施方式中，RAM区域A2（工作区域A200）由具有不同存储方式的两个存储器（部分CPU-MRAM模块61和全部CPU-DRAM模块62）形成。CPU511把设置在CPU-MRAM模块61中的第一RAM区域A21和设置在CPU-DRAM模块62中的第二RAM区域A22看作RAM区域A2。
图7是例示出启动图1示出的图像形成装置1的处理的流程图。例如，当UI30***作以开启图像形成装置1并且将HW复位指令输入至控制单元50（具体来说，操作控制单元51的CPU511）时，以及在图像形成装置1开启后由于任何原因向控制单元50输入HW复位指令时，执行启动处理。在此示例性实施方式中，例如，在开启图像形成装置1之后，在控制单元50中发生错误的情况下，以及在图像形成装置1被设置为节能模式（睡眠模式）然后经由UI30向控制单元50输入了将操作模式返回普通模式的指令的情况下，向控制单元50输入HW复位指令。当将图像形成装置1被设置为节能模式时，停止向图像读取单元10或图像形成单元20供给电力，并且也停止向控制单元50的各部件（电路）供给电力。
当启动处理开始时，在设置于控制单元50的操作控制单元51中的CPU511上执行HW复位，随后解除HW复位（步骤S11）。当解除HW复位时，判断当前的启动处理是否是安装图像形成装置1之后的第一次启动处理（初次启动）（步骤S12）。
当在步骤S12中的判断结果为“否”时，换言之，当前的启动处理是第二次或后续的启动处理时，判断当前的启动处理是否是由于基于设置在CPU511中的把关定时器74（见图3）的把关定时器复位（WDT复位）的重启处理（步骤S13）。
当步骤S13中的判断结果为“否”时，CPU511基于从设置在CPU-MRAM模块61中的第二ROM区域A12的第二复位向量存储区域A121读取的第二IPL，执行引导（下文中，称为“MRAM引导”）（步骤S14）。
另一方面，当步骤S12中的判断结果为“是”并且步骤S13中的判断结果也为“是”时，CPU511基于从设置在CPU-ROM模块63中的第一ROM区域A11的第一复位向量存储区域A111读取的第一IPL，执行引导（下文中，称为“ROM引导”）（步骤S15）。
这样，在此示例性实施方式中，在解除针对CPU511的HW复位之后，根据HW复位之前的状态，执行改变在启动处理中使用的IPL的引导选择处理。
图8是例示出步骤S15中的ROM引导期间的启动处理过程的流程图。
在ROM引导期间，首先，CPU核71经由CPU-ROM控制器73从设置在CPU-ROM模块63中的第一ROM区域A11的第一复位向量存储区域A111读取第一IPL，并且执行第一IPL（步骤S101）。随后，设置中断向量（步骤S102）并且将图6中示出的存储分配图设置于主存储器512（步骤S103）。
随后，对CPU-ROM控制器73进行初始化（步骤S104）并且对CPU-I2C控制器76进行初始化（步骤S105）。随后，经由经初始化的CPU-I2C控制器76从CPU-RAM模块60中的CPU-MRAM模块61中设置的MRAMSPD存储单元612和CPU-DRAM模块62中设置的DRAMSPD存储单元622获得各SPD（步骤S106）。
随后，对CPU-RAM控制器72进行初始化（步骤S107）。在步骤S107中，训练电路723基于在步骤S106中获得的SPD执行用于优化CPU-RAM控制器72与CPU-RAM模块60经由存储器总线513a的通信条件的训练序列，并且获得优化后的设置值。随后，将训练序列的结果写入非易失性设置寄存器724，作为寄存器设置值，并且该训练序列的结果还经由存储器总线513a存储在CPU-RAM模块60的CPU-MRAM模块61中设置的第二ROM区域A12的设置信息存储区域A123中，作为设置信息。
随后，对CPU-RAM模块60中的CPU-MRAM模块61中设置的MRAM模式存储单元613和CPU-DRAM模块62中设置的DRAM模式存储单元623进行初始化（步骤S108）。随后，将获得的作为训练序列的结果的关于操作模式的信息存储在CPU-MRAM模块61中设置的MRAM模式存储单元613和CPU-DRAM模块62中设置的DRAM模式存储单元623中的每个中。
随后，对CPU核71中设置的内部寄存器（未示出）进行设置（步骤S109）并且对CPU-RAM模块60中的CPU-MRAM模块61中设置的MRAM通用存储单元611和CPU-DRAM模块62中设置的DRAM通用存储单元621的状态进行诊断（检查）（检查存储单元中是否发生错误）（步骤S110）。在此示例中，CPU核71的内部寄存器是易失性存储器。
随后，CPU核71读取CPU-ROM模块63中设置的第一ROM区域A11的已压缩程序存储区域A112中存储的已压缩程序文件，解压所读取的已压缩程序文件，并且将通过解压已压缩程序文件而获得的已解压缩程序文件存储在CPU-MRAM模块61中设置的第二ROM区域A12的已解压缩程序存储区域A122中（步骤S111）。
随后，CPU核71完成第一IPL的执行并且开始执行从已解压缩程序存储区域A122读取的程序（已解压缩程序）（步骤S112）。随后，例如，执行CPU/PCIe接口75的初始化、经由CPU/PCIe接口75和PCIe总线53的ASIC521的初始化、以及收发单元40的初始化，以将图像形成装置1设置为可用状态。由此，完成ROM引导期间的启动处理。
图9是例示出步骤S14中在MRAM引导期间的启动处理过程的示图。
在选择了MRAM引导的第二次或后续的启动处理中，通过在先的启动处理获得的已解压缩程序已经存储在CPU-MRAM模块61的第二ROM区域A12的已解压缩程序存储区域A122中，而通过在先的启动处理获得的设置信息已经存储在CPU-MRAM模块61的第二ROM区域A12的设置信息存储区域A123中。
在选择了MRAM引导的第二次或后续的启动处理中，通过在先的启动处理获得的模式信息已经存储在CPU-MRAM模块61的MRAM模式存储单元613和CPU-DRAM模块62的DRAM模式存储单元623中。
此外，在选择了MRAM引导的第二次或后续的启动处理中，通过在先的启动处理获得的寄存器设置值已经存储在CPU-RAM控制器72中设置的非易失性设置寄存器724中。因此，在MRAM引导中，与ROM引导不同，当解除HW复位时，设置在CPU511中的CPU-RAM控制器72可以访问CPU-RAM模块60（CPU-MRAM模块61和CPU-DRAM模块62）。
在MRAM引导中，首先，CPU核71经由CPU-RAM控制器72从CPU-MRAM模块61中设置的第二ROM区域A12的第二复位向量存储区域A121读取第二IPL（步骤S201）。在此情况下，CPU511通过使用把关定时器74来监视CPU核71执行第二IPL，并且判断第二IPL是否是可执行的，换言之，CPU核71在执行第二IPL时，获取程序（读取程序）是否失败（步骤S202）。
当步骤S202中的判断结果为“是”时，经由CPU-RAM控制器72从CPU-MARM模块61中的第二ROM区域A12的设置信息存储区域A123读取设置信息，并且从CPU-RAM控制器72的非易失性设置寄存器724读取寄存器设置值（步骤S203）。随后，判断在步骤S203中读取的设置信息是否与寄存器设置值相同（步骤S204）。
当步骤S204中的判断结果为“是”时，对设置在CPU核71中的内部寄存器（未示出）进行设置（步骤S205）。
随后，CPU核71完成第二IPL的执行并且开始执行从已解压缩程序存储区域A122读取的程序（已解压缩程序）（步骤S206）。随后，例如执行CPU/PCIe接口75的初始化、经由CPU/PCIe接口75和PCIe总线53的ASIC521的初始化、以及收发单元40的初始化，以将图像形成装置1设置为可用状态。由此，完成MRAM引导期间的启动处理。
当步骤S202中的判断结果为“否”并且步骤S204中的判断结果也为“否”时，通过ROM引导的启动处理停止并且处理进行至图7中示出的步骤S15，即图8中示出的ROM引导。
例如，当CPU-MRAM模块61中设置的第二ROM区域A12的第二复位向量存储区域A121中存储的第二IPL中存在错误时，步骤S202中的判断结果为“否”。例如，当CPU-MRAM模块61中的第二ROM区域A12的设置信息存储区域A123中存储的设置信息中存在错误，或者CPU-RAM控制器72的非易失性设置寄存器724中存储的寄存器设置值中存在错误时，步骤S204中的判断结果为“否”。此外，例如当在先前的启动处理之后且当前的启动处理之前更换了CPU-MRAM模块61时，步骤S204中的判断结果为“否”。
在第二次或后续的启动处理中，当步骤S13中的判断结果为“是”并且步骤S202或步骤S204中的判断结果为“否”时，再一次执行步骤S15（图8）中的ROM引导，以执行包括训练序列或解压已压缩程序的启动处理，并且正常操作图像形成装置1。
在第二次或后续的启动处理中，当步骤S13中的判断结果为“否”并且步骤S202或步骤S204中的判断结果为“是”时，执行省略了初始化设置的启动处理并且启动处理所需的时间减少。在图8中示出的ROM引导的流程图中，由粗框表示的步骤与图9中示出的MRAM引导中省略的步骤相对应。在此示例中，MRAM引导的启动时间比ROM引导的启动时间短大约3.4秒。这是因为省略了图8中示出的步骤S111中的读取、解压以及存储已压缩程序所需的时间（大约3.3秒）。
在此示例性实施方式中，CPU-MRAM模块61和CPU-DRAM模块62形成CPU-RAM模块60，但是本发明不限于此。例如，可仅使用CPU-MRAM模块61形成CPU-RAM模块60。
在此示例性实施方式中，CPU-MRAM模块61用作形成CPU-RAM模块60的非易失性存储器，但是本发明不限于此。例如，FeRAM（铁电存储器）、PRAM（相变存储器）、或ReRAM（Resistance RAM:阻抗存储器）可用作CPU-RAM模块60中使用的非易失性存储器。
在此示例性实施方式中，由计算机（CPU511）执行的程序存储在计算机可读存储介质中。例如，考虑CD-ROM介质与存储介质相对应，计算机的CD-ROM读取器读取程序，并且程序存储在计算机中诸如硬盘的各种存储器中，随后被执行。此外，例如考虑程序传输设备经由网络将程序提供给笔记本PC或便携式终端。程序传输设备可包括存储程序的存储器和经由网络提供程序的程序传输单元。
出于例示和说明的目的，已经提供了对本发明的示例性实施方式的以上描述。并非旨在对本发明进行穷举或者将本发明限于所公开的精确形式。显然，许多变型和改变对于本领域普通技术人员来说是显而易见的。为了最佳地解释本发明的原理及其实际应用选择并描述了这些实施方式，由此使得本领域的其他技术人员能够针对各种实施方式以及适于所设想出的具体应用的各种变型来理解本发明。旨在由所附权利要求书及其等同物来限定本发明的范围。
Claims (7)
1.一种信息处理装置，该信息处理装置包括：
执行单元，该执行单元执行程序；
主存储单元，该主存储单元包括可读写的第一非易失性存储器，该第一非易失性存储器即使在没有电力供应时也能够保持所存储的信息，并且该主存储单元设置有存储所述执行单元执行的所述程序的第一存储区域和存储所述执行单元执行所述程序所产生的数据的第二存储区域；
连接单元，该连接单元连接所述执行单元和所述主存储单元；以及
条件存储单元，该条件存储单元包括可读写的第二非易失性存储器，该第二非易失性存储器即使在没有电力供应时也能够保持所存储的信息，并且该条件存储单元存储所述连接单元设置的、在所述执行单元与所述主存储单元之间收发所述程序和所述数据的设置条件，所述设置条件包括最大可用时钟频率或信号定时。
2.根据权利要求1所述的信息处理装置，该信息处理装置还包括：
设置单元，该设置单元在所述连接单元连接所述执行单元和所述主存储单元之前，设置用于在所述连接单元与所述主存储单元之间进行通信的通信条件，作为所述设置条件，
其中，所述条件存储单元存储所述设置单元设置的所述通信条件，作为所述设置条件。
3.根据权利要求1或2所述的信息处理装置，
其中，所述主存储单元还包括可读写的易失性存储器，该易失性存储器在没有电力供应时不能够保持所存储的信息，并且
所述易失性存储器设置有所述第二存储区域。
4.根据权利要求1或2所述的信息处理装置，
其中，所述主存储单元的所述第一非易失性存储器是MRAM、FeRAM、PRAM、以及ReRAM中的任一种。
5.一种图像形成装置，该图像形成装置包括：
图像形成单元，该图像形成单元在记录材料上形成图像；以及
控制单元，该控制单元控制所述图像形成单元的操作，
其中，所述控制单元包括：
执行单元，该执行单元执行用于控制所述图像形成单元的程序；
主存储单元，该主存储单元包括可读写的第一非易失性存储器，该第一非易失性存储器即使在没有电力供应时也能够保持所存储的信息，并且该主存储单元设置有存储所述执行单元执行的所述程序的第一存储区域和存储所述执行单元执行所述程序所产生的数据的第二存储区域；
连接单元，该连接单元连接所述执行单元和所述主存储单元；以及
条件存储单元，该条件存储单元包括可读写的第二非易失性存储器，该第二非易失性存储器即使在没有电力供应时也能够保持所存储的信息，并且该条件存储单元存储所述连接单元设置的、在所述执行单元与所述主存储单元之间收发所述程序和所述数据的条件，所述条件包括最大可用时钟频率或信号定时。
6.一种信息处理方法，该信息处理方法包括以下步骤：
执行步骤，执行程序；
设置存储区域的步骤，在可读写的第一非易失性存储器中设置存储所述程序的第一存储区域和存储通过执行所述程序而产生的数据的第二存储区域，该第一非易失性存储器即使在没有电力供应时也能够保持所存储的信息；
连接步骤，将计算机连接至所述第一非易失性存储器；以及
存储设置条件的步骤，在可读写的第二非易失性存储器中存储设置的、向所述第一非易失性存储器发送所述程序和所述数据以及从所述第一非易失性存储器接收所述程序和所述数据的设置条件，该第二非易失性存储器即使没有电力供应时也能够保持所存储的信息，所述设置条件包括最大可用时钟频率或信号定时。
7.根据权利要求6所述的信息处理方法，该信息处理方法还包括以下步骤：
设置通信条件的步骤，在连接到所述第一非易失性存储器之前，设置用于与所述第一非易失性存储器进行通信的通信条件，作为所述设置条件，
其中，在所述存储设置条件的步骤中，将所述通信条件作为所述设置条件存储在所述第二非易失性存储器中。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012-048023 | 2012-03-05 | ||
| JP2012048023A JP5970867B2 (ja) | 2012-03-05 | 2012-03-05 | 情報処理装置、画像形成装置およびプログラム |
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| Publication Number | Publication Date |
|---|---|
| CN103294153A CN103294153A (zh) | 2013-09-11 |
| CN103294153B true CN103294153B (zh) | 2016-11-30 |
Family
ID=
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742742A (en) * | 1991-04-22 | 1998-04-21 | Canon Kabushiki Kaisha | Printing system for determining if there is enough memory to store revised program and controlling the system using control program with the revised program |
| CN1968337A (zh) * | 2005-11-18 | 2007-05-23 | 京瓷美达株式会社 | 图像形成装置 |
| CN101170625A (zh) * | 2006-10-23 | 2008-04-30 | 株式会社理光 | 图像形成装置 |
Patent Citations (3)
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