JP5951429B2 - ウォッチドッグ回路、電源ｉｃ、及びウォッチドッグ監視システム - Google Patents
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Description
本発明は、ウォッチドッグ回路並びにこれを適用した電源ＩＣ及びウォッチドッグ監視システムに関し、例えば自動車用にＥＣＵに適用して有効な技術に関する。
マイクロコンピュータのプログラムの暴走などによる不正な動作を検出する機構としてウォッチドッグタイマ(ＷＤＴ)が用いられている。すなわち、マイクロコンピュータのプログラムが正常動作しているときはＷＤＴがタイムアウトする前にタイマカウント値を初期化する動作を繰り返し、暴走などによって異常を生ずるとマイクロコンピュータによるタイマカウント値の定期的な初期化動作が行われなくなり、タイムアウトに応答してＷＤＴがマイクロコンピュータに対してリセットを促す信号を生成する。
マイクロコンピュータにはスタンバイモードのような低消費電力モードがあり、中央処理装置（ＣＰＵ）による命令実行動作が停止される。したがって、マイクロコンピュータにＷＤＴを外付けしたシステムにおいてマイクロコンピュータが低消費電力モードになっていても、タイマカウンタのタイムアウトを抑制しなければ、マイクロコンピュータがその都度リセットされ、低消費電力を実現できなくなる。そこで、マイクロコンピュータの低消費電力状態においてＷＤＴの動作を停止させることにより、タイマカウンタのタイムアウトのたびにリセットが指示されることはない。また、タイマカウンタのタイムアウトの直前に毎回マイクロコンピュータの低消費電力状態を解除してタイマカウンタのカウント値を初期化したりする処理を毎回行うことも要しない。例えば特許文献１には、自動車のイグニッションスイッチがオフにされると、これに応答してＣＰＵがウォッチドッグタイマを有するウォッチドッグＩＣを非活性とし、ＣＰＵへのリセット信号の出力を禁止する技術が紹介されている。その場合に同文献は、ウォッチドッグ回路がＣＰＵから入力されるアクティブ信号によってＣＰＵ動作を監視するだけでは、例えばＣＰＵの暴走によってウォッチドッグタイマが非活性になってしまうと、最早ＣＰＵはウォッチドッグ回路をアクティブにすることもできないし、ＣＰＵに対するリセット機能も失われてしまう、ことに着眼した。そこで、引用文献１は、通信インタフェースによる通信が行われたり、イグニッションスイッチがオンにされたりしたときも、ウォッチドッグタイマを強制的に活性化する機能を採用することについて提案している。
本発明者はウォッチドッグ回路を用いたシステムの信頼性向上と低消費電力について検討した。低消費電力の観点からは特許文献にも述べられているようにマイクロコンピュータの低消費電力状態においてウォッチドッグ回路のタイマカウンタ動作を停止させることが望ましいが、誤ってウォッチドッグ回路の動作が停止されるとシステムの信頼性を維持することができなくなる。ウォッチドッグ回路が不用意に停止状態を維持しない考慮が必要である。この点について、特許文献１などでは考慮されていない。
また、特許文献１には、ウォッチドッグ回路がＣＰＵからの制御に基づいて停止、動作再開可能な場合に、ノイズや暴走などによって停止してしまった場合の復帰方法として、イグニッションスイッチの操作や通信インタフェースの動作に応答して復帰することが述べられているが、ＣＰＵが暴走してウォッチドッグ回路のタイマカウンタ動作が停止されても、即座にウォッチドッグ回路のタイマカウンタ動作を再開してリセット指示可能な状態に遷移できるようにすることまでは考慮されていない。
発明が解決しようとする課題は、ウォッチドッグ回路が不用意に停止しないようにし、また、不用意に停止しても、それを検知してウォッチドッグ回路を容易且つ即座に動作可能な状態に復帰させることができるようにすることにある。
前記並びにその他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される課題を解決するための手段のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、外部から入力される所定のデータ信号をタイマリフレッシュ指示に同期して取り込み、逐次取り込んだ最新の複数ビットのデータ信号としての参照データが所定パターンに一致し且つ他の所定条件を満足したときタイマ回路によるカウントクロック信号の計数動作を抑止し、当該計数動作が抑止されているとき、前記参照データが前記所定パターンと不一致になり、又は、前記他の所定条件が不満足になったとき前記タイマ回路によるカウントクロック信号の計数動作を再開させる。
本願において開示される課題を解決するための手段のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、ウォッチドッグ回路が不用意に停止しないようにすることができ、且つ、不用意に停止してもそれを検知し、ウォッチドッグ回路を容易且つ即座に動作可能な状態に復帰させることができる。
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕＜タイマリフレッシュ指示に同期入力する信号入力パターンに応ずるタイマカウント動作の停止／再開制御＞
代表的な実施の形態に係るウォッチドッグ回路（４０，４０Ａ）は、外部端子（ＰＲＵＮ）から与えられるタイマリフレッシュ指示（ｐｒｕｎ）に同期して外部端子（ＳＴＮ）からデータ信号（ｓｔｎ）を直列的に取り込んで保持し、保持した最新の複数ビットのデータ信号が所定パターンに一致する状態をタイマカウント動作停止の必要条件とし、前記一致した状態がその後のタイマリフレッシュ指示に同期する外部端子からのデータ信号の取り込みによって変化される状態をタイマカウント動作再開の十分条件とする。
代表的な実施の形態に係るウォッチドッグ回路（４０，４０Ａ）は、外部端子（ＰＲＵＮ）から与えられるタイマリフレッシュ指示（ｐｒｕｎ）に同期して外部端子（ＳＴＮ）からデータ信号（ｓｔｎ）を直列的に取り込んで保持し、保持した最新の複数ビットのデータ信号が所定パターンに一致する状態をタイマカウント動作停止の必要条件とし、前記一致した状態がその後のタイマリフレッシュ指示に同期する外部端子からのデータ信号の取り込みによって変化される状態をタイマカウント動作再開の十分条件とする。
これによれば、タイマカウント動作を停止するためのパターンが一致するには複数ビットの一致が必要であるから、ウォッチドッグ回路は不用意に停止し難い。更に、ＣＰＵの暴走などによって複数ビットのデータ信号が所定パターンに一致してタイマカウント動作が誤って停止しても、同じくＣＰＵの暴走などの障害が続けばその後すぐに、保持されている複数ビットのデータ信号の１ビットでも変化される状態がすぐに出現することが想定されることにより、不用意な停止が検知できるので、誤って動作が停止されたウォッチドッグ回路を容易且つ即座に動作可能な状態に復帰させることができる。要するに、ウォッチドッグ回路は動作が誤って停止され難く、且つ、誤って動作が停止されても動作可能状態に即座に復帰され易いという作用効果を奏する。
〔２〕＜タイマリフレッシュ指示に同期入力する信号入力パターンに応ずるタイマカウント動作の停止／再開制御＞
代表的な実施の形態に係るウォッチドッグ回路（４０，４０Ａ）は、カウントクロック信号（ＣＣＫ）を初期値から計数し、外部から入力されるタイマリフレッシュ指示（ｐｒｕｎ）に基づいて前記計数値が初期化され、前記計数値がタイムアウト値に達しときリセット指示（ｗｄｒｅｓ）を生成するタイマ回路（３０）を有する。更に、外部から入力される所定のデータ信号（ｓｔｎ）を前記タイマリフレッシュ指示に同期して取り込み、逐次取り込んだ最新の複数ビットのデータ信号を参照データとして保持し、保持した参照データが所定パターンに一致し且つ他の所定条件を満足したとき前記タイマ回路によるカウントクロック信号の計数動作を抑止し、当該計数動作が抑止されているとき、前記保持した参照データが前記所定パターンと不一致になり、又は、前記他の所定条件が不満足になったとき前記タイマ回路によるカウントクロック信号の計数動作を再開させるタイマ制御回路（２０）を有する。
代表的な実施の形態に係るウォッチドッグ回路（４０，４０Ａ）は、カウントクロック信号（ＣＣＫ）を初期値から計数し、外部から入力されるタイマリフレッシュ指示（ｐｒｕｎ）に基づいて前記計数値が初期化され、前記計数値がタイムアウト値に達しときリセット指示（ｗｄｒｅｓ）を生成するタイマ回路（３０）を有する。更に、外部から入力される所定のデータ信号（ｓｔｎ）を前記タイマリフレッシュ指示に同期して取り込み、逐次取り込んだ最新の複数ビットのデータ信号を参照データとして保持し、保持した参照データが所定パターンに一致し且つ他の所定条件を満足したとき前記タイマ回路によるカウントクロック信号の計数動作を抑止し、当該計数動作が抑止されているとき、前記保持した参照データが前記所定パターンと不一致になり、又は、前記他の所定条件が不満足になったとき前記タイマ回路によるカウントクロック信号の計数動作を再開させるタイマ制御回路（２０）を有する。
これによれば、タイマリフレッシュ指示をクロックとして外部から取り込んだ最新の参照データが所定パターンになり、しかもその他の条件が満足されて初めてウォッチドッグ回路の動作は停止される。パターンが一致するには複数ビットの一致が必要であるから、ウォッチドッグ回路は不用意に停止し難い。更に、ＣＰＵの暴走などによって参照データが所定パターンと一致してウォッチドッグ回路が停止したとき、最新の参照データが所定パターンと１ビットでも違う状態は、同じくＣＰＵの暴走などによって容易に出現し得るから、ウォッチドッグ回路を容易且つ即座に動作可能な状態に復帰させることができる。
〔３〕＜パターンマッチング回路＞
項２において、前記タイマ制御回路は、前記タイマリフレッシュ指示をラッチタイミングにして前記所定のデータ信号を順次ラッチする複数ビット（６０〜６３）のシフトレジスタ（ＳＦＴＲＥＧ）と、前記シフトレジスタの複数ビットのラッチデータを前記参照データとして入力し、入力データが前記所定パターンに一致するか否かを判別する論理ゲート回路（６４）とを有する。
項２において、前記タイマ制御回路は、前記タイマリフレッシュ指示をラッチタイミングにして前記所定のデータ信号を順次ラッチする複数ビット（６０〜６３）のシフトレジスタ（ＳＦＴＲＥＧ）と、前記シフトレジスタの複数ビットのラッチデータを前記参照データとして入力し、入力データが前記所定パターンに一致するか否かを判別する論理ゲート回路（６４）とを有する。
これによれば、参照データに対するパターン比較のための回路を簡単の構成によって実現することができる。
〔４〕＜EXOR＞
項２又は３において、前記所定のパターンが前記複数ビットの全ビット同一ではないパターンとされるとき、前記タイマ制御回路は、前記所定のデータ信号が前記複数ビット連続して同一論理値であることを検出して、リセット指示を生成する論理ゲート（６５）を更に有する。
項２又は３において、前記所定のパターンが前記複数ビットの全ビット同一ではないパターンとされるとき、前記タイマ制御回路は、前記所定のデータ信号が前記複数ビット連続して同一論理値であることを検出して、リセット指示を生成する論理ゲート（６５）を更に有する。
これによれば、暴走などによって正常処理と異なるウォッチドッグ回路のリフレッシュ動作を想定したとき、そのような異常によって前記所定のデータ信号が連続して同一論理値になる可能性が高いことを考慮すれば、マイクロコンピュータによる異常なリフレッシュ指示を伴う暴走に対処することができる。
〔５〕＜電源ＩＣ＞
別の実施の形態に係る電源ＩＣ（１）は、項２のウォッチドッグ回路（４０，４０Ａ）を有し、半導体基板に形成される。この電源ＩＣは、外部電源電圧を受けて所定の動作電源電圧を生成する電源回路（１０）と、前記電源回路から出力される電源電圧に関するパワーオンリセット指示又は前記ウォッチドッグ回路のタイマ回路（３０）のタイムアウトによるリセット指示（ｗｄｒｅｓ）に応じて外部リセット信号（ｒｅｓｂ）を出力するリセット回路（５０）とを有する。更に、前記タイマリフレッシュ指示に用いる制御信号（ｐｒｕｎ）を前記電源ＩＣの外部から入力する第１外部端子（ＰＲＵＮ）と、外部リセット信号（ｒｅｓｂ）を前記電源ＩＣの外部に出力する第２外部端子（ＲＥＳＢ）と、前記データ信号（ｓｔｎ）を前記電源ＩＣの外部から入力する第３外部端子（ＳＴＮ）を有する。更に、前記所定の動作電源電圧（ｖｏｕｔ）を前記電源回路の外部に出力する第４外部端子（ＶＯＵＴ）と、前記電源ＩＣの外部からその他の指示を入力する第５外部端子（ＩＧ）と、を有する。
別の実施の形態に係る電源ＩＣ（１）は、項２のウォッチドッグ回路（４０，４０Ａ）を有し、半導体基板に形成される。この電源ＩＣは、外部電源電圧を受けて所定の動作電源電圧を生成する電源回路（１０）と、前記電源回路から出力される電源電圧に関するパワーオンリセット指示又は前記ウォッチドッグ回路のタイマ回路（３０）のタイムアウトによるリセット指示（ｗｄｒｅｓ）に応じて外部リセット信号（ｒｅｓｂ）を出力するリセット回路（５０）とを有する。更に、前記タイマリフレッシュ指示に用いる制御信号（ｐｒｕｎ）を前記電源ＩＣの外部から入力する第１外部端子（ＰＲＵＮ）と、外部リセット信号（ｒｅｓｂ）を前記電源ＩＣの外部に出力する第２外部端子（ＲＥＳＢ）と、前記データ信号（ｓｔｎ）を前記電源ＩＣの外部から入力する第３外部端子（ＳＴＮ）を有する。更に、前記所定の動作電源電圧（ｖｏｕｔ）を前記電源回路の外部に出力する第４外部端子（ＶＯＵＴ）と、前記電源ＩＣの外部からその他の指示を入力する第５外部端子（ＩＧ）と、を有する。
これによれば、ウォッチドッグ回路が不用意に停止しないようにすることができ、且つ、不用意に停止してもウォッチドッグ回路を容易且つ即座に動作可能な状態に復帰させることが可能な、電源ＩＣを実現することができる。
〔６〕＜ウォッチドッグ監視システム＞
更に別の実施の形態に係るウォッチドッグ監視システムは、請求項５記載の電源ＩＣ（１）と、前記電源ＩＣの第１外部端子乃至第４外部端子に接続されたマイクロコンピュータ（２）と、前記第５外部端子にスイッチ状態に応じた信号を出力するスイッチ回路（３）とを有する。前記マイクロコンピュータは、低消費電力命令を実行することにより、前記第１外部端子（ＰＲＵＮ）に前記参照データのビット数分のクロック変化を与え、そのクロック変化に同期させて前記第３外部端子（ＳＴＮ）に前記所定パターンに対応するデータ信号（ｓｔｎ）を供給してから、低消費電力状態に移行する。前記タイマ制御回路（２０）は、前記第５外部端子（ＩＧ）への入力（ｉｇ）が前記スイッチ回路のスイッチ状態オフを示していることを条件に、前記タイマ回路のタイマカウント動作を停止させる。
更に別の実施の形態に係るウォッチドッグ監視システムは、請求項５記載の電源ＩＣ（１）と、前記電源ＩＣの第１外部端子乃至第４外部端子に接続されたマイクロコンピュータ（２）と、前記第５外部端子にスイッチ状態に応じた信号を出力するスイッチ回路（３）とを有する。前記マイクロコンピュータは、低消費電力命令を実行することにより、前記第１外部端子（ＰＲＵＮ）に前記参照データのビット数分のクロック変化を与え、そのクロック変化に同期させて前記第３外部端子（ＳＴＮ）に前記所定パターンに対応するデータ信号（ｓｔｎ）を供給してから、低消費電力状態に移行する。前記タイマ制御回路（２０）は、前記第５外部端子（ＩＧ）への入力（ｉｇ）が前記スイッチ回路のスイッチ状態オフを示していることを条件に、前記タイマ回路のタイマカウント動作を停止させる。
これによれば、マイクロコンピュータは低消費電力命令を実行する直前に、前記第１外部端子に与えるクロック変化に同期して前記第３外部端子に所要のデータ信号を供給すれば、低消費電力状態に移行してよく、ウォッチドッグ回路はその参照データを保持し、その他の条件成立を確認すればタイマカウント動作を停止させることができる。
〔７〕＜タイマカウント動作の再開＞
項５において、前記タイマ制御回路は、前記第５外部端子への入力が前記スイッチ回路のオフ状態からオン状態に変化し、又は前記マイクロコンピュータによって前記第１外部端子にクロック変化が与えられ、それに同期して前記第３外部端子にデータ信号が供給されて参照データが前記所定パターンと不一致になったとき、前記タイマ回路のタイマカウント動作を再開する。
項５において、前記タイマ制御回路は、前記第５外部端子への入力が前記スイッチ回路のオフ状態からオン状態に変化し、又は前記マイクロコンピュータによって前記第１外部端子にクロック変化が与えられ、それに同期して前記第３外部端子にデータ信号が供給されて参照データが前記所定パターンと不一致になったとき、前記タイマ回路のタイマカウント動作を再開する。
これによれば、マイクロコンピュータが低消費電力状態から通常状態に復帰することによって自ら第１外部端子に与えるクロック変化に同期して前記第３外部端子にデータ信号を供給することによってウォッチドッグ回路による監視を可能とし、また、マイクロコンピュータの低消費電力状態に拘わらずに操作されるスイッチ回路のターンオンによって、ウォッチドッグ回路による監視を可能にすることができる。
〔８〕＜スタンバイモード、スリープモード時の動作電源制御＞
項７において、前記マイクロコンピュータの低消費電力状態は、電源電圧の供給が停止される第１低消費電力状態（スリープ状態）、又は電源電圧の供給が維持された状態で少なくとも中央処理装置の動作が停止される第２低消費電力状態（スタンバイ状態）である。前記マイクロコンピュータは前記第１低消費電力状態に移行するとき、前記電源ＩＣの第６外部端子に前記動作電源電圧の供給停止を指示する信号を供給する。前記電源ＩＣは、前記第６外部端子（ＩＮＨ）に対する前記動作電源電圧の供給停止の指示、及び前記第５外部端子（ＩＧ）に対する前記動作電源電圧の供給停止の指示の双方があることを条件に、前記動作電源電圧の出力を停止し、何れか一方の指示が解除されることによって前記動作電源電圧の出力を再開する。
項７において、前記マイクロコンピュータの低消費電力状態は、電源電圧の供給が停止される第１低消費電力状態（スリープ状態）、又は電源電圧の供給が維持された状態で少なくとも中央処理装置の動作が停止される第２低消費電力状態（スタンバイ状態）である。前記マイクロコンピュータは前記第１低消費電力状態に移行するとき、前記電源ＩＣの第６外部端子に前記動作電源電圧の供給停止を指示する信号を供給する。前記電源ＩＣは、前記第６外部端子（ＩＮＨ）に対する前記動作電源電圧の供給停止の指示、及び前記第５外部端子（ＩＧ）に対する前記動作電源電圧の供給停止の指示の双方があることを条件に、前記動作電源電圧の出力を停止し、何れか一方の指示が解除されることによって前記動作電源電圧の出力を再開する。
これによれば、スイッチ回路がターンオフにされ、マイクロコンピューが低消費電力命令を実行してウォッチドッグ回路のタイマカウンタの計数動作を停止し最後に前記動作電源電圧の供給停止を指示することにより、マイクロコンピュータが第１低消費電力状態に遷移される。スイッチ回路がターンオンされるとウォッチドッグ回路のタイマカウンタの計数動作が再開される。したがって、所定事象の発生により第２低消費電力状態が解除されたマイクロコンピュータに対してウォッチドッグ回路による監視機能が保証される。また、前記スイッチ回路のターンオンにより、第１低消費電力状態にされたマイクロコンピュータには動作電源の供給が再開されてパワーオンリセットが指示され、リセット解除されて動作を開始するマイクロコンピュータに対してウォッチドッグ回路による監視機能が保証される。
〔９〕＜通信インタフェース＞
更に別の実施の形態に係るウォッチドッグ監視システムは、項５の電源ＩＣと、前記電源ＩＣの第１外部端子乃至第４外部端子に接続されたマイクロコンピュータと、前記第５外部端子にスイッチ状態に応じた信号を出力するスイッチ回路と、を有する。前記電源ＩＣは、ネットワーク側端子（ＣＡＮＨ，ＣＡＮＬ）を介してネットワークバス（６）に接続されると共にコントロール側端子（ＭＯＤＥ，TXD，ＲＸＤ）を介して前記マイクロコンピュータに接続される通信インタフェース回路を更に有し、前記コントロール側端子として外部通信端子及び外部モード端子を有する。前記マイクロコンピュータは、低消費電力命令を実行することにより、前記第１外部端子に前記参照データのビット数分のクロック変化を与え、そのクロック変化に同期させて前記第３外部端子に前記所定パターンに対応するデータ信号を供給してから、低消費電力状態に移行する。次いで、前記タイマ制御回路は、前記第５外部端子への入力が前記スイッチ回路のスイッチ状態オフを示し、且つモード端子の入力が前記通信インタフェース回路に対するスタンバイ指示であることを条件に、前記タイマ回路のタイマカウント動作を停止させる。
更に別の実施の形態に係るウォッチドッグ監視システムは、項５の電源ＩＣと、前記電源ＩＣの第１外部端子乃至第４外部端子に接続されたマイクロコンピュータと、前記第５外部端子にスイッチ状態に応じた信号を出力するスイッチ回路と、を有する。前記電源ＩＣは、ネットワーク側端子（ＣＡＮＨ，ＣＡＮＬ）を介してネットワークバス（６）に接続されると共にコントロール側端子（ＭＯＤＥ，TXD，ＲＸＤ）を介して前記マイクロコンピュータに接続される通信インタフェース回路を更に有し、前記コントロール側端子として外部通信端子及び外部モード端子を有する。前記マイクロコンピュータは、低消費電力命令を実行することにより、前記第１外部端子に前記参照データのビット数分のクロック変化を与え、そのクロック変化に同期させて前記第３外部端子に前記所定パターンに対応するデータ信号を供給してから、低消費電力状態に移行する。次いで、前記タイマ制御回路は、前記第５外部端子への入力が前記スイッチ回路のスイッチ状態オフを示し、且つモード端子の入力が前記通信インタフェース回路に対するスタンバイ指示であることを条件に、前記タイマ回路のタイマカウント動作を停止させる。
これによれば、マイクロコンピュータは低消費電力命令を実行する直前に、前記第１外部端子に与えるクロック変化に同期して前記第３外部端子に所要のデータ信号を供給すれば、低消費電力状態に移行してよく、ウォッチドッグ回路はその参照データを保持し、その他の条件としてスイッチ回路のターンオフと前記通信インタフェース回路のスタンバイ指示の成立を確認すればタイマカウント動作を停止させることができる。
〔１０〕＜タイマカウント動作の再開＞
項９において、前記タイマ制御回路は、前記第５外部端子への入力が前記スイッチ回路のオフ状態からオン状態に変化し、前記モード端子の入力が前記通信インタフェース回路に対するアクティブ指示に変化し、又は、前記マイクロコンピュータによって前記第１外部端子にクロック変化が与えられ、それに同期して前記第３外部端子にデータ信号が供給されて参照データが前記所定パターンと不一致になったとき、又は、外部通信端子の入力信号が変化し、マイクロコンピュータの復帰要因となったとき、前記タイマ回路のタイマカウント動作を再開する。
項９において、前記タイマ制御回路は、前記第５外部端子への入力が前記スイッチ回路のオフ状態からオン状態に変化し、前記モード端子の入力が前記通信インタフェース回路に対するアクティブ指示に変化し、又は、前記マイクロコンピュータによって前記第１外部端子にクロック変化が与えられ、それに同期して前記第３外部端子にデータ信号が供給されて参照データが前記所定パターンと不一致になったとき、又は、外部通信端子の入力信号が変化し、マイクロコンピュータの復帰要因となったとき、前記タイマ回路のタイマカウント動作を再開する。
項７と同様の作用効果を奏する。
〔１１〕＜自動車用ＥＣＵ、イグニッションスイッチ＞
項１０において、前記通信インタフェースは車載ネットワークであり、前記マイクロコンピュータは自動車用ＥＣＵを構成し、前記スイッチ回路がイグニッションスイッチである。
項１０において、前記通信インタフェースは車載ネットワークであり、前記マイクロコンピュータは自動車用ＥＣＵを構成し、前記スイッチ回路がイグニッションスイッチである。
これによれば、車載ネットワークに接続された自動車用ＥＣＵにおけるマイクロコンピュータのウォッチドッグ監視機能の信頼性向上とマイクロコンピュータの低消費電力化の双方に寄与することができる。
〔１２〕＜スタンバイモード、スリープモード時の動作電源制御＞
項１１において、前記マイクロコンピュータの低消費電力状態は、電源電圧の供給が停止される第１低消費電力状態、又は電源電圧の供給が維持された状態で少なくとも中央処理装置の動作が停止される第２低消費電力状態である。前記マイクロコンピュータは前記第１低消費電力状態に移行するとき、前記電源ＩＣの第６外部端子に前記動作電源電圧の供給停止を指示する信号を供給する。前記電源ＩＣは、前記第６外部端子に対する前記動作電源電圧の供給停止の指示があり、且つ、前記第５外部端子に前記スイッチ回路のオフ状態信号が入力されることを条件に、前記動作電源電圧の出力を停止し、何れか一方の指示が解除されることによって前記動作電源電圧の出力を再開する。
項１１において、前記マイクロコンピュータの低消費電力状態は、電源電圧の供給が停止される第１低消費電力状態、又は電源電圧の供給が維持された状態で少なくとも中央処理装置の動作が停止される第２低消費電力状態である。前記マイクロコンピュータは前記第１低消費電力状態に移行するとき、前記電源ＩＣの第６外部端子に前記動作電源電圧の供給停止を指示する信号を供給する。前記電源ＩＣは、前記第６外部端子に対する前記動作電源電圧の供給停止の指示があり、且つ、前記第５外部端子に前記スイッチ回路のオフ状態信号が入力されることを条件に、前記動作電源電圧の出力を停止し、何れか一方の指示が解除されることによって前記動作電源電圧の出力を再開する。
これによれば、項８と同様の作用効果を奏する。
〔１３〕＜項６に対応する別観点のウォッチドッグ監視システム＞
更に別の実施の形態に係るウォッチドッグ監視システムは、電源ＩＣと、前記電源ＩＣに接続されたマイクロコンピュータと、スイッチ状態に応じた信号を前記電源ＩＣに出力するスイッチ回路とを有する。前記電源ＩＣは、ウォッチドッグ回路と、外部電源電圧を受けて所定の動作電源電圧を生成する電源回路と、前記電源回路から出力される電源電圧に関するパワーオンリセット指示又は前記ウォッチドッグ回路から出力されるリセット指示に応じて外部リセット信号を出力するリセット回路と、を有する。前記ウォッチドッグ回路は、カウントクロック信号を初期値から計数し、外部から入力されるタイマリフレッシュ指示に基づいて前記計数値が初期化され、前記計数値がタイムアウト値に達したとき前記リセット指示を出力するタイマ回路を有する。更に、外部から入力される所定のデータ信号を前記タイマリフレッシュ指示に同期して取り込み、逐次取り込んだ最新の複数ビットのデータ信号を参照データとして保持し、保持した参照データが所定パターンに一致し且つ他の所定条件を満足したとき前記タイマ回路によるカウントクロック信号の計数動作を抑止し、当該計数動作が抑止されているとき、前記保持した参照データが前記所定パターンと不一致になり、又は、前記他の所定条件が不満足になったとき前記タイマ回路によるカウントクロック信号の計数動作を再開させるタイマ制御回路を有する。前記マイクロコンピュータは、低消費電力命令を実行する直前に、前記電源ＩＣに、前記参照データのビット数分のクロック変化を前記タイマリフレッシュ指示によって与え、そのクロック変化に同期させて前記所定パターンに対応するデータ信号を供給してから、低消費電力状態に移行する。
更に別の実施の形態に係るウォッチドッグ監視システムは、電源ＩＣと、前記電源ＩＣに接続されたマイクロコンピュータと、スイッチ状態に応じた信号を前記電源ＩＣに出力するスイッチ回路とを有する。前記電源ＩＣは、ウォッチドッグ回路と、外部電源電圧を受けて所定の動作電源電圧を生成する電源回路と、前記電源回路から出力される電源電圧に関するパワーオンリセット指示又は前記ウォッチドッグ回路から出力されるリセット指示に応じて外部リセット信号を出力するリセット回路と、を有する。前記ウォッチドッグ回路は、カウントクロック信号を初期値から計数し、外部から入力されるタイマリフレッシュ指示に基づいて前記計数値が初期化され、前記計数値がタイムアウト値に達したとき前記リセット指示を出力するタイマ回路を有する。更に、外部から入力される所定のデータ信号を前記タイマリフレッシュ指示に同期して取り込み、逐次取り込んだ最新の複数ビットのデータ信号を参照データとして保持し、保持した参照データが所定パターンに一致し且つ他の所定条件を満足したとき前記タイマ回路によるカウントクロック信号の計数動作を抑止し、当該計数動作が抑止されているとき、前記保持した参照データが前記所定パターンと不一致になり、又は、前記他の所定条件が不満足になったとき前記タイマ回路によるカウントクロック信号の計数動作を再開させるタイマ制御回路を有する。前記マイクロコンピュータは、低消費電力命令を実行する直前に、前記電源ＩＣに、前記参照データのビット数分のクロック変化を前記タイマリフレッシュ指示によって与え、そのクロック変化に同期させて前記所定パターンに対応するデータ信号を供給してから、低消費電力状態に移行する。
これによれば、タイマリフレッシュ指示をクロックとして外部から取り込んだ最新の参照データが所定パターンになり、しかもその他の条件が満足されて初めてウォッチドッグ回路の動作は停止される。パターンが一致するには複数ビットの一致が必要であるから、ウォッチドッグ回路は不用意に停止し難い。更に、ＣＰＵの暴走によって参照データが所定パターンと一致してウォッチドッグ回路が停止したとき、最新の参照データが所定パターンと１ビットでも違う状態は、同じくＣＰＵの暴走によって容易に出現し得るから、ウォッチドッグ回路を容易且つ即座に動作可能な状態に復帰させることができる。また、マイクロコンピュータは低消費電力命令を実行することによって前記リフレッシュ指示に同期して所要のデータ信号を供給すれば、低消費電力状態に移行してよく、ウォッチドッグ回路はその参照データを保持し、その他の条件成立を確認すればタイマカウント動作を停止させることができる。
〔１４〕＜EXOR＞
項１３において、前記マイクロコンピュータは前記所定のデータ信号として前記複数ビットの全ビットが同一にならない信号を出力する。前記タイマ制御回路は、前記所定のデータ信号が前記複数ビット連続して同一論理値であることを検出したとき、前記リセット回路に前記リセット指示を与える。
項１３において、前記マイクロコンピュータは前記所定のデータ信号として前記複数ビットの全ビットが同一にならない信号を出力する。前記タイマ制御回路は、前記所定のデータ信号が前記複数ビット連続して同一論理値であることを検出したとき、前記リセット回路に前記リセット指示を与える。
これによれば、項４と同様に作用効果を奏する。
〔１５〕＜リセットされたＭＣＵがタイマリフレッシュ指示に同期してデータ信号を出力＞
項１４において、前記マイクロコンピュータは、前記リセット回路から出力される外部リセット信号に応答してリセットされることにより、タイマリフレッシュ指示に同期する前記データ信号の出力を開始する。
項１４において、前記マイクロコンピュータは、前記リセット回路から出力される外部リセット信号に応答してリセットされることにより、タイマリフレッシュ指示に同期する前記データ信号の出力を開始する。
これにより、タイマリフレッシュ指示の異常に対する監視機能をリセット解除の直後から有効にすることができる。
〔１６〕＜項９に対応する別観点のウォッチドッグ監視システム＞
更に別の実施の形態に係るウォッチドッグ監視システムは、電源ＩＣと、前記電源ＩＣに接続されたマイクロコンピュータと、スイッチ状態に応じた信号を前記電源ＩＣに出力するスイッチ回路とを有する。前記電源ＩＣは、ウォッチドッグ回路と、外部電源電圧を受けて所定の動作電源電圧を生成する電源回路と、前記電源回路から出力される電源電圧に関するパワーオンリセット指示又は前記ウォッチドッグ回路から出力されるリセット指示に応じて外部リセット信号を出力するリセット回路と、前記マイクロコンピュータとネットワークバスとに接続される通信インタフェース回路と、を有する。前記ウォッチドッグ回路は、カウントクロック信号を初期値から計数し、外部から入力されるタイマリフレッシュ指示に基づいて前記計数値が初期化され、前記計数値がタイムアウト値に達したとき前記リセット指示を出力するタイマ回路を有する。更に、外部から入力される所定のデータ信号を前記タイマリフレッシュ指示に同期して取り込み、逐次取り込んだ最新の複数ビットのデータ信号を参照データとして保持し、保持した参照データが所定パターンに一致し、前記通信インタフェース回路に対する動作モードの指示がスタンバイ指示であり、且つ、前記スイッチ回路のスイッチ状態がオフを示していることを条件に、前記タイマ回路によるカウントクロック信号の計数動作を抑止し、当該計数動作が抑止されているとき、前記保持した参照データが前記所定パターンと不一致になり、又は、前記通信インタフェース回路に対する動作モードの指示がアクティブ指示に変化され、又は、前記通信インタフェース回路が外部通信開始を検出され、又は、前記スイッチ回路のスイッチ状態がオンに変化されることを条件に前記タイマ回路によるカウントクロック信号の計数動作を再開させるタイマ制御回路を有する。前記マイクロコンピュータは、低消費電力命令を実行することにより、前記電源ＩＣに、前記参照データのビット数分のクロック変化を前記タイマリフレッシュ指示によって与え、そのクロック変化に同期させて前記所定パターンに対応するデータ信号を供給してから、低消費電力状態に移行する。
更に別の実施の形態に係るウォッチドッグ監視システムは、電源ＩＣと、前記電源ＩＣに接続されたマイクロコンピュータと、スイッチ状態に応じた信号を前記電源ＩＣに出力するスイッチ回路とを有する。前記電源ＩＣは、ウォッチドッグ回路と、外部電源電圧を受けて所定の動作電源電圧を生成する電源回路と、前記電源回路から出力される電源電圧に関するパワーオンリセット指示又は前記ウォッチドッグ回路から出力されるリセット指示に応じて外部リセット信号を出力するリセット回路と、前記マイクロコンピュータとネットワークバスとに接続される通信インタフェース回路と、を有する。前記ウォッチドッグ回路は、カウントクロック信号を初期値から計数し、外部から入力されるタイマリフレッシュ指示に基づいて前記計数値が初期化され、前記計数値がタイムアウト値に達したとき前記リセット指示を出力するタイマ回路を有する。更に、外部から入力される所定のデータ信号を前記タイマリフレッシュ指示に同期して取り込み、逐次取り込んだ最新の複数ビットのデータ信号を参照データとして保持し、保持した参照データが所定パターンに一致し、前記通信インタフェース回路に対する動作モードの指示がスタンバイ指示であり、且つ、前記スイッチ回路のスイッチ状態がオフを示していることを条件に、前記タイマ回路によるカウントクロック信号の計数動作を抑止し、当該計数動作が抑止されているとき、前記保持した参照データが前記所定パターンと不一致になり、又は、前記通信インタフェース回路に対する動作モードの指示がアクティブ指示に変化され、又は、前記通信インタフェース回路が外部通信開始を検出され、又は、前記スイッチ回路のスイッチ状態がオンに変化されることを条件に前記タイマ回路によるカウントクロック信号の計数動作を再開させるタイマ制御回路を有する。前記マイクロコンピュータは、低消費電力命令を実行することにより、前記電源ＩＣに、前記参照データのビット数分のクロック変化を前記タイマリフレッシュ指示によって与え、そのクロック変化に同期させて前記所定パターンに対応するデータ信号を供給してから、低消費電力状態に移行する。
これによれば、タイマリフレッシュ指示をクロックとして外部から取り込んだ最新の参照データが所定パターンになり、しかもその他の条件が満足されて初めてウォッチドッグ回路の動作は停止される。パターンが一致するには複数ビットの一致が必要であるから、ウォッチドッグ回路は不用意に停止し難い。更に、ＣＰＵの暴走によって参照データが所定パターンと一致してウォッチドッグ回路が停止したとき、最新の参照データが所定パターンと１ビットでも違う状態は、同じくＣＰＵの暴走によって容易に出現し得るから、ウォッチドッグ回路を容易且つ即座に動作可能な状態に復帰させることができる。また、マイクロコンピュータは低消費電力命令を実行することによって前記リフレッシュ指示に同期して所要のデータ信号を供給すれば、低消費電力状態に移行してよく、ウォッチドッグ回路はその参照データを保持し、その他の条件としてスイッチ回路のターンオフと前記通信インタフェース回路のスタンバイ指示の成立を確認すればタイマカウント動作を停止させることができる。
〔１７〕＜EXOR＞
項１６において、前記マイクロコンピュータは前記所定のデータ信号として前記複数ビットの全ビットが同一にならない信号を出力する。前記タイマ制御回路は、前記所定のデータ信号が前記複数ビット連続して同一論理値であることを検出したとき、前記リセット回路に前記リセット指示を与える。
項１６において、前記マイクロコンピュータは前記所定のデータ信号として前記複数ビットの全ビットが同一にならない信号を出力する。前記タイマ制御回路は、前記所定のデータ信号が前記複数ビット連続して同一論理値であることを検出したとき、前記リセット回路に前記リセット指示を与える。
これによれば、項４と同様に作用効果を奏する。
〔１８〕＜リセットされたＭＣＵがタイマリフレッシュ指示に同期してデータ信号を出力＞
項１７において、前記マイクロコンピュータは、前記リセット回路から出力される外部リセット信号に応答してリセットされることにより、タイマリフレッシュ指示に同期する前記データ信号の出力を開始する。
項１７において、前記マイクロコンピュータは、前記リセット回路から出力される外部リセット信号に応答してリセットされることにより、タイマリフレッシュ指示に同期する前記データ信号の出力を開始する。
これによれば、項１５と同様の作用効果を奏する。
２．実施の形態の詳細
実施の形態について更に詳述する。
実施の形態について更に詳述する。
《１．ウォッチドッグ監視システム》
図１にはウォッチドッグ監視システムの一例が示される。同図に示されるウォッチドッグ監視システムは、特に制限されないが、自動車に搭載されたボディー系の一つの電子制御ユニット（ＥＣＵ)に適用されるものであり、例えば、ドアの施錠と開錠、パワーウインドウの開閉、ライトの点灯と消灯、ドアミラーの向きなどの制御に用いられる。ボディー系のＥＣＵに搭載されたマイクロコンピュータはエンジン停止状態で低消費電力状態にされることによってバッテリの消耗が抑えられるようになっているものがあるが、特にこのようなボディー系のＥＣＵは、イグニッションスイッチがオフにされてエンジンが停止している場合でも、ドアの開錠などの指示があったときは低消費電力状態から復帰して、即座に応答して制御を開始しなければならない。このような、高い信頼性が要求されるマイクロコンピュータシステムにおいて、マイクロコンピュータの暴走などによる誤動作をいち早く検出して解消するために、マイクロコンピュータに外付けしたウォッチドッグ回路が用いられる。ウォッチドッグ回路のタイマカウント値の定期的に初期化動作はマイクロコンピュータが行わなければならず、ウォッチドッグ回路のタイマカウント動作が継続される限り、マイクロコンピュータが低消費電力状態であっても定期的に低消費電力状態から一時的に、通常動作電力状態に遷移してタイマ初期化動作を行わなければならない。低消費電力状態においてマイクロコンピュータは命令実行を行わないのでウォッチドッグ回路による実質的な監視の意義は小さく、しかも定期的にマイクロコンピュータを低消費電力状態から復帰させるのに無視し得ない電力消費を要する。これから説明するウォッチドッグ監視システムは、そのような電力消費を低減するために、マイクロコンピュータの低消費電力状態においてウォッチドッグ回路のタイマカウント動作を停止させるものであるが、その停止や解除に際してウォッチドッグ監視システムの信頼性が低下しないように考慮したものである。即ち、ウォッチドッグ回路の動作、停止を制御することができ、さらにウォッチドッグ回路が不用意に停止しないようにすることができ、且つ、不用意に停止してもウォッチドッグ回路を容易且つ即座に動作可能な状態に復帰させることができるように考慮したものである。以下、その詳細について説明する。
図１にはウォッチドッグ監視システムの一例が示される。同図に示されるウォッチドッグ監視システムは、特に制限されないが、自動車に搭載されたボディー系の一つの電子制御ユニット（ＥＣＵ)に適用されるものであり、例えば、ドアの施錠と開錠、パワーウインドウの開閉、ライトの点灯と消灯、ドアミラーの向きなどの制御に用いられる。ボディー系のＥＣＵに搭載されたマイクロコンピュータはエンジン停止状態で低消費電力状態にされることによってバッテリの消耗が抑えられるようになっているものがあるが、特にこのようなボディー系のＥＣＵは、イグニッションスイッチがオフにされてエンジンが停止している場合でも、ドアの開錠などの指示があったときは低消費電力状態から復帰して、即座に応答して制御を開始しなければならない。このような、高い信頼性が要求されるマイクロコンピュータシステムにおいて、マイクロコンピュータの暴走などによる誤動作をいち早く検出して解消するために、マイクロコンピュータに外付けしたウォッチドッグ回路が用いられる。ウォッチドッグ回路のタイマカウント値の定期的に初期化動作はマイクロコンピュータが行わなければならず、ウォッチドッグ回路のタイマカウント動作が継続される限り、マイクロコンピュータが低消費電力状態であっても定期的に低消費電力状態から一時的に、通常動作電力状態に遷移してタイマ初期化動作を行わなければならない。低消費電力状態においてマイクロコンピュータは命令実行を行わないのでウォッチドッグ回路による実質的な監視の意義は小さく、しかも定期的にマイクロコンピュータを低消費電力状態から復帰させるのに無視し得ない電力消費を要する。これから説明するウォッチドッグ監視システムは、そのような電力消費を低減するために、マイクロコンピュータの低消費電力状態においてウォッチドッグ回路のタイマカウント動作を停止させるものであるが、その停止や解除に際してウォッチドッグ監視システムの信頼性が低下しないように考慮したものである。即ち、ウォッチドッグ回路の動作、停止を制御することができ、さらにウォッチドッグ回路が不用意に停止しないようにすることができ、且つ、不用意に停止してもウォッチドッグ回路を容易且つ即座に動作可能な状態に復帰させることができるように考慮したものである。以下、その詳細について説明する。
図１に示されるウォッチドッグ監視システムは、電源ＩＣ（ＰＷＩＣ）１と、前記電源ＩＣ１に接続されたマイクロコンピュータ（ＭＣＵ）２と、スイッチ状態に応じた信号を前記電源ＩＣに出力するスイッチ回路例えばイグニッションスイッチ３とを有する。
イグニッションスイッチ３は自動車のエンジンスタートを指示するためのスイッチであり、特に図示はしないが、イグニッションスイッチ３のターンオンによる信号は自動車のパワートレイン系のＥＣＵを介してエンジン始動のトリガとして用いられる。同様にイグニッションスイッチ３のターンオフによる信号は前記パワートレイン系のＥＣＵを介してエンジン停止のトリガとして用いられる。
イグニッションスイッチ３のオン／オフ状態に応ずるイグニッションスイッチ信号ｉｇはイグニッション端子（第５外部端子）ＩＧから入力される。
前記電源ＩＣ１は、電源回路（ＲＧＬＴ）１０、ウォッチドッグリセット回路（ＷＤＲＳＴ）１１、及び通信インタフェース回路（ＴＲＳＣＶ）１２を有する。
電源回路１０は、外部電源入力端子ＶＳにバッテリ電源４などからの外部電源電圧ｖｓを受けて所定の動作電源電圧ｖｏｕｔを生成して電源端子（第４外部端子）ＶＯＵＴから出力する。電源回路１０は、例えばＤＣ−ＤＣのシリーズレギュレータによって構成される。この電源回路１０には電源制御のために、前記イグニッション信号ｉｇと、マイクロコンピュータ２から電源制御のために電源制御端子（第６外部端子）ＩＮＨに入力される電源制御信号ｉｎｈが供給される。ＧＮＤは外部グランド端子でありグランド電圧ｇｎｄを受ける。尚、電源ＩＣ１それ自体の動作電源は、例えば外部電源電圧ｖｓ又は電源回路１０で生成される図示を省略する内部電圧とされる。
通信インタフェース回路１２は、例えばＣＡＮ（Controller Area Network）トランシーバによって構成される。通信インタフェース回路１２は一方においてネットワーク側端子ＣＡＮＨ，ＣＡＮＬに接続され、他方においてコントロール側端子としてのモード端子ＭＯＤＥ、送信端子Ｔｘｄ、及び受信端子Ｒｘｄに接続される。ネットワーク側端子ＣＡＮＨ，ＣＡＮＬはＣＡＮ用のネットワークバス６に結合される。モード端子ＭＯＤＥ、送信端子ＴＸＤ、及び受信端子ＲＸＤはマイクロコンピュータが有するＣＡＮコントローラに接続される。ＣＡＮコントローラは通信フレームの生成、通信調停及びエラーハンドリングなどのＣＡＮプロトコル制御を行う。通信インタフェース回路１２はネットワークバスに対する送信電圧の発生や調整などを行う。モード端子ＭＯＤＥは通信インタフェース回路１２の活性／非活性などの制御に用いられるモード信号ｍｏｄｅがマイクロコンピュータ２から供給される。送信端子ＴＸＤにはマイクロコンピュータ２から送信データｔｘｄが供給され、受信端子ＲＸＤからはマイクロコンピュータ２に受信データｒｘｄが出力される。
ウォッチドッグリセット回路１１は、電源回路１０で生成される電源電圧ｖｏｕｔに関するリセット機能と、マイクロコンピュータ２の状態を監視するウォッチドッグ監視機能を実現する回路ブロックである。前記リセット機能は、パワーオンリセット指示、低電圧リセット指示又はウォッチドッグリセット指示などに応じて外部リセット端子（第２外部端子）ＲＥＳＢから外部リセット信号ｒｅｓｂを出力する機能である。パワーオンリセット指示は、電源電圧ｖｏｕｔがグランド電圧から動作保証電圧に達したことを検出することによって生成される。低電圧リセット指示はパワーオンリセット後に電源電圧が低電圧化したことを検出することによって生成される。ウォッチドッグ監視機能は、マイクロコンピュータ２からリフレッシュ端子（第１外部端子）ＰＲＵＮに与えられるリフレッシュ信号ｐｒｕｎが定期的に活性化される度にタイマカウント値を初期化する動作を繰り返すことによってウォッチドッグリセット指示の生成を抑止し、タイムアウトするまでにタイマカウント値が初期化されなかったときウォッチドッグリセット指示を生成する機能である。
マイクロコンピュータ２は、プログラムにしたがって命令を実行する中央処理装置ＣＰＵ２Aを有し、ＣＰＵ２Aにより正常に命令実行が行われている間は、そのプログラムにしたがって、所定のインターバルでリフレッシュ信号ｐｒｕｎを定期的に活性化する。ＣＰＵ２Aの暴走状態では、リフレッシュ信号ｐｒｕｎが全く活性化されなかったり、逆に頻繁に活性化されたりする異常を生ずることになる。また、マイクロコンピュータ２は低消費電力状態として、特に制限されないが、ＣＰＵへのクロック供給が停止される第１低消費電力状態としてのスリープ状態と、電源電圧ｖｏｕｔの供給が維持された状態で少なくともＣＰＵ２Aの命令実行動作が停止される第２低消費電力状態としてのスタンバイ状態とを有する。
低消費電力状態ではＣＰＵ２Aは命令を実行しないためリフレッシュ信号ｐｒｕｎを活性化することができない。
ウォッチドッグリセット回路１１は、マイクロコンピュータ２の低消費電力状態を考慮して、外部端子からの入力状態に応じてタイマカウント動作の停止と再開を制御する機能を備える。すなわち、リフレッシュ端子ＰＲＵＮから与えられるタイマリフレッシュ指示（例えばリフレッシュ信号ｐｒｕｎの立ち上がり変化）に同期してデータ入力端子（第３外部端子）ＳＴＮからデータ信号ｓｔｎを直列的に取り込んで保持し、保持した最新の複数ビットのデータ信号としての参照データが所定パターンに一致する状態をタイマカウント動作停止の必要条件とする。すなわち、ウォッチドッグリセット回路１１は、タイマリフレッシュ信号ｐｒｕｎをタイマリフレッシュ指示信号として用いると共に、データラッチイネーブル信号として用いてデータ信号ｓｔｎに供給されるデータをラッチする。また、前記一致した状態がその後のタイマリフレッシュ指示に同期するデータ入力端子ＳＴＮからのデータ信号ｓｔｎの取り込みによって変化される状態をタイマカウント動作再開の十分条件とする。
このタイマカウント動作停止の必要条件を充足するには、例えばマイクロコンピュータ２が低消費電力命令を実行して低消費電力状態に遷移する場合に、マイクロコンピュータ２がその命令実行の一環として、リフレッシュ信号ｐｒｕｎの立ち上がり変化に同期して所定パターンに一致するデータ信号ｓｔｎをデータ入力端子ＳＴＮに直列的に出力すればよい。また、タイマカウント動作再開の十分条件を充足するは、例えば、割り込みなどによって低消費電力状態が解除されたとき、先ず、マイクロコンピュータ２が、リフレッシュ信号ｐｒｕｎを立ち上がり変化させ、これに同期して１ビット分のデータ信号ｓｔｎをデータ入力端子ＳＴＮに出力すればよい。これにより、ウォッチドッグリセット回路１１が保持する参照データは所定パターンンと不一致になる。
タイマカウント動作停止の必要条件として他の必要条件があってもよい。この実施の形態では他の必要条件として、特に制限されないが、イグニッションスイッチ信号ｉｇによるイグニッションスイッチ３のオフ状態の通知、更に、通信インタフェース回路１２を備える実施の形態においては通信インタフェース回路１２が通信スリープ状態であることを示す通信スリープ状態の通知がある。また、タイマカウント動作再開の十分条件についても他の十分条件があってもよい。この実施の形態では他の十分条件として、特に制限されないが、イグニッションスイッチ信号ｉｇによるイグニッションスイッチ３のターンオンの通知、及び前記通信スリープ状態の解除通知がある。特に制限されないが、通信スリープ状態は通信インタフェース回路１２から出力されるＣＡＮイネーブル信号ｃａｎｅｎａのハイレベルによって、その解除はＣＡＮイネーブル信号ｃａｎｅｎａのローレベルによって通知される。
上記必要条件と十分条件によるウォッチドッグリセット回路１１におけるタイマカウント動作の停止と再開の制御によれば、タイマカウント動作を停止するためのパターンが一致するには複数ビットの一致が必要であるから、ウォッチドッグ回路は不用意に停止し難い。更に、マイクロコンピュータ２の暴走などによって参照データが所定パターンに一致してタイマカウント動作が誤って停止しても、同じくマイクロコンピュータ２の暴走などの障害が続けばその後すぐに、保持されている参照データの１ビットでも変化される状態がすぐに出現することが想定されるので、誤って動作が停止されたタイマカウント動作を容易且つ即座に動作可能な状態に復帰させることができる。要するに、ウォッチドッグリセット回路１１におけるタイマカウント動作が誤って停止され難く、且つ、誤って動作が停止されても動作可能状態に即座に復帰され易いという作用効果を奏するものである。また別途にデータラッチイネーブル端子を設けて参照データを供給するのと比較して、マイクロコンピュータ２が正常に動作していると推認が容易なタイマリフレッシュ信号ｐｒｕｎによるタイマリフレッシュ動作と共にデータ信号ｓｔｎのデータラッチを行うことで、マイクロコンピュータ２が暴走状態下での不測の信号状態によるタイマカウント動作停止を阻止することが容易となる。
特に制限されないが、ウォッチドッグリセット回路１１は、上記タイマカウント動作の停止と再開の制御の他に、例えばシステムデバッグ時や、マイクロコンピュータ２のオンチップフラッシュメモリにプログラムを書き込んだりするときタイマカウント動作のリフレッシュを不要にするという便に供するために、単独でタイマカウント動作の停止と再開を制御可能にするデバッグイネーブル端子ＷＤＴＥを備える。ここではデバッグイネーブル端子ＷＤＴＥがハイレベルにされることによってタイマカウント動作が停止される。デバッグ完了後の製品システムではデバッグイネーブル端子ＷＤＴＥはグランド電圧ｇｎｄにプルダウンされればよい。図１ではそのようなプルダウン操作をスイッチで表象している。
《２．ウォッチドッグ回路》
図２にはウォッチドッグリセット回路１１の具体例が示される。ウォッチドッグリセット回路１１は、ウォッチドッグ回路４０とリセット回路５０を有する。
図２にはウォッチドッグリセット回路１１の具体例が示される。ウォッチドッグリセット回路１１は、ウォッチドッグ回路４０とリセット回路５０を有する。
リセット回路５０は電源電圧ｖｏｕｔの投入を検出して前記パワーオンリセット指示を生成し、また、ウォッチドッグ回路４０から前記ウォッチドッグリセット指示を与えるウォッチドッグリセット指示信号ｗｄｒｅｓ入力し、更にまた、低電圧リセット指示などに応答するリセット指示信号ｒｅｓｄを入力する。リセット回路５０はその前記パワーオンリセット指示、ウォッチドッグリセット指示、又は低電圧リセット指示などに応答して、リセット端子ＲＥＳＢからローレベルのリセット信号ｒｅｓｂを所定期間出力した後に、これをハイレベルに反転してリセット解除の指示を与える。
ウォッチドッグ回路４０は、特に制限されないが、タイマ回路（ＷＤＴ）３０、クロック生成回路（ＣＣＫＧ）３１、及びタイマ制御回路（ＷＤＴＣＯＮＴ）２０を有する。
クロック生成回路３１はカウントクロック信号ＣＣＫを生成する。タイマ回路３０は、カウントクロック信号ＣＣＫに同期して計数動作を行い、その計数値は初期値からタイムアウト値までとされる。タイムアウト値は、特に制限されないが、固定値であってもよいし、マイクロコンピュータ２によってプログラマブルに設定されるレジスタ値であってもよい。タイマ回路３０による計数値（タイマカウント値）の初期化は、特に制限されないが、リフレッシュ信号ｐｒｕｎの立ち上がり変化に同期して行われ、タイマ回路３０のタイマカウント値がタイムアウト値になる前にリフレッシュ信号ｐｒｕｎにより初期化される動作が挿入される限り、カウントクロック信号ＣＣＫに同期した計数動作か継続される。タイマカウント値がタイムアウト値に到達すると、タイマ回路３０は前記ウォッチドッグリセット指示を行うためにドックウォッチドッグリセット指示信号ｗｄｒｅｓを活性化してリセット回路５０に与える。
タイマ回路３０におけるタイマカウント動作の停止と起動は、例えばクロック生成回路３１におけるカウントクロック信号ＣＣＫの停止と生成によって行われる。例えば前記タイマオフ信号ｗｄｔｏｆｆのハイレベルによってカウントクロック信号ＣＣＫが停止され、そのローレベルによってカウントクロック信号ＣＣＫが生成される。特に制限されないが、ここでは、タイマオフ信号ｗｄｔｏｆｆのハイレベルへの立ち上がり変化はタイマ回路３０にも供給され、そのハイレベルへの変化によってもタイマ回路３０におけるタイマカウント値の初期化が行われる。したがって、カウントクロック信号ＣＣＫが停止されたときタイマ回路３０のタイマカウント値が初期値にされ、初期値からタイマカウント動作を再開可能にされる。
タイマ制御回路２０はパターンマッチング回路（ＰＴＭＣＨ）２１、低電圧検出回路（ＬＶＤＴＣ）２３、アンドゲート２４及びオアゲート２５を有する。
低電圧検出回路２３は、特に制限されないが、パワーオンリセット後に電源電圧ｖｏｕｔが動作保証電圧以上であるか否かを判別し、動作保証電圧以上であるときハイレベルの検出信号ｖｄｔｃを出力し、それよりも低くなったとき検出信号ｖｄｔｃをローレベルにする。
パターンマッチング回路２１はリフレッシュ信号ｐｒｕｎをクロックとしてデータ端子ＳＴＮから順次データ信号ｓｔｎを取り込み、取り込んだ最新の所定の複数ビットを参照データとして保持し、保持した参照データが所定のパターンに一致するか否かを判別し、判別結果が反映されたパターン判別信号ｐｔｍｃｈを出力する。
パターンマッチング回路２１の具体例は図３に示される。前段のデータ出力端子Ｑが次段のデータ入力端子Ｄに接続された直列４段のＤフリップフロップ６０〜６３によって構成されたシフトレジスタ（ＳＦＴＲＥＧ）を有し、初段のデータ入力端子Ｄにはデータ信号ｓｔｎが供給され、クロック端子ＣＫにはリフレッシュ信号ｐｒｕｎが並列的に供給され、リセット端子Ｒには前記検出信号ｖｄｔｃが供給される。シフトレジスタが保持する最新の４ビットの参照データの各ビットのそれぞれは、非反転、反転、反転、及び非反転の状態で４入力型のアンドゲート６４による論理積が採られることによって、最新の参照データが所定パターン”１００１”に一致するか否かが判別される。一致すればパターンマッチ信号ｐｔｍｃｈがハイレベル、不一致であればローレベルにされる。
更に、フリップフロップ６０〜６３の各ビット値は一致判別回路としての排他的論理和回路（ＥＸＯＲ）６５によって並列的に一致／不一致が判別され、一致したとき、リセット指示信号ｒｅｓｄによってリセット回路５０にリセット指示を与える。リセット指示信号ｒｅｓｄによるリセット指示は、低電圧リセット指示、又はパターン異常によるリセット指示とされる。低電圧リセット指示は、低電圧検出回路２３の低電圧検出により検出信号ｖｄｙｃがローレベルにされて直列４段のＤフリップフロップ６０〜６３の値が全部論理値０にされることによって生成される。パターン異常によるリセット指示は、例えばＣＰＵ２Ａの暴走などによって、リフレッシュ信号ｐｒｕｎが異常に短いサイクルでクロック変化されて前記ウォッチドッグリセット指示を生成できない事態が発生したときでも、マイクロコンピュータ２によるデータ信号ｓｔｎの出力機能も失われていれば、これによってフリップフロップ６０〜６３の各ビット値が同一論理値のままにされることによって生成される。
アンドゲート２４は、パターンマッチ信号ｐｔｍｃｈ、ＣＡＮイネーブル信号ｃａｎｅｎａ、及びイグニッション信号ｉｇの反転信号を３入力して論理積をとる。その論理積信号はデバッグイネーブル端子ＷＤＴＥからの入力信号と論理和が採られて前記ウォッチドッグオフ信号ｗｄｔｏｆｆとされる。
この実施の形態に従えば、タイマ回路３０のカウントクロック信号ＣＣＫを停止させるための条件は、リフレッシュ信号ｐｒｕｎの活性化タイミングに同期してＤフリップフロップ６０〜６３にラッチしたデータが”１００１”の参照データを保持する状態に応ずることで出力されるパターンマッチ信号ｐｔｍｃｈのハイレベルとされる。加えてイグニッションスイッチ３のオフに応ずるイグニッション信号ｉｇのローレベル、通信インタフェース回路１２の通信スリープ状態に応ずるＣＡＮイネーブル信号ｃａｎｅｎａのハイレベルが成立することでウォッチドッグ回路のタイマカウント動作は停止される。
停止されたタイマカウント動作を再開するには、上記条件の何れか一つでも不満足になればよい。即ち、イグニッションスイッチ３のターンオン、通信インタフェース１２のウェイクアップ、又は参照データ”１００１”の変化があればよい。
図４にはウォッチドッグ回路４０の動作停止と再開の動作タイミングが例示される。
ここではマイクロコンピュータ２は通常動作において、リフレッシュ端子ＰＲＵＮへのフレッシュ信号ｐｒｕｎのパルス変化に同期して、データ端子ＳＴＮへ論理値”１”、論理値”０”を交互に出力する。例えばシフトレジスタＳＦＴＲＥＧの値が”１０１０”のとき、時刻ｔ１に同期して”０１０１”に変化される。尚、シフトレジスタＳＦＴＲＥＧの値の標記は、Ｄフリップフロップ６３，６２，６１，６０の順番とする。
時刻ｔ２にイグニッションスイッチ３がオフにされ、これに応答してマイクロコンピュータ２がスタンバイ命令を実行したとき、その処理の一環としてマイクロコンピュータ２はリフレッシュ信号ｐｒｕｎをクロック変化させ、時刻ｔ３でデータ信号ｓｔｎを”０”、時刻ｔ４で”０”、時刻ｔ５で”１”とし、シフトレジスタＳＦＴＲＥＧにラッチされた参照データ”１００１”を保持する。これにより、パターンマッチ信号ｐｔｍｃｈがハイレベルにされる。これとともに、イグニッションスイッチ３のオフによりイグニッション信号ｉｇがローレベル、及び通信インタフェース１２の通信スリープによりＣＡＮイネーブル信号ｃａｎｅｎａがハイレベルにされており、前記ウォッチドッグ回路のタイマカウント動作停止の必要条件を満足する。これによって、ウォッチドッグ回路の動作が停止される。マイクロコンピュータ２のスタンバイ状態においてウォッチドッグ回路４０のタイマカウント動作が停止され、その間、ウォッチドッグリセット指示の発生が阻止され、スタンバイ状態のマイクロコンピュータ２が定期的にウォッチドッグ回路４０のタイマカウント値を初期化するためにスタンバイ状態から復帰するような無駄な電力消費を抑えることができる。
時刻ｔ６で通信インタフェース回路１２が送信されると、通信インタフェース回路１２がウェイクアップしてデータを受信する。これに伴ってＣＡＮイネーブル信号ｃａｎｅｎａがローレベルに変化されることにより、前記ウォッチドッグ回路のタイマカウント動作停止の必要条件の一つが不満足になって、ウォッチドッグ回路４０のタイマカウント動作が再開される。これと共に、ＣＰＵ２Ａは通信インタフェース回路１２のウェイクアップ（ウェイクアップイベント）に応答してスタンバイ状態から動作可能な状態に復帰し、リフレッシュ信号ｐｒｕｎに同期して論理値”０”のデータ信号ｓｔｎを出力して参照データを”００１０”に変化させる。通常動作に戻ったＣＰＵ２Ａはその動作プログラムにしたがって、ウォッチドッグ回路４０のタイムアウト前にリフレッシュ信号ｐｒｕｎをパルス変化してデータ信号ｓｔｎを出力する動作を継続する。
ウォッチドッグ回路４０のタイマカウント動作の再開は図４において２点鎖線で示すようにイグニッションスイッチ３のターンオンによってイグニッション信号ｉｇがハイレベルに変化することによっても可能にされる。
また、前記時刻ｔ２においてイグニッションスイッチ３がオフにされたとき、マイクロコンピュータがスリープ命令を実行した場合には、スタンバイ命令を実行した場合に説明した処理に加えて、マイクロコンピュータ２は最後に、ローレベルの電源制御信号ｉｎｈを制御端子ＩＮＨに出力する。これを受ける電源ＩＣ１は、信号ｉｇと信号ｉｎｈがローレベルにされた結果、オアゲート１５から出力されるローレベルの論理和信号によって電源回路１０による電源電圧ｖｏｕｔの生成を停止する。これによってマイクロコンピュータ２への電源供給が遮断されてマイクロコンピュータ２はスリープ状態に遷移する。その後、イグニッションスイッチ３がターンオンされてオアゲート１５の論理和信号がハイレベルに反転されると、電源回路10による電圧生成動作が再開され、これによって、マイクロコンピュータ２への動作電源の供給が再開されると共に、リセット回路５０がリセット信号ｒｅｓｂによってマイクロコンピュータ２にリセット処理を指示する。リセット解除の後、マイクロコンピュータ2は動作可能にされる。これと並行して、ウォッチドッグ回路４０もタイマカウント動作を再開してウォッチドッグ監視動作可能にされる。その他の動作は、マイクロコンピュータ2がスタンバイ命令を実行した場合と変わらない。
図５にはＣＰＵ２Ａの暴走状態におけるリセット指示信号ｒｅｓｄの発生動作タイミングが例示される。
ここではマイクロコンピュータ２は通常動作においてリフレッシュ端子ＰＲＵＮへのリフレッシュ信号ｐｒｕｎのパルス変化に同期して、データ端子ＳＴＮへ論理値”１”、論理値”０”を交互に出力する。例えばシフトレジスタＳＦＴＲＥＧの値が”１０１０”のとき、時刻ｔ１に同期して”０１０１”に変化される。シフトレジスタＳＦＴＲＥＧの値の標記は図４の場合と同じである。同様に時刻ｔ２ではデータ信号ｓｔｎが”１”にされてシフトレジスタＳＦＴＲＥＧの値が”０１０１”にされる。
この例では、時刻ｔ３にＣＰＵ２Ａの暴走が発生したとする。ＣＰＵ２Ａの暴走状態においてリフレッシュ信号ｐｒｕｎが短いサイクルでクロック変化される場合を想定する。ＣＰＵ２Ａの暴走状態ではデータ信号を交互に”１”と”０”で変化させる動作は正常に維持されないと考えられ、その場合にもデータ信号ｓｔｎは”０”又は”１”に固定される場合が多いと考えられる。ここではデータ信号ｓｔｎが”０”に固定され、シフトレジスタＳＦＴＲＥＧの値は時刻ｔ４で”０１００”、時刻ｔ５で”１０００”、時刻ｔ６で”００００”とされる。シフトレジスタＳＦＴＲＥＧの値が”００００”にされると、リセット指示信号ｒｅｓｄがローレベルにされ、外部リセット信号ｒｅｓｂによってマイクロコンピュータ２がリセットされ、ＣＰＵ２Ａの暴走が解消される。
《３．ウォッチドッグ回路の別の例》
図６にはウォッチドッグ回路の別の例が示される。同図に示されるウォッチドッグ回路４０Ａは図３に対してパターンマッチング回路の構成が相違される。図６はその相違するパターンマッチング回路２１Ａだけを代表的に示してあり、その余の構成は図２と同じであり、図示を省略してある。パターンマッチング回路２１Ａは図３のパターンマッチング回路２１に対してるリセット信号ｒｅｓｄを生成する機能が省かれている点が相違され、それ以外の構成は同一である。したがって、フリップフロップ６０〜６３に対するラッチデータのゼロクリアではリセット指示は生成されない。
図６にはウォッチドッグ回路の別の例が示される。同図に示されるウォッチドッグ回路４０Ａは図３に対してパターンマッチング回路の構成が相違される。図６はその相違するパターンマッチング回路２１Ａだけを代表的に示してあり、その余の構成は図２と同じであり、図示を省略してある。パターンマッチング回路２１Ａは図３のパターンマッチング回路２１に対してるリセット信号ｒｅｓｄを生成する機能が省かれている点が相違され、それ以外の構成は同一である。したがって、フリップフロップ６０〜６３に対するラッチデータのゼロクリアではリセット指示は生成されない。
図７には図６のパターンマッチング回路２１Ａを採用したウォッチドッグ回路の動作停止と再開の動作タイミングが例示される。
ここではマイクロコンピュータ２は通常動作において、リフレッシュ端子ＰＲＵＮへのリフレッシュ信号ｐｒｕｎのパルス変化に同期して、データ端子ＳＴＮへの論理値”１”と論理値”０”の交互出力を行わず、論理値”０”の固定値を出力するものとする。したがってシフトレジスタＳＦＴＲＥＧの値はその初期値如何に係わらず最大でもリフレッシュ信号ｐｒｕｎの４パルス変化を経ることによって値”００００”にされる。シフトレジスタＳＦＴＲＥＧの値の標記は図４と同様にＤフリップフロップ６３，６２，６１，６０の順番とされる。
図７ではこの状態で時刻ｔ１にイグニッションスイッチ３がオフにされ、これに応答してマイクロコンピュータ２がスタンバイ命令を実行したとき、その処理の一環としてマイクロコンピュータ２はリフレッシュ信号ｐｒｕｎをクロック変化させ、時刻ｔ２でデータ信号ｓｔｎを”１”、時刻ｔ３で”０”、時刻ｔ４で”０”、時刻ｔ５で”１”とし、シフトレジスタＳＦＴＲＥＧにラッチされた参照データ”１００１”を保持する。これにより、パターンマッチ信号ｐｔｍｃｈがハイレベルにされる。これとともに、イグニッションスイッチ３のオフによりイグニッション信号ｉｇがローレベル、及び通信インタフェース１２の通信スリープによりＣＡＮイネーブル信号ｃａｎｅｎａがハイレベルにさており、前記ウォッチドッグ回路のタイマカウント動作停止の必要条件を満足する。これによって、ウォッチドッグ回路の動作が停止される。マイクロコンピュータ２のスタンバイ状態においてウォッチドッグ回路のタイマカウント動作が停止され、その間、ウォッチドッグリセット指示の発生が阻止され、スタンバイ状態のマイクロコンピュータ２が定期的にウォッチドッグ回路のタイマカウント値を初期化するためにスタンバイ状態から復帰するような無駄な電力消費を抑えることができる。
時刻ｔ６で通信インタフェース回路１２が送信されると、通信インタフェース回路１２がウェイクアップしてデータを受信する。これに伴ってＣＡＮイネーブル信号ｃａｎｅｎａがローレベルに変化されることにより、前記ウォッチドッグ回路４０Ａのタイマカウント動作停止の必要条件の一つが不満足になって、ウォッチドッグ回路４０Ａのタイマカウント動作が再開される。これと共に、ＣＰＵ２Ａは通信インタフェース回路１２のウェイクアップ（ウェイクアップイベント）に応答してスタンバイ状態から動作可能な状態に復帰し、リフレッシュ信号ｐｒｕｎに同期して論理値”０”のデータ信号ｓｔｎを出力して参照データを”００１０”に変化させる。通常動作に戻ったＣＰＵ２Ａはその動作プログラムにしたがって、ウォッチドッグ回路４０Ａのタイムアウト前にリフレッシュ信号ｐｒｕｎをパルス変化して値”０”のデータ信号ｓｔｎを出力する動作を継続する。
ウォッチドッグ回路４０Ａのタイマカウント動作の再開は図４と同様にイグニッションスイッチ３のターンオンによってイグニッション信号ｉｇがハイレベルに変化することによっても可能にされる。
図８に示されるウォッチドッグ監視システムは、図１の通信インタフェース回路１２に、更にＣＡＮメッセージに含まれるＩＤの判定回路を有し、図9にその動作タイミングを示す。図８に示すウォッチドッグ監視システムは、通信インタフェース回路がＣＡＮメッセージを受信し通信スリープ状態から復帰したとしても、それだけではカウント動作を再開しない。ＣＡＮメッセージに含まれるＩＤをＩＤ判定回路で判定をし、ＣＡＮメッセージが自分宛であることを確認（Ｔ２）をした後、タイマカウント動作を再開する。一方で、ＩＤを判定した結果としてＣＡＮメッセージが自分宛で無いことを確認（Ｔ１）した場合、通信インタフェース回路は通信スリープ状態に再度遷移する。
かかるタイマカウント再開動作を行うことで、ＣＡＮネットワークに接続される別のＥＣＵへのＣＡＮメッセージを受信した場合にはマイクロコンピュータおよびウォッチドッグタイマは動作開始せず、低消費電力状態を維持することが可能となる。
かかるタイマカウント再開動作を行うことで、ＣＡＮネットワークに接続される別のＥＣＵへのＣＡＮメッセージを受信した場合にはマイクロコンピュータおよびウォッチドッグタイマは動作開始せず、低消費電力状態を維持することが可能となる。
特に図示はしないが図６のウォッチドッグ回路４０Ａについても図１のシステム及び図２の電源ＩＣなどに適用可能であることは言うまでもない。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、カウントクロック信号はウォッチドッグ回路の外部から供給を受けてもよい。ウォッチドッグ回路におけるタイマカウント動作の停止はカウントクロック信号の発生停止によって行う場合に限定されない。カウントクロック信号のクロック配線に介在されたクロックゲートによるクロック伝達を遮断することで実現してもよい。但し、上記実施の形態で説明したようにクロック発生回路によるクロック発生動作を停止させる制御手法の場合にはクロック発生回路における電力消費も低減することが可能である。
タイマカウント動作停止のためのパターンマッチングの対象データは４ビットに限定されず、その他の複数ビットであってもよい。カウントクロック停止のための所定パターンは適宜変更可能である。かかる所定パターンは、固定回路として形成し、または溶断ヒューズを用いて可変とするのであって良い。
電源ＩＣが通信インタフェース回路を持たない場合には、タイマカウント動作停止の必要条件から信号ｃａｎｅｎａで示されるような通信ディスエーブル状態を除いてよい。同じく、タイマカウント動作再開の十分条件の一つである通信イネーブル状態を除いてよい。
本実施の形態で説明したウォッチドッグ回路は電源ＩＣ以外の半導体装置にも適用することができる。また、本実施の形態で説明したウォッチドッグ回路はマイクロコンピュータもしくはシステムオンチップの別の半導体装置に内蔵させて用いることも可能である。
通信インタフェースはＣＡＮに限定されない。
また、以上説明したウォッチドッグ回路を車載システムに適用する場合にはボディー系以外にも当然適用することが可能である。例えばパワートレイン系に用いる場合には、イグニッションスイッチのオフ状態をウォッチドッグ回路のタイマカウント動作停止の必要条件から除外してよい。ウォッチドッグ回路のタイマカウント動作停止の必要条件、及びタイマカウント動作再会の十分条件の具体例は上記実施の形態に限定されず、適宜変更可能である。
１ 電源ＩＣ（ＰＷＩＣ）
２ マイクロコンピュータ（ＭＣＵ）
３ イグニッションスイッチ（ＩＧ）
ｉｇ イグニッションスイッチ信号
ＩＧ イグニッション端子（第５外部端子）
１０ 電源回路（ＲＧＬＴ）
１１ ウォッチドッグリセット回路（ＷＤＲＳＴ）
１２ 通信インタフェース回路（ＴＲＳＣＶ）
ＩＮＨ 電源制御端子（第６外部端子）
ｉｎｈ 電源制御信号
ＭＯＤＥ モード端子
ＴＸＤ 送信端子
ＲＸＤ 受信端子
ｖｏｕｔ 電源電電圧
ＲＥＳＢ 外部リセット端子（第２外部端子）
ｒｅｓｂ 外部リセット信号
ＰＲＵＮ リフレッシュ端子（第１外部端子）
ｐｒｕｎ リフレッシュ信号
２Ａ 中央処理装置
ＳＴＮ データ入力端子（第３外部端子）
ｓｔｎ データ信号
４０ ウォッチドッグ回路
５０ リセット回路
３０ タイマ回路（ＷＤＴ）
３１ クロック生成回路（ＣＣＫＧ）
２０ タイマ制御回路（ＷＤＴＣＯＮＴ）
ＣＣＫ カウントクロック信号
ｗｄｔｏｆｆ タイマオフ信号
２１，２１Ａ パターンマッチング回路（ＰＴＭＣＨ）
２３ 低電圧検出回路（ＬＶＤＴＣ）
２４ アンドゲート
２５ オアゲート
ｖｄｔｃ 検出信号
６０〜６３ Ｄフリップフロップ
ＳＦＴＲＥＧ シフトレジスタ
６５ イクスクルッシブオア回路（ＥＯＲ）
２ マイクロコンピュータ（ＭＣＵ）
３ イグニッションスイッチ（ＩＧ）
ｉｇ イグニッションスイッチ信号
ＩＧ イグニッション端子（第５外部端子）
１０ 電源回路（ＲＧＬＴ）
１１ ウォッチドッグリセット回路（ＷＤＲＳＴ）
１２ 通信インタフェース回路（ＴＲＳＣＶ）
ＩＮＨ 電源制御端子（第６外部端子）
ｉｎｈ 電源制御信号
ＭＯＤＥ モード端子
ＴＸＤ 送信端子
ＲＸＤ 受信端子
ｖｏｕｔ 電源電電圧
ＲＥＳＢ 外部リセット端子（第２外部端子）
ｒｅｓｂ 外部リセット信号
ＰＲＵＮ リフレッシュ端子（第１外部端子）
ｐｒｕｎ リフレッシュ信号
２Ａ 中央処理装置
ＳＴＮ データ入力端子（第３外部端子）
ｓｔｎ データ信号
４０ ウォッチドッグ回路
５０ リセット回路
３０ タイマ回路（ＷＤＴ）
３１ クロック生成回路（ＣＣＫＧ）
２０ タイマ制御回路（ＷＤＴＣＯＮＴ）
ＣＣＫ カウントクロック信号
ｗｄｔｏｆｆ タイマオフ信号
２１，２１Ａ パターンマッチング回路（ＰＴＭＣＨ）
２３ 低電圧検出回路（ＬＶＤＴＣ）
２４ アンドゲート
２５ オアゲート
ｖｄｔｃ 検出信号
６０〜６３ Ｄフリップフロップ
ＳＦＴＲＥＧ シフトレジスタ
６５ イクスクルッシブオア回路（ＥＯＲ）
Claims (18)
- タイマリフレッシュ指示に同期して外部端子からデータ信号を直列的に取り込んで保持し、保持した最新の複数ビットのデータ信号が所定パターンに一致する状態をタイマカウント動作停止の必要条件とし、前記一致した状態がその後のタイマリフレッシュ指示に同期する外部端子からのデータ信号の取り込みによって変化される状態をタイマカウント動作再開の十分条件とする、ウォッチドッグ回路。
- 外部から入力されるタイマリフレッシュ指示に基づいて計数値が初期化され、カウントクロック信号を計数する計数動作によって前記計数値を逐次更新し、前記計数値がタイムアウト値に達したときリセット指示を生成するタイマ回路と、
外部から入力される所定のデータ信号を前記タイマリフレッシュ指示に同期して取り込み、逐次取り込んだ最新の複数ビットのデータ信号を参照データとして保持し、保持した参照データが所定パターンに一致し且つ他の所定条件を満足したとき前記タイマ回路によるカウントクロック信号の計数動作を抑止し、当該計数動作が抑止されているとき、前記保持した参照データが前記所定パターンと不一致になり、又は、前記他の所定条件が不満足になったとき前記タイマ回路によるカウントクロック信号の計数動作を再開させるタイマ制御回路と、を有するウォッチドッグ回路。 - 請求項２において、前記タイマ制御回路は、前記タイマリフレッシュ指示をラッチタイミングにして前記所定のデータ信号を順次ラッチする複数ビットのシフトレジスタと、前記シフトレジスタの複数ビットのラッチデータを前記参照データとして入力し、入力データが前記所定パターンに一致するか否かを判別する論理ゲート回路とを有する、ウォッチドッグ回路。
- 請求項２において、前記所定のパターンが前記複数ビットの全ビット同一ではないパターンとされるとき、前記タイマ制御回路は、前記所定のデータ信号が前記複数ビット連続して同一論理値であることを検出してリセット指示を生成する論理ゲートを有する、ウォッチドッグ回路。
- 請求項２記載のウォッチドッグ回路を有し、半導体基板に形成された電源ＩＣであって、
外部電源電圧を受けて所定の動作電源電圧を生成する電源回路と、
前記電源回路から出力される電源電圧に関するパワーオンリセット指示又は前記ウォッチドッグ回路のタイマ回路のタイムアウトによるリセット指示に応じて外部リセット信号を出力するリセット回路と、
前記タイマリフレッシュ指示に用いる制御信号を前記電源ＩＣの外部から入力する第１外部端子と、
外部リセット信号を前記電源ＩＣの外部に出力する第２外部端子と、
前記データ信号を前記電源ＩＣの外部から入力する第３外部端子と、
前記所定の動作電源電圧を前記電源ＩＣの外部に出力する第４外部端子と、
前記電源ＩＣの外部からその他の指示を入力する第５外部端子と、を有する電源ＩＣ。 - 請求項５記載の電源ＩＣと、
前記電源ＩＣの第１外部端子乃至第４外部端子に接続されたマイクロコンピュータと、
前記第５外部端子にスイッチ状態に応じた信号を出力するスイッチ回路とを有し、
前記マイクロコンピュータは、低消費電力命令を実行することにより、前記第１外部端子に前記参照データのビット数分のクロック変化を与え、そのクロック変化に同期させて前記第３外部端子に前記所定パターンに対応するデータ信号を供給してから、低消費電力状態に移行し、
前記タイマ制御回路は、前記第５外部端子への入力が前記スイッチ回路のスイッチ状態オフを示していることを条件に、前記タイマ回路のタイマカウント動作を停止させる、ウォッチドッグ監視システム。 - 請求項６において、前記タイマ制御回路は、前記第５外部端子への入力が前記スイッチ回路のオフ状態からオン状態に変化し、又は前記マイクロコンピュータによって前記第１外部端子にクロック変化が与えられ、それに同期して前記第３外部端子にデータ信号が供給されて参照データが前記所定パターンと不一致になったとき、前記タイマ回路のタイマカウント動作を再開する、ウォッチドッグ監視システム。
- 請求項７において、前記マイクロコンピュータの低消費電力状態は、電源電圧の供給が停止される第１低消費電力状態、又は電源電圧の供給が維持された状態で少なくとも中央処理装置の動作が停止される第２低消費電力状態であり、
前記マイクロコンピュータは前記第１低消費電力状態に移行するとき、前記電源ＩＣの第６外部端子に前記動作電源電圧の供給停止を指示する信号を供給し、
前記電源ＩＣは、前記第６外部端子に対する前記動作電源電圧の供給停止の指示、及び前記第５外部端子に対する前記動作電源電圧の供給停止の指示の双方があることを条件に、前記動作電源電圧の出力を停止し、何れか一方の指示が解除されることによって前記動作電源電圧の出力を再開する、ウォッチドッグ監視システム。 - 請求項５記載の電源ＩＣと、
前記電源ＩＣの第１外部端子乃至第４外部端子に接続されたマイクロコンピュータと、
前記第５外部端子にスイッチ状態に応じた信号を出力するスイッチ回路と、を有し、
前記電源ＩＣは、ネットワーク側端子を介してネットワークバスに接続されると共にコントロール側端子を介して前記マイクロコンピュータに接続される通信インタフェース回路を更に有し、
前記コントロール側端子として外部通信端子及び外部モード端子を有し、
前記マイクロコンピュータは、低消費電力命令を実行することにより、前記第１外部端子に前記参照データのビット数分のクロック変化を与え、そのクロック変化に同期させて前記第３外部端子に前記所定パターンに対応するデータ信号を供給してから、低消費電力状態に移行し、
次いで、前記タイマ制御回路は、前記第５外部端子への入力が前記スイッチ回路のスイッチ状態オフを示し、且つモード端子の入力が前記通信インタフェース回路に対するスタンバイ指示であることを条件に、前記タイマ回路のタイマカウント動作を停止させる、ウォッチドッグ監視システム。 - 請求項９において、前記タイマ制御回路は、前記第５外部端子への入力が前記スイッチ回路のオフ状態からオン状態に変化し、前記モード端子の入力が前記通信インタフェース回路に対するアクティブ指示に変化し、又は、前記マイクロコンピュータによって前記第１外部端子にクロック変化が与えられ、それに同期して前記第３外部端子にデータ信号が供給されて参照データが前記所定パターンと不一致になったとき、前記タイマ回路のタイマカウント動作を再開する、ウォッチドッグ監視システム。
- 請求項１０において、前記通信インタフェース回路は車載ネットワークに接続可能であり、前記マイクロコンピュータは自動車用ＥＣＵを構成し、前記スイッチ回路がイグニッションスイッチである、ウォッチドッグ監視システム。
- 請求項１１において、前記マイクロコンピュータの低消費電力状態は、電源電圧の供給が停止される第１低消費電力状態、又は電源電圧の供給が維持された状態で少なくとも中央処理装置の動作が停止される第１低消費電力状態であり、
前記マイクロコンピュータは前記第１低消費電力状態に移行するとき、前記電源ＩＣの第６外部端子に前記動作電源電圧の供給停止を指示する信号を供給し、
前記電源ＩＣは、前記第６外部端子に対する前記動作電源電圧の供給停止の指示があり、且つ、前記第５外部端子に前記スイッチ回路のオフ状態信号が入力されることを条件に、前記動作電源電圧の出力を停止し、何れか一方の指示が解除されることによって前記動作電源電圧の出力を再開する、ウォッチドッグ監視システム。 - 電源ＩＣと、
前記電源ＩＣに接続されたマイクロコンピュータと、
スイッチ状態に応じた信号を前記電源ＩＣに出力するスイッチ回路とを有し、
前記電源ＩＣは、ウォッチドッグ回路と、
外部電源電圧を受けて所定の動作電源電圧を生成する電源回路と、
前記電源回路から出力される電源電圧に関するパワーオンリセット指示又は前記ウォッチドッグ回路から出力されるリセット指示に応じて外部リセット信号を出力するリセット回路と、を有し、
前記ウォッチドッグ回路は、外部から入力されるタイマリフレッシュ指示に基づいて計数値が初期化され、カウントクロック信号を計数する計数動作によって前記計数値を逐次更新し、前記計数値がタイムアウト値に達したとき前記リセット指示を出力するタイマ回路と、
外部から入力される所定のデータ信号を前記タイマリフレッシュ指示に同期して取り込み、逐次取り込んだ最新の複数ビットのデータ信号を参照データとして保持し、保持した参照データが所定パターンに一致し且つ他の所定条件を満足したとき前記タイマ回路によるカウントクロック信号の計数動作を抑止し、当該計数動作が抑止されているとき、前記保持した参照データが前記所定パターンと不一致になり、又は、前記他の所定条件が不満足になったとき前記タイマ回路によるカウントクロック信号の計数動作を再開させるタイマ制御回路と、を有し、
前記マイクロコンピュータは、低消費電力命令を実行することにより、前記電源ＩＣに、前記参照データのビット数分のクロック変化を前記タイマリフレッシュ指示によって与え、そのクロック変化に同期させて前記所定パターンに対応するデータ信号を供給してから、低消費電力状態に移行する、ウォッチドッグ監視システム。 - 請求項１３において、前記マイクロコンピュータは前記所定のデータ信号として前記複数ビットの全ビットが同一にならない信号を出力し、
前記タイマ制御回路は、前記所定のデータ信号が前記複数ビット連続して同一論理値であることを検出したとき、前記リセット回路に前記リセット指示を与える、ウォッチドッグ監視システム。 - 請求項１４において、前記マイクロコンピュータは、前記リセット回路から出力される外部リセット信号に応答してリセットされることにより、タイマリフレッシュ指示に同期する前記データ信号の出力を開始する、ウォッチドッグ監視システム。
- 電源ＩＣと、
前記電源ＩＣに接続されたマイクロコンピュータと、
スイッチ状態に応じた信号を前記電源ＩＣに出力するスイッチ回路とを有し、
前記電源ＩＣは、ウォッチドッグ回路と、
外部電源電圧を受けて所定の動作電源電圧を生成する電源回路と、
前記電源回路から出力される電源電圧に関するパワーオンリセット指示又は前記ウォッチドッグ回路から出力されるリセット指示に応じて外部リセット信号を出力するリセット回路と、
前記マイクロコンピュータとネットワークバスとに接続される通信インタフェース回路と、を有し、
前記ウォッチドッグ回路は、外部から入力されるタイマリフレッシュ指示に基づいて計数値が初期化され、カウントクロック信号を計数する計数動作によって前記計数値を逐次更新し、前記計数値がタイムアウト値に達したとき前記リセット指示を出力するタイマ回路と、
外部から入力される所定のデータ信号を前記タイマリフレッシュ指示に同期して取り込み、逐次取り込んだ最新の複数ビットのデータ信号を参照データとして保持し、保持した参照データが所定パターンに一致し、前記通信インタフェース回路に対する動作モードの指示がスタンバイ指示であり、且つ、前記スイッチ回路のスイッチ状態がオフを示していることを条件に、前記タイマ回路によるカウントクロック信号の計数動作を抑止し、当該計数動作が抑止されているとき、前記保持した参照データが前記所定パターンと不一致になり、前記通信インタフェース回路に対する動作モードの指示がアクティブ指示に変化され、又は、前記スイッチ回路のスイッチ状態がオンに変化されることを条件に前記タイマ回路によるカウントクロック信号の計数動作を再開させるタイマ制御回路と、を有し、
前記マイクロコンピュータは、低消費電力命令を実行することにより、前記電源ＩＣに、前記参照データのビット数分のクロック変化を前記タイマリフレッシュ指示によって与え、そのクロック変化に同期させて前記所定パターンに対応するデータ信号を供給してから、低消費電力状態に移行する、ウォッチドッグ監視システム。 - 請求項１６において、前記マイクロコンピュータは前記所定のデータ信号として前記複数ビットの全ビットが同一にならない信号を出力し、
前記タイマ制御回路は、前記所定のデータ信号が前記複数ビット連続して同一論理値であることを検出したとき、前記リセット回路に前記リセット指示を与える、ウォッチドッグ監視システム。 - 請求項１７において、前記マイクロコンピュータは、前記リセット回路から出力される外部リセット信号に応答してリセットされることにより、タイマリフレッシュ指示に同期する前記データ信号の出力を開始する、ウォッチドッグ監視システム。
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