JP7092555B2 - 演算装置および中断方法 - Google Patents
演算装置および中断方法 Download PDFInfo
- Publication number
- JP7092555B2 JP7092555B2 JP2018099978A JP2018099978A JP7092555B2 JP 7092555 B2 JP7092555 B2 JP 7092555B2 JP 2018099978 A JP2018099978 A JP 2018099978A JP 2018099978 A JP2018099978 A JP 2018099978A JP 7092555 B2 JP7092555 B2 JP 7092555B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic unit
- executed
- unit
- processor
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 89
- 230000008569 process Effects 0.000 claims description 76
- 238000012545 processing Methods 0.000 claims description 62
- 238000012544 monitoring process Methods 0.000 claims description 26
- 230000008859 change Effects 0.000 claims description 16
- 230000002159 abnormal effect Effects 0.000 claims description 13
- 238000003860 storage Methods 0.000 description 8
- 241000700605 Viruses Species 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Landscapes
- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Description
まず、図1を用いて、演算装置の一例について説明する。図1は、実施形態に係る演算装置の一例を示す図である。
ここで、従来のプロセッサとFPGAとを含む演算装置においては、デジタル回路により構成されるプロセッサ側がアナログ回路により構成されるFPGA側の制御を実行していた。しかしながら、制御側をデジタル回路により構成した場合、ハッキングやウイルスの影響を受けやすくなる。この結果、プロセッサ側がFPGA側の制御を実行した場合、FPGA側の処理の暴走を防ぐことができなくなる結果、演算装置100による処理の暴走を許してしまう恐れがある。
以下、図1を用いて、演算装置100が実行する処理の一例を説明する。まず、演算装置100は、外部装置OAから所定内容を受付ける(ステップS1)。このような場合、FPGA150は、以下の処理を実行するように論理回路の組み合わせを構成する。まず、FPGA150は、プロセッサ110に実行させる処理を構成する(ステップS2)。そして、FPGA150は、プロセッサ110に処理を実行させる(ステップS3)。このような場合、プロセッサ110は、FPGA150から受付けた処理を実行する(ステップS4)。
以下、上記した演算処理を実現する演算装置100が有する機能構成の一例について説明する。図2は、実施形態に係る演算装置の構成例を示す図である。
次に、図3を用いて、FPGA150が実行する処理の流れの一例について説明する。図3は、実施形態に係る処理の流れの一例を説明するフローチャートである。
上記実施形態において説明した各処理のうち、自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともでき、あるいは、手動的に行われるものとして説明した処理の全部または一部を公知の方法で自動的に行うこともできる。この他、上記文章中や図面中で示した処理手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。例えば、各図に示した各種情報は、図示した情報に限られない。
上述したように、演算装置100は、アナログ回路を含む論理回路の組み合わせを変更することで所定の処理を実行可能な第1演算部(例えば、FPGA150)と、所定の命令セットを実行可能な第2演算部(例えば、プロセッサ110)とを有する演算装置100であって、第1演算部は、論理回路を組み合わせることで、第2演算部が実行する処理を監視する監視処理と、第2演算部が実行する処理が所定の条件を満たした場合は、第2演算部による処理の実行を中断させる。
110 プロセッサ
111 プロセッサコア
112 キャッシュメモリ
120 入出力装置
130 メモリコントローラ
150 FPGA
151 受付部
152 変更部
160 制御ユニット
161 演算制御部
162 監視部
163 中断部
200 主記憶装置
OA 外部装置
Claims (4)
- アナログ回路を含む論理回路の組み合わせを変更することで所定の処理を実行可能なFPGA(Field-Programmable Gate Array)である第1演算部と、所定の命令セットを実行可能なプロセッサである第2演算部とを有する演算装置であって、
前記第1演算部は、前記論理回路を組み合わせることで、
前記第2演算部が実行する処理を監視する監視処理と、
前記第2演算部が実行する処理が通常の処理として予め定められた処理とは異なる場合は、異常な処理が実行されているものとして前記第2演算部による実行中の当該処理の実行を中断させる中断処理と
を実行することを特徴とする演算装置。 - 前記第1演算部は、前記論理回路を組み合わせることで、
前記第2演算部が実行する処理が所定の条件を満たした場合は、前記監視処理と前記中断処理とを実行するための論理回路の組み合わせを変更する変更処理
を実行することを特徴とする請求項1に記載の演算装置。 - 前記変更処理は、前記第2演算部が実行する処理が所定の条件を満たす度に、前記論理回路の組み合わせを変更する
ことを特徴とする請求項2に記載の演算装置。 - アナログ回路を含む論理回路の組み合わせを変更することで所定の処理を実行可能なFPGA(Field-Programmable Gate Array)である第1演算部と、所定の命令セットを実行可能なプロセッサである第2演算部とを有する演算装置が、前記第1演算部が有する前記論理回路を組み合わせることで実行する中断方法であって、
前記第2演算部が実行する処理を監視する監視工程と、
前記第2演算部が実行する処理が通常の処理として予め定められた処理とは異なる場合は、異常な処理が実行されているものとして前記第2演算部による実行中の当該処理の実行を中断させる中断工程と
を含むことを特徴とする中断方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018099978A JP7092555B2 (ja) | 2018-05-24 | 2018-05-24 | 演算装置および中断方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018099978A JP7092555B2 (ja) | 2018-05-24 | 2018-05-24 | 演算装置および中断方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019204365A JP2019204365A (ja) | 2019-11-28 |
JP7092555B2 true JP7092555B2 (ja) | 2022-06-28 |
Family
ID=68727001
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018099978A Active JP7092555B2 (ja) | 2018-05-24 | 2018-05-24 | 演算装置および中断方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7092555B2 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008204032A (ja) | 2007-02-19 | 2008-09-04 | Fujitsu Ltd | データ処理装置 |
JP2013178736A (ja) | 2012-02-01 | 2013-09-09 | Renesas Electronics Corp | ウォッチドッグ回路、電源ic、及びウォッチドッグ監視システム |
JP2016146618A (ja) | 2015-02-02 | 2016-08-12 | 株式会社リコー | 情報処理装置 |
JP2017063228A (ja) | 2011-08-19 | 2017-03-30 | アルテラ コーポレイションAltera Corporation | フィールドプログラマブルゲートアレイの性能を向上させるための装置および関連方法 |
-
2018
- 2018-05-24 JP JP2018099978A patent/JP7092555B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008204032A (ja) | 2007-02-19 | 2008-09-04 | Fujitsu Ltd | データ処理装置 |
JP2017063228A (ja) | 2011-08-19 | 2017-03-30 | アルテラ コーポレイションAltera Corporation | フィールドプログラマブルゲートアレイの性能を向上させるための装置および関連方法 |
JP2013178736A (ja) | 2012-02-01 | 2013-09-09 | Renesas Electronics Corp | ウォッチドッグ回路、電源ic、及びウォッチドッグ監視システム |
JP2016146618A (ja) | 2015-02-02 | 2016-08-12 | 株式会社リコー | 情報処理装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2019204365A (ja) | 2019-11-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8504752B2 (en) | Virtual machine control device, virtual machine control program, and virtual machine control circuit for managing interrupts of plural virtual machines | |
JP4909588B2 (ja) | 情報処理装置及び再構成デバイスの利用方法 | |
Dodiu et al. | Custom designed CPU architecture based on a hardware scheduler and independent pipeline registers—Concept and theory of operation | |
EP3213220B1 (en) | Methods and circuits for deadlock avoidance | |
JP4457047B2 (ja) | マルチプロセッサシステム | |
US7752592B2 (en) | Scheduler design to optimize system performance using configurable acceleration engines | |
JP2014165748A (ja) | 処理装置、及び処理装置の制御方法 | |
JP2018531457A (ja) | 対話型マルチステップ物理合成 | |
JP2018531457A6 (ja) | 対話型マルチステップ物理合成 | |
Gantel et al. | Module relocation in heterogeneous reconfigurable systems-on-chip using the xilinx isolation design flow | |
JP7092555B2 (ja) | 演算装置および中断方法 | |
JP6913312B2 (ja) | データ処理装置及びデータ転送方法 | |
JP2006171952A (ja) | 半導体集積回路装置 | |
JP2016042268A (ja) | マイクロコンピュータ | |
JP3723775B2 (ja) | データ処理装置 | |
JP2003058381A (ja) | プログラムによる例外処理設定を可能にしたプロセッサ | |
JP2004127163A (ja) | マルチプロセッサシステム | |
Pereira et al. | Co-designed FreeRTOS deployed on FPGA | |
JP5644197B2 (ja) | コンピュータシステムおよび割込要求処理方法 | |
JP2006018411A (ja) | プロセッサ | |
JP2009163328A (ja) | 情報処理装置及びその制御方法 | |
Wächter et al. | An open-source framework for heterogeneous MPSoC generation | |
JP7313123B2 (ja) | 演算システムおよび演算方法 | |
JP4758538B2 (ja) | データ処理装置および制御方法 | |
KR100599539B1 (ko) | 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20191101 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20191108 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200917 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210831 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210907 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211018 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20220222 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220419 |
|
C60 | Trial request (containing other claim documents, opposition documents) |
Free format text: JAPANESE INTERMEDIATE CODE: C60 Effective date: 20220419 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20220427 |
|
C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C21 Effective date: 20220510 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220531 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220616 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7092555 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |