JP5917560B2 - 拡張型電荷トラップ層を有するメモリ - Google Patents
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Description
Claims (5)
- メモリアレイであって、
基板と、
複数のビットラインと、
第1ワードラインおよび第2ワードラインを含む複数のワードラインとを備え、
前記第1ワードラインは、第1電荷トラップ層に隣接しかつ第1スペーサに隣接する第1ゲート領域を備え、
前記第2ワードラインは、第2電荷トラップ層に隣接しかつ第2スペーサに隣接する第2ゲート領域を備え、
前記第1電荷トラップ層と前記第2電荷トラップ層との間に配置されるソース/ドレイン領域は、前記第1スペーサ及び前記第2スペーサの部分的に下にあり、前記第1ゲート領域及び前記第2ゲート領域から横に分離されており、
前記第1電荷トラップ層は前記第1ワードラインより幅広であり、前記第2電荷トラップ層は前記第2ワードラインより幅広であり、
さらに、前記第1スペーサと前記第2スペーサとの間および前記第1電荷トラップ層と前記第2電荷トラップ層との間の領域は誘電体材料によって埋められ、
前記第1電荷トラップ層および前記第2電荷トラップ層の各々は、窒化物層、第1酸化物層および第2酸化物層を備え、
前記第1電荷トラップ層および前記第2電荷トラップ層の各々の前記窒化物層は、それぞれ、前記第1電荷トラップ層および前記第2電荷トラップ層の前記第1酸化物層と前記第2酸化物層との間にあり、
前記第1電荷トラップ層の前記窒化物層は、前記第1スペーサの外側縁部に拡張し、
前記第2電荷トラップ層の前記窒化物層は、前記第2スペーサの外側縁部に拡張し、
メモリアレイは、
前記第1電荷トラップ層および前記第2電荷トラップ層の前記窒化物層の各端部に形成された酸化物領域をさらに備え、
前記酸化物領域は、前記窒化物層の縁部を超えて前記第1酸化物層および前記第2酸化物層に拡張せず、
前記第1スペーサと前記第2スペーサとの間の前記領域に埋められる前記誘電体材料は、前記第1酸化物層及び前記第2酸化物層に接し、前記窒化物層に接しない、メモリアレイ。 - 前記第1ゲート領域および前記第2ゲート領域の各々はポリシリコンを含む、請求項1に記載のメモリアレイ。
- メモリデバイスであって、
基板と、
複数のビットラインと、
第1ワードラインおよび第2ワードラインを備える複数のワードラインとを備え、
前記第1ワードラインは、第1電荷トラップ領域に隣接しかつ第1スペーサに隣接する第1ポリシリコン領域を備え、
前記第2ワードラインは、第2電荷トラップ領域に隣接しかつ第2スペーサに隣接する第2ポリシリコン領域を備え、
前記第1ポリシリコン領域と前記第2ポリシリコン領域とは、前記第1電荷トラップ領域と前記第2電荷トラップ領域とを離す距離より遠い距離によって離され、
前記第1電荷トラップ領域と前記第2電荷トラップ領域との間に配置されるソース/ドレイン領域は、前記第1スペーサ及び前記第2スペーサの部分的に下にあり、前記第1ポリシリコン領域及び前記第2ポリシリコン領域から横に分離されており、
さらに、前記第1スペーサと前記第2スペーサとの間および前記第1電荷トラップ領域と前記第2電荷トラップ領域との間の領域は誘電体材料によって埋められ、
前記第1電荷トラップ領域および前記第2電荷トラップ領域は各々、窒化物層、第1酸化物層および第2酸化物層を備え、
メモリデバイスは、
前記第1電荷トラップ領域および前記第2電荷トラップ領域の前記窒化物層の各端部に形成された酸化物領域をさらに備え、
前記酸化物領域は、前記窒化物層の縁部を超えて前記第1酸化物層および前記第2酸化物層に拡張せず、
前記第1スペーサと前記第2スペーサとの間の前記領域に埋められる前記誘電体材料は、前記第1酸化物層及び前記第2酸化物層に接し、前記窒化物層に接しない、メモリデバイス。 - メモリデバイスであって、
基板と、
第1ゲート領域および隣接する第1スペーサと、
第2ゲート領域および隣接する第2スペーサと、
前記基板と前記第1ゲート領域との間の第1電荷トラップ領域であって、前記第1スペーサの外側縁部に拡張する、第1電荷トラップ領域と、
前記基板と前記第2ゲート領域との間の第2電荷トラップ領域であって、前記第2スペーサの外側縁部に拡張する、第2電荷トラップ領域とを備え、
さらに、前記第1スペーサと前記第2スペーサの間および前記第1電荷トラップ領域と前記第2電荷トラップ領域との間の領域は誘電体材料によって埋められ、
前記第1電荷トラップ領域と前記第2電荷トラップ領域との間に配置されるソース/ドレイン領域は、前記第1スペーサ及び前記第2スペーサの部分的に下にあり、前記第1ゲート領域及び前記第2ゲート領域から横に分離されており、
前記第1電荷トラップ領域および前記第2電荷トラップ領域の各々は、窒化物層、第1酸化物層および第2酸化物層を備え、
前記窒化物層は、前記第1酸化物層と前記第2酸化物層との間にあり、
メモリアレイは、
前記第1ゲート領域と前記第1スペーサとの間の酸化物領域と、
前記第1電荷トラップ領域および前記第2電荷トラップ領域の前記窒化物層の各端部に形成された追加の酸化物領域とをさらに備え、
前記酸化物領域は、前記窒化物層の縁部で終わって前記第1酸化物層および前記第2酸化物層とは重ならず、
前記第1スペーサと前記第2スペーサとの間の前記領域に埋められる前記誘電体材料は、前記第1酸化物層及び前記第2酸化物層に接し、前記窒化物層に接しない、メモリデバイス。 - 前記第1ゲート領域および前記第2ゲート領域の各々はポリシリコンを含む、請求項4に記載のメモリデバイス。
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