JP5315695B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置およびその製造方法に関し、特に、FLASHメモリに代表される書き換え可能な不揮発性半導体メモリを含む半導体装置およびその製造技術に関するものである。
FLASHメモリを含むＬＳＩにおいては不断に微細化が進められており、現行の0.13μｍノード、90nmノードの時代から65nmノードの時代を迎えようとしている。而して、FLASHメモリでは、0.13μｍ世代までは主としてFloating Gate（FG）型メモリセルを用い、セル面積縮小や絶縁膜の薄膜化に対応してきたが、90nm世代以降では、保持特性確保の観点から絶縁膜の薄膜化が困難になったため、電荷を捕獲するのに絶縁膜中に離散的に含まれるトラップを利用するトラップ型メモリが注目されるようになった。トラップ型メモリは、FG型メモリと比べて、トンネル酸化膜の薄膜化を含めた酸化膜換算膜厚の低減が可能であり、デバイス構造がFG型と比較して単純であるなどの優位性を持つ。また、電荷の局所性を利用することにより、1セルあたり2ビット以上の書き込み状態を実現することが可能であり、1ビットあたりのセル面積縮小にも有利である。
図１は、従来のトラップ型メモリの平面図であり、図２（ａ）、（ｂ）はそのＡ−Ａ線、Ｂ−Ｂ線での断面図である。図１、図２に示すように、シリコン基板１の表面領域内には、活性領域を区画する素子分離絶縁膜２が、図１の上下方向に延在するように、ライン＆スペース状に複数本形成されている。シリコン基板１上には、第１のゲート絶縁膜３、電荷蓄積層４、第２のゲート絶縁膜５からなる積層絶縁膜が形成され、その上には活性領域と直交するように（即ち、素子分離絶縁膜２と直交するように）ゲート導電体６が所定本数ライン＆スペース状に形成されている。ゲート導電体６の側面には絶縁体からなるゲート側壁７が形成され、さらにその外側には絶縁体からなるサイドウォール８が形成されている。ここで、第１のゲート絶縁膜３、電荷蓄積層４および第２のゲート絶縁膜５は、ゲート導電体６と自己整合的にパターニングされており、ゲート導電体６の外側には電荷蓄積層４は存在しない。以下、この構造のトラップ型メモリを第１の従来例という。
図３は、第１の従来例の製造方法を示す図であって、図１のＡ−Ａ線に沿って切断された断面での工程順の断面図である。まず、図３（ａ）に示すように、素子分離絶縁膜（図示なし）が形成されたシリコン基板１上に第１のゲート絶縁膜３、電荷蓄積層４、第２のゲート絶縁膜５、シリコン膜６ａを順次積層する。その後、図３（ｂ）に示すように、リソグラフィ技術とドライエッチング技術を用いて、シリコン膜６ａをパターニングしてライン状のゲート導電体６を形成する。さらに、パターニングされたゲート導電体６をマスクにして露出した第２のゲート絶縁膜５、電荷蓄積層４、第２のゲート絶縁膜５をエッチング除去する。次に、絶縁膜の堆積とエッチバックを行なうことで図３（ｃ）に示すように、ゲート側壁７を形成する。次に、ソース・ドレイン領域となる不純物拡散層９を形成し、最後に、図３（ｄ）に示すように、絶縁膜の堆積とエッチバックを行なうことによりサイドウォール８を形成する。以上のようにして、第１の従来例のトラップ型メモリを形成することができる。
上述した第１の従来例のトラップ型メモリでは、以下の重大な問題点がある。その問題点をドレイン端近傍の拡大図である図４を用いて説明する。トラップ型メモリではドレイン領域（不純物拡散層９）およびゲート導電体６に正の電圧をかけ、ドレイン端近傍の電荷蓄積層４にチャネルホットエレクトロン（ＣＨＥ）を注入することで書き込みを行なう。ＣＨＥ注入による電子の分布は図２８の分布１１で現される。この際、注入電子の一部である分布１１の破線部分は積層絶縁膜（３、４、５）から成る電荷蓄積領域から外れるため、電荷蓄積層４に蓄積されずに電極もしくは基板に抜けてしまう。そのため、注入電荷の書き込み効率が低下し書き込み時間が増大する。
また、上述の従来構造では、図３（ｂ）で示した第２のゲート絶縁膜５、電荷蓄積層４、第１のゲート絶縁膜３のエッチング過程において、ゲート端部のこれらの絶縁膜に欠陥が発生する。欠陥はゲート側壁７形成後もゲート端部に残るため、欠陥を介してのリーク電流の増大や蓄積電荷の漏洩が起き、歩留まり低下の原因となる。また、ゲート側壁７をゲート導電体６の熱酸化により形成した場合には、ゲート端部の積層絶縁膜（３、４、５）も同時に酸化され、前述した欠陥の一部は回復する。しかし、この熱酸化によりゲート端部の基板においてバーズビーク（bird's beak）が形成されるため、ゲート端付近の第１のゲート絶縁膜の欠陥密度が増大し、かえって歩留まりが低下してしまう。
これらの第１の従来例の問題を回避するべく、電荷蓄積層４をゲート導電体６から突出させた構造が特許文献１により提案されている。図５は、特許文献１にて開示されたトラップ型メモリの平面図であり、図６（ａ）、（ｂ）はそのＡ−Ａ線、Ｂ−Ｂ線での断面図である。図５、図６において、図１、図２に示す第１の従来例と同等の部分には同一の参照記号を付し、重複する説明は適宜省略するが、本従来例においては、電荷蓄積層４を含む積層絶縁膜（３〜５）が、ゲート導電体６の端部から突出している。以下、この構造を第２の従来例という。
次に、図７を参照して第２の従来例のトラップ型メモリの製造方法について説明する。図７は、この従来例の製造方法を示す工程順の断面図である。まず、図７（ａ）に示すように、シリコン基板１上に第１のゲート絶縁膜３、電荷蓄積層４、第２のゲート絶縁膜５、ゲート電極を形成するためのシリコン膜６ａを順次積層する。次に、図７（ｂ）に示すように、ドライエッチング技術を用いて、シリコン膜６ａをパターニングしてゲート導電体６を形成する。このとき、エッチングを第２のゲート絶縁膜５で止める。その後、図７（ｃ）に示すように、熱酸化により、ゲート導電体６の表面にゲート側壁７を形成する。さらに、ゲート導電体およびゲート側壁７をマスクとしてイオン注入を行ないソース・ドレイン領域となる不純物拡散層９を形成する。次に、図７（ｄ）に示すように、絶縁膜の堆積とエッチバックを行なうことによりサイドウォール８を形成する。最後にゲート導電体６とサイドウォール８をマスクとして、露出した第２のゲート絶縁膜５、電荷蓄積層４および第１のゲート絶縁膜３をエッチング除去する。
この第２の従来例によると、上述した第１の従来例の問題点を解決することができる。第２の従来例のドレイン領域付近の拡大図を図８に示す。この従来例の場合、ゲート側壁７の外側にも電荷蓄積層６が広がっているため、注入されるＣＨＥの分布１１内の電子が効果的に電荷蓄積層４に蓄積されることになり、ＣＨＥ注入の書き込み効率が改善される。また、ドライエッチングによってゲート端の絶縁膜（３〜５）にダメージが発生することがないことから、蓄積電荷の基板および電極への漏洩を改善することができる。
特開２００３−６００９６号公報
しかし、この改善された第２の従来例についても以下の問題点がある。まず、図８に示すように電子分布１１をもって書き込まれた蓄積電荷がゲートの外側方向にも拡散してしまうため、蓄積電荷を完全に消去することが困難になる。また、図７（ｃ）に示すように、積層絶縁膜（３〜５）を突き抜けてイオン注入することで不純物拡散層９を形成しているため、ゲート電極から露出した絶縁膜部分には注入欠陥が生成され、その欠陥を介して蓄積電荷が漏れるため保持特性が劣化する。さらに、イオン注入時に注入されるチャージアップ中和用電子が電荷蓄積層４の露出部分を介して拡散し、電荷蓄積層４に流入するため、初期しきい値VTの増大と均一性の劣化が起きる。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、初期しきい値VTが低くかつ均一で、さらに書き込み特性、消去特性および保持特性に優れたトラップ型メモリを提供できるようにすることである。
上記の目的を達成するため、本発明によれば、ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第１のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置において、積層絶縁膜は第１のゲート電極の端部より外側に突出しており、かつ、電荷蓄積層の第１のゲート電極端部直下を境界として境界の外側における電荷トラップ面密度が境界の内側の領域に比べて低いことを特徴とする半導体装置が提供される。
また、上記の目的を達成するため、本発明によれば、側面にゲート側壁が形成された第１のゲート電極と、ソース・ドレイン領域が形成された半導体基板上に形成されたシリコン酸化膜もしくはシリコン酸窒化膜からなる下地酸化膜、第１のゲート電極の下面に接して形成されたシリコン酸化膜もしくはシリコン酸窒化膜からなる上部酸化膜、および、下地酸化膜と上部酸化膜との間に形成されたシリコン窒化膜を含む積層絶縁膜と、を有する不揮発性メモリセルを複数個備えた半導体装置において、積層絶縁膜は第１のゲート電極の端部より外側に突出しており、かつ、第１のゲート電極端部直下を境界として境界の外側のシリコン窒化膜厚が第１のゲート電極の内側領域に比べて薄いか、または、シリコン窒化膜は第１のゲート電極端部直下を境界として境界の外側においてその膜厚が連続的にもしくは段階的に薄くなる領域を有しているか、または、第１のゲート電極直下を境界として境界の外側もしくはゲート側壁直下を境界として境界の外側においてはシリコン窒化膜が存在しないか、または、第１のゲート電極直下を境界として境界の外側もしくはゲート側壁直下を境界として境界の外側における上部酸化膜の膜厚が第１のゲート電極直下よりの上部酸化膜の膜厚よりも厚いことを特徴とする半導体装置、が提供される。
また、上記の目的を達成するため、本発明によれば、ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第１のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置の製造方法であって、半導体基板上に第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に電荷蓄積層を形成する工程と、電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、第２のゲート絶縁膜上にシリコン膜を形成する工程と、シリコン膜をパターニングして第１のゲート電極を形成する工程と、第１のゲート電極の側面にゲート側壁を形成する工程とを含み、電荷蓄積層の第１のゲート電極端部直下を境界として境界の外側の部分を電荷トラップ面密度が元の電荷蓄積層よりも小さい膜に変える工程を含むことを特徴とする半導体装置の製造方法、が提供される。
また、上記の目的を達成するため、本発明によれば、ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第１のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置の製造方法であって、半導体基板上に第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に電荷蓄積層を形成する工程と、電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、第２のゲート絶縁膜上にシリコン膜を形成する工程と、シリコン膜をパターニングして第１のゲート電極を形成する工程と、第１のゲート電極の側面にゲート側壁を形成する工程とを含み、電荷蓄積層の第１のゲート電極およびゲート側壁直下を境界として境界から露出した部分およびゲート側壁下部分の一部を電荷トラップ密度が元の電荷蓄積層より小さい膜に変える工程を含むことを特徴とする半導体装置の製造方法、が提供される。
また、上記の目的を達成するため、本発明によれば、ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第１のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置の製造方法であって、半導体基板上に第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に電荷蓄積層を形成する工程と、電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、第２のゲート絶縁膜上にシリコン膜を形成する工程と、シリコン膜をパターニングして第１のゲート電極を形成する工程と、第１のゲート電極の側面にゲート側壁を形成する工程とを含み、電荷蓄積層の前記第１のゲート電極および前記ゲート側壁直下を境界として境界から露出した部分およびゲート側壁下部分の一部を酸化して酸化シリコン膜もしくは酸素組成の高い膜に変えることを特徴とする半導体装置の製造方法、が提供される。
また、上記の目的を達成するため、本発明によれば、ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第１のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置の製造方法であって、半導体基板上に第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に電荷蓄積層を形成する工程と、電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、第２のゲート絶縁膜上にシリコン膜を形成する工程と、シリコン膜をパターニングして第１のゲート電極を形成する工程とを含み、電荷蓄積層の前記第１のゲート電極直下を境界として境界から露出した部分を酸化して酸化シリコン膜に変えると同時に前記第１のゲート電極の側壁を酸化してゲート側壁を形成することを特徴とする半導体装置の製造方法、が提供される。
本発明のトラップ型メモリでは、ゲート電極直下の電荷トラップ面密度がゲート電極外側のそれより高くなされているので、ＣＨＥ注入による書き込み時にゲート電極直下の電荷トラップにより多くの電荷が蓄積されるようになり書き込み特性および消去特性が向上する。また、ゲート電極下に蓄積された電荷のゲート電極外側領域への拡散が抑制されるため、保持特性が改善される。更に、ソース・ドレイン領域を形成するためのイオン注入時に中和用に注入される電子のゲート電極下への拡散が抑制されるため、初期しきい値ＶＴが増大することがなくまたそのバラツキも抑制される。
以下、添付した図を参照して、本発明の望ましい実施の形態を詳細に説明する。
（第１の実施の形態）
図９は、本発明の第１の実施の形態に係るトラップ型メモリの平面図であり、図１０（ａ）、（ｂ）はそのＡ−Ａ線、Ｂ−Ｂ線での断面図である。図９、図１０に示すように、シリコン基板１の表面領域内には、活性領域を区画する素子分離絶縁膜２が、図９の上下方向に延在するように、複数本形成されている。シリコン基板１上には、第１のゲート絶縁膜３、電荷蓄積層４、第２のゲート絶縁膜５からなる積層絶縁膜が形成され、その上には活性領域と直交するように（即ち、素子分離絶縁膜２と直交するように）ゲート導電体６が所定本数形成されている。ゲート導電体６の両側面にはゲート側壁７が形成されており、ゲート側壁７の外側にはさらにサイドウォール８が形成されている。シリコン基板１の活性領域内にはソース・ドレイン領域を構成する不純物拡散層９が形成されている。第１のゲート絶縁膜３、電荷蓄積層４、第２のゲート絶縁膜５からなる積層絶縁膜は、ゲート導電体６から突出してサイドウォール８の外端部下にまで到達している。
本実施の形態においては、電荷蓄積層４は、ゲート導電体６直下の高トラップ面密度領域４ａと、ゲート導電体６の外側に延びる低トラップ面密度領域４ｂとを含んでいる。低トラップ面密度領域４ｂは、高トラップ面密度領域４ａよりトラップ面密度の低い領域であって、トラップ面密度０の領域ないし場合を含む。高トラップ面密度領域４ａと低トラップ面密度領域４ｂの境界は、ゲート導電体６の端部もしくはゲート側壁７の下部にあることが望ましい。電荷トラップ面密度は電荷蓄積層の単位体積あたりの電子トラップ密度を変えるか、電子トラップを高密度に含有する電荷蓄積層の膜厚を変えることで制御する。図９および図１０の場合、低トラップ面密度領域４ｂにおける単位体積あたりの電子トラップ密度が高トラップ面密度領域４ａにおけるそれより低くなるようにした。
次に、本発明の第１の実施の形態の製造方法について説明する。図１１は、図９のＡ−Ａ線に沿って切断された断面での工程順の断面図である。
まず、図１１（ａ）に示すように、素子分離絶縁膜（図示なし）が形成されたシリコン基板１表面を窒素希釈された酸素雰囲気で酸化することによりシリコン酸化膜からなる第１のゲート絶縁膜３を形成する。続いて、第１のゲート絶縁膜３の上にCVD（Chemical Vapor Deposition）法を用いて電荷蓄積層４を形成するためのシリコン窒化膜を堆積する。さらに、このシリコン窒化膜の上部をISSG（In Situ Steam Generation）で酸化することにより第２のゲート絶縁膜５となるシリコン酸化膜を形成する。ここで、酸化されずに残されたシリコン窒化膜が電荷蓄積層４となる。その後、第２のゲート絶縁膜５上にCVD法を用いて、リン添加されたシリコン膜６ａを堆積する。
次に、図１１（ｂ）に示すように、シリコン膜６ａをパターニングしてゲート導電体６を形成する。ここでは、まず、シリコン膜６ａ上に反射防止膜およびレジスト膜を堆積し、露光・現像することによりレジスト膜をゲート形状にパターニングする。その後、ドライエッチャを用いてシリコン膜６ａをエッチングしゲート導電体６を形成する。エッチングはゲート部以外の不要なシリコン膜６ａが完全にエッチングできた時点で止め、シリコン酸化膜（第２のゲート絶縁膜５）へのダメージを最小限にすることが望ましい。
次に、図１１（ｃ）に示すように、電荷蓄積層４のゲート電極から露出した部分の電子トラップ面密度を低密度化する。ここでは、電荷蓄積層４の一部がゲート電極から露出した状態でアニール処理をすることにより、露出部分を低トラップ密度化する。電荷蓄積層の膜厚を薄くする場合、O2、H2O、NO、N2Oもしくは酸素ラジカルを含む雰囲気で電荷蓄積層の上層部を酸化する。このようにして、ゲート電極端を境界とする高電子トラップ面密度領域４ａと低電子トラップ面密度領域４ｂが形成される。この方法によると、低電子トラップ面密度領域４ｂをトラップを含まないシリコン酸化膜に変換する場合であっても、ドライエッチングを用いてゲート電極から露出した電荷蓄積層を全て除外する従来方法と異なり、ゲート端における電荷蓄積層の欠陥が発生しないため、良好な高電子トラップ面密度領域４ａの境界部を形成することが可能である。よって、第１の従来例に比較して保持特性が改善される。
次に、図１１（ｄ）に示すように、基板全面に、ここではシリコン窒化膜を堆積し、エッチバックを行ってゲート側壁７を形成する。次に、図１１(ｅ)に示すように、ゲート導電体６とセルフアラインでイオン注入を行ない、その後活性化処理を行なうことでソース・ドレイン領域となる不純物拡散層９を形成した。
次に、図１１(ｆ)に示すように、全面にNSG（Non-doped Silicate Glass）膜を堆積し、エッチバックを行うことでサイドウォール８を形成した。さらに、サイドウォールとセルフアラインで第２のゲート絶縁膜５、電荷蓄積層４の低トラップ面密度領域４ｂおよび第１のゲート絶縁膜３をエッチング除去した。以上のようにして、本発明の第１の実施の形態の半導体装置を形成することができる。
図１２は、本発明によるトラップ型メモリセルのドレイン付近の、書き込み時の電子トラップ密度と蓄積電荷分布を図示した概念図である。空の電子トラップ、電子を捕獲した電子トラップをそれぞれ白抜きと斜線付きの四角で示してある。ゲートおよびドレインに正の高電圧を印加した場合、チャネルホットエレクトロン（ＣＨＥ）の発生により分布１１のように電子が電荷蓄積層４中に注入される。このとき、空のトラップがある領域に電子が注入される場合は捕獲されるが、トラップが埋まっている領域に電子が注入される場合、注入された電子はゲート電極側に抜けるか、電荷蓄積層を横方向に拡散し空のトラップに捕獲される。電荷蓄積層４内の電子は高電子トラップ面密度領域４ａでは拡散し易く低電子トラップ面密度領域４ｂでは拡散しにくい。特に電荷トラップ面密度が１０１１ｃｍ-2以下の場合、トラップされた電子はほとんど電荷蓄積層内を拡散しない。よって、本発明によれば、溢れた電子のゲート電極の外側方向への拡散および外側領域での捕獲とそれに伴う消去不良を抑制することができる。
さらに、注入電子の分布はゲート電極端付近に集中しているため、高トラップ面密度領域４ａと低電子トラップ面密度領域４ｂの境界をゲート電極端もしくはゲート側壁下に合わせた場合、電荷の書き込み効率を改善することができると共に、前述した消去不良もより効果的に抑制することができる。
図１３（ａ）、（ｂ）は、製造プロセスにおける電荷蓄積層への電荷流入および書き込みによる蓄積電荷の流出の付加的要因を示した概念図である。図１３（ａ）に示す高電流イオン注入時において、チャージアップ中性化用電子ビームの一部が積層絶縁膜（３〜５）に流入し電荷蓄積層４に蓄積される。流入電荷は熱処理プロセスにおいてゲート電極下の高トラップ面密度領域４ａまで拡散するため、初期しきい値VTが増大してしまう。また、電荷蓄積層４のゲート電極からの露出した低トラップ面密度領域４ｂにはイオン注入ダメージが入る。ゲート電極からの露出した電荷蓄積層４が高トラップ面密度領域である場合には、イオン注入ダメージを経由するため電荷はより拡散し易くなる。図5において、捕獲電子の拡散のし易さを白抜き矢印にて示す。本発明のメモリセル構造では、ゲート電極端部外側の電子トラップ面密度を低くし、電荷の横方向拡散を抑えることにより、電子トラップ面密度が高い領域が全面に露出した第２の従来例の場合と比較してゲート電極外側からの電子流入による初期しきい値VTの増大を抑制することができる。
また、電荷蓄積層４に書き込まれた蓄積電荷は、ゲート電極からの露出した電荷蓄積層４が高トラップ面密度領域である場合にはイオン注入時に導入されたダメージを経由するため、より流出し易くなり保持特性劣化してしまう。本発明のゲート電極端部外側の電子トラップ面密度を低くしたメモリセル構造では、電荷の横方向拡散が抑制されることにより、イオン注入欠陥を経由した電荷の流出を改善することができる。
図１４は、本発明の実施例１の平面図であり、図１５（ａ）、（ｂ）はそのＡ−Ａ線、Ｂ−Ｂ線での断面図である。図１４、図１５において、図９、図１０に示す第１の実施の形態の部分と同等の部分には図９、図１０と同じ参照記号を付し、重複する説明は省略する。本実施例においては、電荷蓄積層４は、ゲート導電体６直下の部分が高トラップ面密度領域４ａになされており、ゲート導電体外側の部分の一部がトラップ面密度が高トラップ面密度領域４ａより低い低トラップ面密度領域４ｂに、その外側の部分が電荷トラップを含有しない無トラップ領域４ｃになされている。無トラップ領域４ｃは、窒素を含まず、ほぼ完全にシリコン酸化膜に変換された領域である。実施例１のメモリセルでは、サイドウォール８端付近における電荷蓄積層４の電子トラップを無くすことで外部からの電荷流入をより効果的に抑制することができる。
図１６は、本発明の実施例２の平面図であり、図１７（ａ）、（ｂ）はそのＡ−Ａ線、Ｂ−Ｂ線での断面図である。図１６、図１７において、図９、図１０に示す第１の実施の形態の部分と同等の部分には図９、図１０と同じ参照記号を付し、重複する説明は省略する。本実施例においては、電荷蓄積層４は、ゲート導電体６直下の部分が高トラップ面密度領域４ａになされており、ゲート導電体端部外側の部分が電荷トラップを含有しない無トラップ領域４ｃになされている。ゲート導電体端部外側の無トラップ領域４ｃは、窒素を含まず、ほぼ完全にシリコン酸化膜に変換された領域である。実施例２のメモリセルでは、ゲート電極外側部では電荷トラップは存在せず、ゲート導電体６もしくはゲート導電体６とゲート側壁７の内側のみ電荷蓄積層４を電荷トラップ面密度の高い領域としている。この実施例の場合、外部からの電子流入と蓄積電荷のゲート外側方向への拡散をより確実に抑制することができる。
図１８は、本発明の実施例３の平面図であり、図１９（ａ）、（ｂ）はそのＡ−Ａ線、Ｂ−Ｂ線での断面図である。図１８、図１９において、図９、図１０に示す第１の実施の形態の部分と同等の部分には図９、図１０と同じ参照記号を付し、重複する説明は省略する。本実施例においては、電荷蓄積層４は、ゲート導電体６の直下の領域では、元の膜厚のままの初期膜厚領域４ｄとなっているが、ゲート導電体の外側領域では元の膜厚より薄い薄膜化領域４ｅとなされている。このとき、電荷蓄積層４の一部は無トラップ領域４ｃとなっている。本実施例では、ゲート電極端部外側における電荷トラップを含有する電荷蓄積層（４ｅ）の膜厚をゲート電極内の電荷蓄積層（４ｄ）の膜厚に比べて薄くすることによりゲート電極外側における電荷トラップ面密度をゲート電極内側より下げることができ、外部からの電子流入と蓄積電荷のゲート外側方向への拡散を抑制することができる。特に電荷蓄積層の膜厚が変わる境界部分をゲート導電体６端かもしくはゲート側壁７下に合わせることで、より高い効果を得ることができる。
図２０は、本発明の実施例４の平面図であり、図２１（ａ）、（ｂ）はそのＡ−Ａ線、Ｂ−Ｂ線での断面図である。図２０、図２１において、図１８、図１９に示す実施例３の部分と同等の部分には図１８、図１９と同じ参照記号を付し、重複する説明は省略する。本実施例の実施例３と相違する点は、電荷蓄積層４の薄膜化領域４ｅが、サイドウォール８の外端部まで到達していないで、サイドウォール８の途中までしか形成されていない点である。そして、その外側の電荷蓄積層４は全膜厚に渡って無トラップ領域４ｃになされている。この実施例４の構造を用いた場合、サイドウォール端における電子トラップを無くすことで外部からの電子流入をより効果的に抑制することができる。
本発明のメモリセル構造をスプリットゲートトラップ型メモリに適用した例を図２２に示す。図２２において、図９、図１０に示す第１の実施の形態の部分と同等の部分には図９、図１０と同じ参照記号を付し、重複する説明は省略する。この実施例においては、シリコン基板１上にゲート絶縁膜１６を介して形成されたワードゲート１３のチャネル側に積層絶縁膜１５を挟んでコントロールゲート１４が設置されており、コントロールゲート１４下のシリコン基板上には第１のゲート絶縁膜３、電荷蓄積層４および第２のゲート絶縁膜５が形成されている。本実施例では、電荷蓄積層４は、コントロールゲート１４の直下の領域では、元の膜厚のままの初期膜厚領域４ｄとなっているが、ゲート導電体６の外側領域では電荷蓄積層４は薄膜化領域４ｅと無トラップ領域４ｃとなっている。この電荷蓄積層の構成により、書き込み効率を向上させることができ、かつ消去不良を低減することができる。また、ゲート側壁よりも外側の電荷トラップ面密度を１０１１ｃｍ-2以下にすることでプロセス中におけるゲート端外側からの電荷流入や蓄積電荷の流出を抑制でき、
初期しきい値VTの均一性や蓄積電荷の保持特性を向上できる。
（第２の実施の形態）
図２３は、本発明の第２の実施の形態に係るトラップ型メモリの平面図であり、図２４（ａ）、（ｂ）はそのＡ−Ａ線、Ｂ−Ｂ線での断面図である。さらに、メモリセルのドレイン領域付近の拡大図を図２５に示す。図２３、図２４に示すように、シリコン基板１の表面領域内には、活性領域を限定する素子分離絶縁膜２が、図２３の上下方向に延在するように、複数本形成されている。シリコン基板１上には、第１のゲート絶縁膜３、電荷蓄積層４、第２のゲート絶縁膜５からなる積層絶縁膜が形成され、その上には活性領域と直交するように（即ち、素子分離絶縁膜２と直交するように）ゲート導電体６が所定本数形成されている。ゲート導電体６の両側面にはゲート側壁７が形成されており、ゲート側壁７の外側にはさらにサイドウォール８が形成されている。シリコン基板１の活性領域内にはソース・ドレイン領域を構成する不純物拡散層９が形成されている。第１のゲート絶縁膜３、電荷蓄積層４、第２のゲート絶縁膜５からなる積層絶縁膜は、ゲート導電体６から突出してサイドウォール８の外端部下にまで延在している。図２４、図２５に示すように、電荷蓄積層４は、ゲート導電体６の直下の領域では、元の膜厚のままの初期膜厚領域４ｄとなっているが、ゲート導電体の外側領域では元の膜厚より薄い薄膜化領域４ｅとなされている。そして、初期膜厚領域４ｄと薄膜化領域４ｅとの間では電荷トラップを高密度に含有する電荷蓄積層の膜厚が連続的に変化している。すなわち、高電荷トラップ面密度の領域（４ｄ）と低電荷トラップ面密度の領域（４ｅ）に挟まれての電荷トラップ面密度がゲート外側方向に向かって連続的に低くなる領域を一部含んでいることが第２の実施の形態の特徴である。また、図２５に示すように、電荷蓄積層４の薄膜化領域４ｅの形成された部分では無トラップ領域４ｃが厚く形成されている。そのため、ゲート導電体６の外側領域では、第２のゲート絶縁膜５は持ち上げられている。
図２３および図２４に示す例では、電荷トラップを高密度に含有する電荷蓄積層の膜厚をゲート側壁下部で連続的に減少させることで、電荷トラップ面密度を連続的に変化させているが、単位体積あたりの電子トラップ密度を連続的に変化させても同様の電子トラップ密度分布を形成することが可能である。また、電子トラップ密度を段階的に変化させても同様の効果が得られる。ゲート側壁部よりも外側の電子トラップ密度は１０１１ｃｍ-2以下であることが望ましい。
前記第１のゲート絶縁膜３としては、シリコン基板１を熱酸化して形成したシリコン酸化膜を用い、電荷蓄積層４としてはシリコン窒化膜を用い、前記第２のゲート絶縁膜５としてはシリコン酸化膜を用いることが望ましい。ただし、前記第１のゲート絶縁膜３および第２のゲート絶縁膜５としてシリコン酸窒化膜を用いても同様の効果が得られる。
次に、図２６を参照して本発明の第２の実施の形態の製造方法を説明する。まず、図２６（ａ）に示すように、素子分離絶縁膜２（図示なし）を備えたシリコン基板１表面を窒素希釈された酸素雰囲気で酸化することにより第１のゲート絶縁膜３となるシリコン酸化膜を形成する。続いて第１のゲート絶縁膜３上にCVD（Chemical Vapor Deposition）法を用いてシリコン窒化膜を堆積する。さらに、このシリコン窒化膜の上部をISSG（In Situ Steam Generation）で酸化することにより、第１のゲート絶縁膜３上に電荷蓄積層４を残すと共に第２のゲート絶縁膜５となるシリコン酸化膜を形成する。その後、第２のゲート絶縁膜５上にCVD法を用いて、リン添加されたシリコン膜６ａを堆積する。
次に、図２６（ｂ）に示すように、シリコン膜６ａをパターニングしてゲート導電体６を形成する。ここでは、まず、シリコン膜６ａ上に反射防止膜およびレジスト膜を堆積し、露光・現像することによりレジスト膜をゲート形状にパターニングする。その後、ドライエッチャを用いてリン添加されたシリコン膜６ａをエッチングする。エッチングはゲート部以外の不要なシリコン膜６ａが完全にエッチングできた時点で止め、シリコン酸化膜である第２のゲート絶縁膜５へのダメージを最小限にするのが望ましい。
次に、図２６（ｃ）に示すように、基板全面に、ここではシリコン窒化膜を堆積し、エッチバックを行なってゲート側壁７を形成する。その後、ゲート電極から突出したシリコン窒化膜をO2、H2O、NO、N2Oもしくはラジカル酸素を含んだ雰囲気でアニールして酸化する。ここではISSGを用いたラジカル酸化を行なった。図２７（ａ）、（ｂ）に酸化処理前後のゲート電極端近傍の構造を示す。図２７（ａ）に示すように、ISSG酸化の酸化種である酸素ラジカルの一部がゲート側壁端からゲート側壁下のシリコン窒化膜（電荷蓄積層４）まで拡散してシリコン窒化膜を酸化する。ゲート側壁部下の窒化膜の酸化量は酸素ラジカルの拡散量によって支配されるため、ゲート側壁から離れるに従って窒化膜の酸化量が小さくなる。よって、図２７（ｂ）に示すように、ゲート電極外側に行くほど窒化膜の膜厚が薄い構造となる。特に、ゲート側壁７を酸素が透過しない材料で形成した場合、ゲート側壁端のみから酸素が拡散するため、その傾向は顕著となる。さらに、ゲート側壁７を形成した後で酸化を行なうことにより、ゲート導電体６下端部にバーズビークができるのを回避することができ、局所的なストレスが増大するのを抑制することができる。また、この酸化を電荷蓄積層４のゲート電極からの露出部分を完全に酸化するかもしくはその手前で終了することで、余剰酸化による基板側バーズビークの発生も阻止することができる。この方法を用いてゲート電極外の電荷蓄積層を完全酸化膜化した場合、ドライエッチングを用いてゲート電極外側の電荷蓄積層を除外する従来方法とは異なり、ゲート端における電荷蓄積層に欠陥が発生しないため、良好な電荷蓄積層のゲート端境界部を形成することが可能である。よって、第１の従来例に比べて保持特性が改善する。この酸化処理によってシリコン窒化膜がシリコン酸化膜に変換されると膜厚は元の膜厚より厚くなる。その結果、図２７（ｂ）に示されるように、第２のゲート絶縁膜５は、ゲート導電体６の外側で持ち上げられる。
なお、本実施の形態では、ゲート側壁７の形成後にゲート側壁部と露出部の窒化膜の酸化を行っているが、ゲート側壁部形成前に酸化処理を行なうことで窒化膜の酸化と同時にゲート導電体６の表面を酸化してゲート側壁を形成するようにしてもよい。この方法によれば、絶縁膜の堆積とそのエッチバックの工程を省略することができ工程数が削減できるが、前述したようにゲート導電体６下端部にバーズビークが発生し易くなる。
次に、図２６（ｄ）に示すように、ゲート電極とセルフアラインでイオン注入を行ない、その後活性化処理を行なうことでソース・ドレイン領域となる不純物拡散層９を形成する。次に、図２６（ｅ）に示すように、全面にNSG（Non-doped Silicate Glass）膜を堆積し、エッチバックを行なってサイドウォール８を形成する。以上の各工程を経て、本実施の形態のトラップ型メモリを形成することができる。
図２８は、本実施の形態によるトラップ型メモリセルのドレイン付近の、書き込み時の電子トラップ密度と蓄積電荷分布を図示した概念図である。空の電子トラップ、電子を捕獲した電子トラップをそれぞれ白抜きと斜線付きの四角で示してある。ゲートおよびドレインに正の高電圧を印加した場合、チャネルホットエレクトロン（ＣＨＥ）の発生により分布１１のように電子が電荷蓄積層４中に注入される。このとき、空のトラップがある領域に電子が注入される場合は捕獲されるが、トラップが埋まっている領域に電子が注入される場合、注入された電子はゲート電極側に抜けるか、電荷蓄積層を横方向に拡散し空のトラップに捕獲される。電荷蓄積層４内の電子は電子トラップ面密度が高い初期膜厚領域４ｄでは拡散し易く電子トラップ面密度が低い薄膜化領域４ｅでは拡散しにくい。特に電荷トラップ面密度が１０１１ｃｍ-2以下の場合、トラップされた電子はほとんど電荷蓄積層内を拡散しない。よって、本発明によれば、溢れた電子のゲート電極の外側方向への拡散およびゲート電極外側領域での電子捕獲とそれに起因する消去不良を抑制することができる。
また、電子トラップ面密度が連続的に変化している領域においては、溢れた注入電荷は電子トラップ面密度が高い方向に拡散しやすい。そのため、溢れた電荷をより効率的に高トラップ面密度側に集めることができ、書き込み効率を向上させることができる。特に、電荷トラップ面密度が連続的もしくは段階的に低くなる領域がゲート側壁部下にある場合、注入電荷分布はゲート側壁下でも高いため、より効果的に電荷を蓄積できる。
図２９（ａ）、（ｂ）は、製造プロセスにおける電荷蓄積層への電荷流入および書き込まれた蓄積電荷の流出の付加的要因を示す概念図である。高電流イオン注入時においてチャージアップ中性化用電子ビームの一部がゲート電極外側から流入し電荷蓄積層４に蓄積される。この流入電荷は初期しきい値VT増大の要因となっている。本実施の形態においては、電荷蓄積層４のゲート電極外側部を薄膜化して電子トラップ面密度を下げると共に、ゲート電極の端部外側におけるシリコン酸化膜（第２のゲート絶縁膜５＋無トラップ領域４ｃ）の膜厚を厚くすることにより、チャージアップ中性化用電子がゲート電極外部の電荷蓄積層を経由もしくは直接ゲート電極下に流入してくるのを大幅に抑制することができる。
さらに、本実施の形態の製造方法によれば、ゲート側壁７と第２のゲート絶縁膜５の境界部に欠陥１７が生成されるのを抑制することができる。よって、境界部での欠陥１７を介した蓄積電荷の流出を抑制することができる。
図３０は、本発明の実施例６の平面図であり、図３１（ａ）、（ｂ）はそのＡ−Ａ線、Ｂ−Ｂ線での断面図である。図３０、図３１において、図２３、図２４に示す第２の実施の形態の部分と同等の部分には図２３、図２４と同じ参照記号を付し、重複する説明は省略する。本実施例においては、電荷蓄積層４は、ゲート導電体６の直下の領域では、元の膜厚のままの初期膜厚領域４ｄとなっているが、ゲート側壁４の外側領域では薄膜化領域は消滅して電荷蓄積層４は全膜厚に渡って酸化されて無トラップ領域４ｃとなっている。そして、初期膜厚領域４ｄと電荷トラップの無い領域に挟まれた領域では電荷トラップ面密度が高い電荷蓄積層の膜厚がゲート外側方向に向かって連続的に低くなっている。ゲート電極端部外側での電荷トラップを無くすことで外部からの電荷流入を抑制することができる。また、ホットエレクトロン注入による電荷はゲート電極端付近に分布を持つため、電荷トラップ面密度が高い電荷蓄積層の膜厚がゲート側壁下において徐々に厚くなることで、電荷書き込み効率を向上し、なおかつゲート電極外部への蓄積電荷流出を抑制することができる。
本発明のメモリセル構造をツインMONOS型トラップメモリに適用した例を実施例７として図３２に示す。図３２において、図２３、図２４に示す第２の実施の形態の部分と同等の部分には図２３、図２４と同じ参照記号を付し、重複する説明は省略する。この実施例においては、シリコン基板１上にゲート絶縁膜１６を介して形成されたワードゲート１３の両脇に積層絶縁膜１５を挟んでコントロールゲート１４が設置されており、コントロールゲート１４下のシリコン基板上に第１のゲート絶縁膜３、電荷蓄積層４、第２のゲート絶縁膜５が形成されている。本実施例では、電荷蓄積層４は、コントロールゲート１４の直下の領域では、元の膜厚のままの初期膜厚領域４ｄとなっているが、ゲート側壁４の外側領域では電荷蓄積層４は全膜厚に渡って酸化されて無トラップ領域４ｃとなっている。そして、コントロールゲート１４のゲート側壁７の下における電荷トラップを高密度に含む電荷蓄積層の膜厚をコントロールゲートの外側ほど薄くなるようになされている。この構造は、コントロールゲート１４およびそのゲート側壁７から電荷蓄積層４が露出した状態で酸化を行ないゲート電極から露出した電荷蓄積層を酸化シリコン膜に変えることにより製作することができる。この電荷蓄積層の構成により、書き込み効率を向上させることができ、かつ消去不良を低減することができる。また、ゲート側壁部下およびその外側でのシリコン酸化膜（第２のゲート絶縁膜+無トラップ領域４ｃ）の膜厚を厚くし、さらにゲート側壁よりも外側の電荷トラップ面密度を１０１１ｃｍ-2以下にすることでプロセス中におけるゲート端外側からの電荷流入や蓄積電荷の流出を抑制でき、初期しきい値VTの均一性や蓄積電荷の保持特性を向上できる。
以上、ゲート構造が単純なトラップ型メモリ、スプリットゲートトラップ型メモリおよびツインMONOSタイプのトラップ型メモリについて説明したが、本発明はこれらに限定されずトラップ層とゲート電極を備える全てのトラップ型メモリについて適用可能である。また、電荷蓄積層として主に窒化膜を用いた場合について説明したが、窒化膜の代わりにAl2O3、HfO2、AlxSiyOzおよびHfxSiyOzを用いても同様の効果が得られる。また、本発明のトラップ型メモリは、これのみによってＬＳＩを構成することも可能であるが論理回路やＤＲＡＭとの混載することも可能である。
トラップ型メモリの第１の従来例を示す平面図。 図１のＡ−Ａ線およびＢ−Ｂ線での断面図。 第１の従来例の製造方法を示す工程順の断面図。 第１の従来例のメモリセルのドレイン付近の部分拡大断面図とＣＨＥ注入によって絶縁膜中に注入される電子分布を示す図。 トラップ型メモリの第２の従来例を示す平面図。 図５のＡ−Ａ線およびＢ−Ｂ線での断面図。 第２の従来例の製造方法を示す工程順の断面図。 第２の従来例のメモリセルのドレイン付近の部分拡大断面図とＣＨＥ注入によって絶縁膜中に注入される電子分布を示す図。 本発明の第１の実施の形態のトラップ型メモリの平面図。 図９のＡ−Ａ線およびＢ−Ｂ線での断面図。 本発明の第１の実施の形態のトラップ型メモリセルの製造方法を示す工程順の断面図。 本発明の第１の実施の形態のトラップ型メモリセルのドレイン付近の電子トラップ密度および電荷蓄積機構の説明図。 イオン注入工程における電荷蓄積層への電荷流入および蓄積電荷の拡散についての説明図。 本発明の実施例１の平面図。 図１４のＡ−Ａ線およびＢ−Ｂ線での断面図。 本発明の実施例２の平面図。 図１６のＡ−Ａ線およびＢ−Ｂ線での断面図。 本発明の実施例３の平面図。 図１８のＡ−Ａ線およびＢ−Ｂ線での断面図。 本発明の実施例４の平面図。 図２０のＡ−Ａ線およびＢ−Ｂ線での断面図。 本発明をスプリットゲートトラップ型メモリセルに適用した実施例５の構造を示す断面図。 本発明の第２の実施の形態のトラップ型メモリの平面図。 図２３のＡ−Ａ線およびＢ−Ｂ線での断面図。 本発明の第２の実施の形態のトラップ型メモリセルのドレイン付近の部分拡大断面図。 本発明の第２の実施の形態のトラップ型メモリセルの製造方法を示す工程順の断面図。 本発明の第２の実施の形態の電荷蓄積層のラジカル酸化による、電荷蓄積層の露出部分の酸化膜化工程とゲート端付近の積層絶縁膜の形状説明図。 本発明の第２の実施の形態のトラップ型メモリセルのドレイン付近の電子トラップ密度および電荷蓄積機構の説明図。 イオン注入工程における電荷蓄積層への電荷流入および蓄積電荷の拡散についての説明図。 本発明の実施例６の平面図。 図３０のＡ−Ａ線およびＢ−Ｂ線での断面図。 本発明をツインMONOS型メモリセルに適用した実施例７の構造を示す断面図。
符号の説明
１ シリコン基板
２ 素子分離絶縁膜
３ 第１のゲート絶縁膜
４ 電荷蓄積層
４ａ 高トラップ面密度領域
４ｂ 低トラップ面密度領域
４ｃ 無トラップ領域
４ｄ 初期膜厚領域
４ｅ 薄膜化領域
５ 第２のゲート絶縁膜
６ ゲート導電体
６ａ シリコン膜
７ ゲート側壁
８ サイドウォール
９ 不純物拡散層
１１ ＣＨＥ注入による書き込みの電子分布
１３ ワードゲート
１４ コントロールゲート
１５ 積層絶縁膜
１６ ゲート絶縁膜
１７ 境界部に生成される欠陥

Claims (24)

  1. ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第１のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置において、前記積層絶縁膜は前記第１のゲート電極の端部より外側に突出しており、かつ、前記電荷蓄積層の前記第１のゲート電極端部直下を境界として前記境界の外側における電荷トラップ面密度が前記境界の内側の領域に比べて低いことを特徴とする半導体装置。
  2. 前記第１のゲート電極の両側面にはゲート側壁が形成されており、前記ソース・ドレイン領域は前記第１のゲート電極を挟むように形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のゲート電極に隣接して、または、一対の第１のゲート電極に挟まれて半導体基板上に電荷蓄積層を有しないゲート絶縁膜を介して第２のゲート電極が形成され、前記第１、第２のゲート電極の他のゲート電極に隣接しない側の側面にはゲート側壁が形成されており、前記ソース・ドレイン領域は前記第１および第２のゲート電極を挟むように形成されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記ゲート側壁の外側にはサイドウォールが形成されており、前記積層絶縁膜は、前記第１のゲート電極下から前記第１のゲート電極に前記ゲート側壁を介して設置された前記サイドウォールの外端部下に到達するように形成されていることを特徴とする請求項２または３に記載の半導体装置。
  5. 電荷トラップ面密度が低い電荷蓄積層は、単位体積あたりのトラップ数が前記第１のゲート電極の内側の領域と同等である領域の膜厚が前記第１のゲート電極端から内側の領域に比べて薄いか、もしくは、単位体積あたりのトラップ数が前記ゲート電極の内側の領域に比べて少ない膜であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
  6. 電荷蓄積層は、電荷トラップ面密度が前記第１のゲート電極の外側方向に向かって連続的もしくは段階的に低くなる領域を少なくとも一部は含むことを特徴とする請求項１から５のいずれかに記載の半導体装置。
  7. 前記電荷トラップ面密度が連続的もしくは段階的に低くなる領域は、単位体積あたりのトラップ数が前記第１のゲート電極の内側の領域と同等である領域の膜厚が連続的もしくは段階的に薄くなる領域であるか、もしくは、単位体積あたりのトラップ数が連続的もしくは段階的に少なくなる領域であることを特徴とする請求項６に記載の半導体装置。
  8. 電荷トラップ面密度が低い電荷蓄積層と電荷トラップ面密度が高い電荷蓄積層の境界が第１のゲート電極端もしくは第１のゲート電極の側面に形成されたゲート側壁部下にあることを特徴とする請求項１から４のいずれかに記載の半導体装置。
  9. 電荷蓄積層の電荷トラップ面密度が連続的もしくは段階的に低くなる領域が前記第１のゲート電極の側面に形成されたゲート側壁部下にあることを特徴とする請求項６に記載の半導体装置。
  10. 前記第１のゲート電極端部外側における前記第２のゲート絶縁膜の表面高さが前記第１のゲート電極内部の第２のゲート絶縁膜の表面高さよりも高いことを特徴とする請求項１から９のいずれかに記載の半導体装置。
  11. 前記電荷蓄積層の電荷トラップ面密度が前記第１のゲート電極の内側の領域より低い領域での電荷トラップ面密度が１０１１ｃｍ −２ 以下であることを特徴とする請求項１から１０のいずれかに記載の半導体装置。
  12. 少なくとも前記第１のゲート電極直下の前記電荷蓄積層は、窒化シリコン膜もしくは酸窒化シリコン膜もしくは高誘電率絶縁膜より形成され、前記第２のゲート絶縁膜は酸化シリコン膜もしくは酸窒化シリコン膜により形成されていることを特徴とする請求項１から１１のいずれかに記載の半導体装置。
  13. 前記ゲート側壁は、酸素を透過しにくい材料で形成されていることを特徴とする請求項２から１２のいずれかに記載の半導体装置。
  14. 前記ゲート側壁は、シリコン窒化膜単層もしくはシリコン窒化膜を含む積層膜で形成されていることを特徴とする請求項２から１２のいずれかに記載の半導体装置。
  15. 側面にゲート側壁が形成された第１のゲート電極と、
    ソース・ドレイン領域が形成された半導体基板上に形成されたシリコン酸化膜もしくはシリコン酸窒化膜からなる下地酸化膜、前記第１のゲート電極の下面に接して形成されたシリコン酸化膜もしくはシリコン酸窒化膜からなる上部酸化膜、および、前記下地酸化膜と前記上部酸化膜との間に形成されたシリコン窒化膜を含む積層絶縁膜と、
    を有する不揮発性メモリセルを複数個備えた半導体装置において、
    前記積層絶縁膜は前記第１のゲート電極の端部より外側に突出しており、かつ、前記第１のゲート電極端部直下を境界として前記境界の外側の前記シリコン窒化膜厚が前記境界の内側領域に比べて薄いことを特徴とする半導体装置。
  16. 側面にゲート側壁が形成された第１のゲート電極と、
    ソース・ドレイン領域が形成された半導体基板上に形成されたシリコン酸化膜もしくはシリコン酸窒化膜からなる下地酸化膜、前記第１のゲート電極の下面に接して形成されたシリコン酸化膜もしくはシリコン酸窒化膜からなる上部酸化膜、および、前記下地酸化膜と前記上部酸化膜との間に形成されたシリコン窒化膜を含む積層絶縁膜と、
    を有する不揮発性メモリセルを複数個備えた半導体装置において、
    前記積層絶縁膜は前記第１のゲート電極の端部より外側に突出しており、かつ、前記シリコン窒化膜は前記第１のゲート電極端部直下を境界として前記境界の外側においてその膜厚が連続的にもしくは段階的に薄くなる領域を有していることを特徴とする半導体装置。
  17. 側面にゲート側壁が形成された第１のゲート電極と、
    ソース・ドレイン領域が形成された半導体基板上に形成されたシリコン酸化膜もしくはシリコン酸窒化膜からなる下地酸化膜、前記第１のゲート電極の下面に接して形成されたシリコン酸化膜もしくはシリコン酸窒化膜からなる上部酸化膜、および、前記下地酸化膜
    と前記上部酸化膜との間に形成されたシリコン窒化膜を含む積層絶縁膜と、
    を有する不揮発性メモリセルを複数個備えた半導体装置において、
    前記積層絶縁膜は前記第１のゲート電極の端部より外側に突出しており、かつ、前記第１のゲート電極直下を境界として前記境界の外側もしくは前記ゲート側壁直下を境界として前記境界の外側においてはシリコン窒化膜が存在しないことを特徴とする半導体装置。
  18. ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第１のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置の製造方法であって、半導体基板上に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上にシリコン膜を形成する工程と、前記シリコン膜をパターニングして第１のゲート電極を形成する工程と、第１のゲート電極の側面にゲート側壁を形成する工程とを含み、
    前記電荷蓄積層の第１のゲート電極端部直下を境界として前記境界の外側の部分を電荷トラップ面密度が元の電荷蓄積層よりも小さい膜に変える工程を含むことを特徴とする半導体装置の製造方法。
  19. ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第１のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置の製造方法であって、半導体基板上に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶
    縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上にシリコン膜を形成する工程と、前記シリコン膜をパターニングして第１のゲート電極を形成する工程と、第１のゲート電極の側面にゲート側壁を形成する工程とを含み、
    電荷蓄積層の第１のゲート電極および前記ゲート側壁直下を境界として前記境界から露出した部分およびゲート側壁下部分の一部を電荷トラップ密度が元の電荷蓄積層より小さい膜に変える工程を含むことを特徴とする半導体装置の製造方法。
  20. ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第１のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置の製造方法であって、半導体基板上に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上にシリコン膜を形成する工程と、前記シリコン膜をパターニングして第１のゲート電極を形成する工程と、第１のゲート電極の側面にゲート側壁を形成する工程とを含み、
    前記電荷蓄積層の前記第１のゲート電極および前記ゲート側壁直下を境界として前記境界から露出した部分およびゲート側壁下部分の一部を酸化して酸化シリコン膜もしくは酸素組成の高い膜に変えることを特徴とする半導体装置の製造方法。
  21. 電荷蓄積層のゲート電極およびゲート側壁から露出した部分およびゲート側壁下の一部の酸化が前記電荷蓄積層のゲート側壁部からの露出部分を完全に酸化するかその手前で終了することを特徴とする請求項２０に記載の半導体装置の製造方法。
  22. ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第１のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置の製造方法であって、半導体基板上に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上にシリコン膜を形成する工程と、前記シリコン膜をパターニングして第１のゲート電極を形成する工程とを含み、
    前記電荷蓄積層の前記第１のゲート電極直下を境界として前記境界から露出した部分を酸化して酸化シリコン膜に変えると同時に前記第１のゲート電極の側面を酸化してゲート側壁を形成することを特徴とする半導体装置の製造方法。
  23. 電荷蓄積層の前記第１のゲート電極から露出した部分の酸化が前記電荷蓄積層の露出部分を完全に酸化するかその手前で終了することを特徴とする請求項２２に記載の半導体装置の製造方法。
  24. 前記酸化がO２ 、H２ O、NO、N２ Oもしくは酸素ラジカルを含む雰囲気で行なわれることを特徴とする請求項２０から２３のいずれかに記載の半導体装置の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100786707B1 (ko) * 2006-12-21 2007-12-18 삼성전자주식회사 불휘발성 메모리 장치 및 이의 제조 방법
JP5379366B2 (ja) * 2007-09-20 2013-12-25 スパンション エルエルシー 半導体装置およびその製造方法
JP2009252874A (ja) * 2008-04-03 2009-10-29 Seiko Epson Corp 半導体装置およびその製造方法
JP2009252875A (ja) * 2008-04-03 2009-10-29 Seiko Epson Corp 半導体装置およびその製造方法
JP5238332B2 (ja) * 2008-04-17 2013-07-17 株式会社東芝 半導体装置の製造方法
JP5230274B2 (ja) * 2008-06-02 2013-07-10 株式会社東芝 不揮発性半導体記憶装置
JP5361335B2 (ja) * 2008-11-06 2013-12-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5398388B2 (ja) 2009-06-30 2014-01-29 株式会社東芝 不揮発性半導体記憶装置
JP2011071240A (ja) * 2009-09-24 2011-04-07 Toshiba Corp 半導体記憶装置、及びその製造方法
TWI398946B (zh) * 2010-01-28 2013-06-11 Macronix Int Co Ltd 快閃記憶體及其製造方法與操作方法
US8441063B2 (en) * 2010-12-30 2013-05-14 Spansion Llc Memory with extended charge trapping layer
US8916432B1 (en) * 2014-01-21 2014-12-23 Cypress Semiconductor Corporation Methods to integrate SONOS into CMOS flow
JP2016039329A (ja) * 2014-08-08 2016-03-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9530511B1 (en) * 2015-12-15 2016-12-27 United Microelectronics Corp. Operating method of memory device
JP2019102520A (ja) * 2017-11-29 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2021129042A (ja) * 2020-02-14 2021-09-02 キオクシア株式会社 半導体装置およびその製造方法
CN113471285B (zh) * 2020-03-30 2022-08-02 长鑫存储技术有限公司 半导体结构及其制备方法
CN114765184A (zh) * 2021-01-13 2022-07-19 联华电子股份有限公司 存储器结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318290A (ja) * 2002-04-25 2003-11-07 Nec Electronics Corp 不揮発性半導体記憶装置およびその製造方法
JP2005026300A (ja) * 2003-06-30 2005-01-27 Seiko Epson Corp 半導体記憶装置およびその製造方法
JP2005294498A (ja) * 2004-03-31 2005-10-20 Renesas Technology Corp 不揮発性半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100395755B1 (ko) 2001-06-28 2003-08-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US8673716B2 (en) * 2002-04-08 2014-03-18 Spansion Llc Memory manufacturing process with bitline isolation
KR100432888B1 (ko) * 2002-04-12 2004-05-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
JP3972196B2 (ja) 2002-09-18 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
JP3664160B2 (ja) 2002-10-30 2005-06-22 セイコーエプソン株式会社 半導体装置およびその製造方法
JP2004296683A (ja) * 2003-03-26 2004-10-21 Seiko Epson Corp 半導体装置およびその製造方法
JP4242822B2 (ja) * 2004-10-22 2009-03-25 パナソニック株式会社 半導体装置の製造方法
KR100812933B1 (ko) * 2006-06-29 2008-03-11 주식회사 하이닉스반도체 Ｓｏｎｏｓ 구조를 갖는 반도체 메모리 소자 및 그것의제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318290A (ja) * 2002-04-25 2003-11-07 Nec Electronics Corp 不揮発性半導体記憶装置およびその製造方法
JP2005026300A (ja) * 2003-06-30 2005-01-27 Seiko Epson Corp 半導体記憶装置およびその製造方法
JP2005294498A (ja) * 2004-03-31 2005-10-20 Renesas Technology Corp 不揮発性半導体記憶装置

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