JP5315695B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
次に、図7を参照して第2の従来例のトラップ型メモリの製造方法について説明する。図7は、この従来例の製造方法を示す工程順の断面図である。まず、図7(a)に示すように、シリコン基板1上に第1のゲート絶縁膜3、電荷蓄積層4、第2のゲート絶縁膜5、ゲート電極を形成するためのシリコン膜6aを順次積層する。次に、図7(b)に示すように、ドライエッチング技術を用いて、シリコン膜6aをパターニングしてゲート導電体6を形成する。このとき、エッチングを第2のゲート絶縁膜5で止める。その後、図7(c)に示すように、熱酸化により、ゲート導電体6の表面にゲート側壁7を形成する。さらに、ゲート導電体およびゲート側壁7をマスクとしてイオン注入を行ないソース・ドレイン領域となる不純物拡散層9を形成する。次に、図7(d)に示すように、絶縁膜の堆積とエッチバックを行なうことによりサイドウォール8を形成する。最後にゲート導電体6とサイドウォール8をマスクとして、露出した第2のゲート絶縁膜5、電荷蓄積層4および第1のゲート絶縁膜3をエッチング除去する。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、初期しきい値VTが低くかつ均一で、さらに書き込み特性、消去特性および保持特性に優れたトラップ型メモリを提供できるようにすることである。
(第1の実施の形態)
図9は、本発明の第1の実施の形態に係るトラップ型メモリの平面図であり、図10(a)、(b)はそのA−A線、B−B線での断面図である。図9、図10に示すように、シリコン基板1の表面領域内には、活性領域を区画する素子分離絶縁膜2が、図9の上下方向に延在するように、複数本形成されている。シリコン基板1上には、第1のゲート絶縁膜3、電荷蓄積層4、第2のゲート絶縁膜5からなる積層絶縁膜が形成され、その上には活性領域と直交するように(即ち、素子分離絶縁膜2と直交するように)ゲート導電体6が所定本数形成されている。ゲート導電体6の両側面にはゲート側壁7が形成されており、ゲート側壁7の外側にはさらにサイドウォール8が形成されている。シリコン基板1の活性領域内にはソース・ドレイン領域を構成する不純物拡散層9が形成されている。第1のゲート絶縁膜3、電荷蓄積層4、第2のゲート絶縁膜5からなる積層絶縁膜は、ゲート導電体6から突出してサイドウォール8の外端部下にまで到達している。
まず、図11(a)に示すように、素子分離絶縁膜(図示なし)が形成されたシリコン基板1表面を窒素希釈された酸素雰囲気で酸化することによりシリコン酸化膜からなる第1のゲート絶縁膜3を形成する。続いて、第1のゲート絶縁膜3の上にCVD(Chemical Vapor Deposition)法を用いて電荷蓄積層4を形成するためのシリコン窒化膜を堆積する。さらに、このシリコン窒化膜の上部をISSG(In Situ Steam Generation)で酸化することにより第2のゲート絶縁膜5となるシリコン酸化膜を形成する。ここで、酸化されずに残されたシリコン窒化膜が電荷蓄積層4となる。その後、第2のゲート絶縁膜5上にCVD法を用いて、リン添加されたシリコン膜6aを堆積する。
次に、図11(b)に示すように、シリコン膜6aをパターニングしてゲート導電体6を形成する。ここでは、まず、シリコン膜6a上に反射防止膜およびレジスト膜を堆積し、露光・現像することによりレジスト膜をゲート形状にパターニングする。その後、ドライエッチャを用いてシリコン膜6aをエッチングしゲート導電体6を形成する。エッチングはゲート部以外の不要なシリコン膜6aが完全にエッチングできた時点で止め、シリコン酸化膜(第2のゲート絶縁膜5)へのダメージを最小限にすることが望ましい。
次に、図11(d)に示すように、基板全面に、ここではシリコン窒化膜を堆積し、エッチバックを行ってゲート側壁7を形成する。次に、図11(e)に示すように、ゲート導電体6とセルフアラインでイオン注入を行ない、その後活性化処理を行なうことでソース・ドレイン領域となる不純物拡散層9を形成した。
さらに、注入電子の分布はゲート電極端付近に集中しているため、高トラップ面密度領域4aと低電子トラップ面密度領域4bの境界をゲート電極端もしくはゲート側壁下に合わせた場合、電荷の書き込み効率を改善することができると共に、前述した消去不良もより効果的に抑制することができる。
また、電荷蓄積層4に書き込まれた蓄積電荷は、ゲート電極からの露出した電荷蓄積層4が高トラップ面密度領域である場合にはイオン注入時に導入されたダメージを経由するため、より流出し易くなり保持特性劣化してしまう。本発明のゲート電極端部外側の電子トラップ面密度を低くしたメモリセル構造では、電荷の横方向拡散が抑制されることにより、イオン注入欠陥を経由した電荷の流出を改善することができる。
初期しきい値VTの均一性や蓄積電荷の保持特性を向上できる。
(第2の実施の形態)
前記第1のゲート絶縁膜3としては、シリコン基板1を熱酸化して形成したシリコン酸化膜を用い、電荷蓄積層4としてはシリコン窒化膜を用い、前記第2のゲート絶縁膜5としてはシリコン酸化膜を用いることが望ましい。ただし、前記第1のゲート絶縁膜3および第2のゲート絶縁膜5としてシリコン酸窒化膜を用いても同様の効果が得られる。
次に、図26(b)に示すように、シリコン膜6aをパターニングしてゲート導電体6を形成する。ここでは、まず、シリコン膜6a上に反射防止膜およびレジスト膜を堆積し、露光・現像することによりレジスト膜をゲート形状にパターニングする。その後、ドライエッチャを用いてリン添加されたシリコン膜6aをエッチングする。エッチングはゲート部以外の不要なシリコン膜6aが完全にエッチングできた時点で止め、シリコン酸化膜である第2のゲート絶縁膜5へのダメージを最小限にするのが望ましい。
なお、本実施の形態では、ゲート側壁7の形成後にゲート側壁部と露出部の窒化膜の酸化を行っているが、ゲート側壁部形成前に酸化処理を行なうことで窒化膜の酸化と同時にゲート導電体6の表面を酸化してゲート側壁を形成するようにしてもよい。この方法によれば、絶縁膜の堆積とそのエッチバックの工程を省略することができ工程数が削減できるが、前述したようにゲート導電体6下端部にバーズビークが発生し易くなる。
また、電子トラップ面密度が連続的に変化している領域においては、溢れた注入電荷は電子トラップ面密度が高い方向に拡散しやすい。そのため、溢れた電荷をより効率的に高トラップ面密度側に集めることができ、書き込み効率を向上させることができる。特に、電荷トラップ面密度が連続的もしくは段階的に低くなる領域がゲート側壁部下にある場合、注入電荷分布はゲート側壁下でも高いため、より効果的に電荷を蓄積できる。
さらに、本実施の形態の製造方法によれば、ゲート側壁7と第2のゲート絶縁膜5の境界部に欠陥17が生成されるのを抑制することができる。よって、境界部での欠陥17を介した蓄積電荷の流出を抑制することができる。
2 素子分離絶縁膜
3 第1のゲート絶縁膜
4 電荷蓄積層
4a 高トラップ面密度領域
4b 低トラップ面密度領域
4c 無トラップ領域
4d 初期膜厚領域
4e 薄膜化領域
5 第2のゲート絶縁膜
6 ゲート導電体
6a シリコン膜
7 ゲート側壁
8 サイドウォール
9 不純物拡散層
11 CHE注入による書き込みの電子分布
13 ワードゲート
14 コントロールゲート
15 積層絶縁膜
16 ゲート絶縁膜
17 境界部に生成される欠陥
Claims (24)
- ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第1のゲート絶縁膜、電荷蓄積層、第2のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第1のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置において、前記積層絶縁膜は前記第1のゲート電極の端部より外側に突出しており、かつ、前記電荷蓄積層の前記第1のゲート電極端部直下を境界として前記境界の外側における電荷トラップ面密度が前記境界の内側の領域に比べて低いことを特徴とする半導体装置。
- 前記第1のゲート電極の両側面にはゲート側壁が形成されており、前記ソース・ドレイン領域は前記第1のゲート電極を挟むように形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1のゲート電極に隣接して、または、一対の第1のゲート電極に挟まれて半導体基板上に電荷蓄積層を有しないゲート絶縁膜を介して第2のゲート電極が形成され、前記第1、第2のゲート電極の他のゲート電極に隣接しない側の側面にはゲート側壁が形成されており、前記ソース・ドレイン領域は前記第1および第2のゲート電極を挟むように形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記ゲート側壁の外側にはサイドウォールが形成されており、前記積層絶縁膜は、前記第1のゲート電極下から前記第1のゲート電極に前記ゲート側壁を介して設置された前記サイドウォールの外端部下に到達するように形成されていることを特徴とする請求項2または3に記載の半導体装置。
- 電荷トラップ面密度が低い電荷蓄積層は、単位体積あたりのトラップ数が前記第1のゲート電極の内側の領域と同等である領域の膜厚が前記第1のゲート電極端から内側の領域に比べて薄いか、もしくは、単位体積あたりのトラップ数が前記ゲート電極の内側の領域に比べて少ない膜であることを特徴とする請求項1から4のいずれかに記載の半導体装置。
- 電荷蓄積層は、電荷トラップ面密度が前記第1のゲート電極の外側方向に向かって連続的もしくは段階的に低くなる領域を少なくとも一部は含むことを特徴とする請求項1から5のいずれかに記載の半導体装置。
- 前記電荷トラップ面密度が連続的もしくは段階的に低くなる領域は、単位体積あたりのトラップ数が前記第1のゲート電極の内側の領域と同等である領域の膜厚が連続的もしくは段階的に薄くなる領域であるか、もしくは、単位体積あたりのトラップ数が連続的もしくは段階的に少なくなる領域であることを特徴とする請求項6に記載の半導体装置。
- 電荷トラップ面密度が低い電荷蓄積層と電荷トラップ面密度が高い電荷蓄積層の境界が第1のゲート電極端もしくは第1のゲート電極の側面に形成されたゲート側壁部下にあることを特徴とする請求項1から4のいずれかに記載の半導体装置。
- 電荷蓄積層の電荷トラップ面密度が連続的もしくは段階的に低くなる領域が前記第1のゲート電極の側面に形成されたゲート側壁部下にあることを特徴とする請求項6に記載の半導体装置。
- 前記第1のゲート電極端部外側における前記第2のゲート絶縁膜の表面高さが前記第1のゲート電極内部の第2のゲート絶縁膜の表面高さよりも高いことを特徴とする請求項1から9のいずれかに記載の半導体装置。
- 前記電荷蓄積層の電荷トラップ面密度が前記第1のゲート電極の内側の領域より低い領域での電荷トラップ面密度が1011cm −2 以下であることを特徴とする請求項1から10のいずれかに記載の半導体装置。
- 少なくとも前記第1のゲート電極直下の前記電荷蓄積層は、窒化シリコン膜もしくは酸窒化シリコン膜もしくは高誘電率絶縁膜より形成され、前記第2のゲート絶縁膜は酸化シリコン膜もしくは酸窒化シリコン膜により形成されていることを特徴とする請求項1から11のいずれかに記載の半導体装置。
- 前記ゲート側壁は、酸素を透過しにくい材料で形成されていることを特徴とする請求項2から12のいずれかに記載の半導体装置。
- 前記ゲート側壁は、シリコン窒化膜単層もしくはシリコン窒化膜を含む積層膜で形成されていることを特徴とする請求項2から12のいずれかに記載の半導体装置。
- 側面にゲート側壁が形成された第1のゲート電極と、
ソース・ドレイン領域が形成された半導体基板上に形成されたシリコン酸化膜もしくはシリコン酸窒化膜からなる下地酸化膜、前記第1のゲート電極の下面に接して形成されたシリコン酸化膜もしくはシリコン酸窒化膜からなる上部酸化膜、および、前記下地酸化膜と前記上部酸化膜との間に形成されたシリコン窒化膜を含む積層絶縁膜と、
を有する不揮発性メモリセルを複数個備えた半導体装置において、
前記積層絶縁膜は前記第1のゲート電極の端部より外側に突出しており、かつ、前記第1のゲート電極端部直下を境界として前記境界の外側の前記シリコン窒化膜厚が前記境界の内側領域に比べて薄いことを特徴とする半導体装置。 - 側面にゲート側壁が形成された第1のゲート電極と、
ソース・ドレイン領域が形成された半導体基板上に形成されたシリコン酸化膜もしくはシリコン酸窒化膜からなる下地酸化膜、前記第1のゲート電極の下面に接して形成されたシリコン酸化膜もしくはシリコン酸窒化膜からなる上部酸化膜、および、前記下地酸化膜と前記上部酸化膜との間に形成されたシリコン窒化膜を含む積層絶縁膜と、
を有する不揮発性メモリセルを複数個備えた半導体装置において、
前記積層絶縁膜は前記第1のゲート電極の端部より外側に突出しており、かつ、前記シリコン窒化膜は前記第1のゲート電極端部直下を境界として前記境界の外側においてその膜厚が連続的にもしくは段階的に薄くなる領域を有していることを特徴とする半導体装置。 - 側面にゲート側壁が形成された第1のゲート電極と、
ソース・ドレイン領域が形成された半導体基板上に形成されたシリコン酸化膜もしくはシリコン酸窒化膜からなる下地酸化膜、前記第1のゲート電極の下面に接して形成されたシリコン酸化膜もしくはシリコン酸窒化膜からなる上部酸化膜、および、前記下地酸化膜
と前記上部酸化膜との間に形成されたシリコン窒化膜を含む積層絶縁膜と、
を有する不揮発性メモリセルを複数個備えた半導体装置において、
前記積層絶縁膜は前記第1のゲート電極の端部より外側に突出しており、かつ、前記第1のゲート電極直下を境界として前記境界の外側もしくは前記ゲート側壁直下を境界として前記境界の外側においてはシリコン窒化膜が存在しないことを特徴とする半導体装置。 - ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第1のゲート絶縁膜、電荷蓄積層、第2のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第1のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置の製造方法であって、半導体基板上に第1のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第2のゲート絶縁膜を形成する工程と、前記第2のゲート絶縁膜上にシリコン膜を形成する工程と、前記シリコン膜をパターニングして第1のゲート電極を形成する工程と、第1のゲート電極の側面にゲート側壁を形成する工程とを含み、
前記電荷蓄積層の第1のゲート電極端部直下を境界として前記境界の外側の部分を電荷トラップ面密度が元の電荷蓄積層よりも小さい膜に変える工程を含むことを特徴とする半導体装置の製造方法。 - ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第1のゲート絶縁膜、電荷蓄積層、第2のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第1のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置の製造方法であって、半導体基板上に第1のゲート絶縁膜を形成する工程と、前記第1のゲート絶
縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第2のゲート絶縁膜を形成する工程と、前記第2のゲート絶縁膜上にシリコン膜を形成する工程と、前記シリコン膜をパターニングして第1のゲート電極を形成する工程と、第1のゲート電極の側面にゲート側壁を形成する工程とを含み、
電荷蓄積層の第1のゲート電極および前記ゲート側壁直下を境界として前記境界から露出した部分およびゲート側壁下部分の一部を電荷トラップ密度が元の電荷蓄積層より小さい膜に変える工程を含むことを特徴とする半導体装置の製造方法。 - ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第1のゲート絶縁膜、電荷蓄積層、第2のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第1のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置の製造方法であって、半導体基板上に第1のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第2のゲート絶縁膜を形成する工程と、前記第2のゲート絶縁膜上にシリコン膜を形成する工程と、前記シリコン膜をパターニングして第1のゲート電極を形成する工程と、第1のゲート電極の側面にゲート側壁を形成する工程とを含み、
前記電荷蓄積層の前記第1のゲート電極および前記ゲート側壁直下を境界として前記境界から露出した部分およびゲート側壁下部分の一部を酸化して酸化シリコン膜もしくは酸素組成の高い膜に変えることを特徴とする半導体装置の製造方法。 - 電荷蓄積層のゲート電極およびゲート側壁から露出した部分およびゲート側壁下の一部の酸化が前記電荷蓄積層のゲート側壁部からの露出部分を完全に酸化するかその手前で終了することを特徴とする請求項20に記載の半導体装置の製造方法。
- ソース・ドレイン領域が形成された半導体基板上に半導体基板側から順に形成された第1のゲート絶縁膜、電荷蓄積層、第2のゲート絶縁膜を含む積層絶縁膜およびその上に形成された第1のゲート電極を有する不揮発性メモリセルを複数個備えた半導体装置の製造方法であって、半導体基板上に第1のゲート絶縁膜を形成する工程と、前記第1のゲート絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に第2のゲート絶縁膜を形成する工程と、前記第2のゲート絶縁膜上にシリコン膜を形成する工程と、前記シリコン膜をパターニングして第1のゲート電極を形成する工程とを含み、
前記電荷蓄積層の前記第1のゲート電極直下を境界として前記境界から露出した部分を酸化して酸化シリコン膜に変えると同時に前記第1のゲート電極の側面を酸化してゲート側壁を形成することを特徴とする半導体装置の製造方法。 - 電荷蓄積層の前記第1のゲート電極から露出した部分の酸化が前記電荷蓄積層の露出部分を完全に酸化するかその手前で終了することを特徴とする請求項22に記載の半導体装置の製造方法。
- 前記酸化がO2 、H2 O、NO、N2 Oもしくは酸素ラジカルを含む雰囲気で行なわれることを特徴とする請求項20から23のいずれかに記載の半導体装置の製造方法。
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JP2009252875A (ja) * | 2008-04-03 | 2009-10-29 | Seiko Epson Corp | 半導体装置およびその製造方法 |
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JP5361335B2 (ja) * | 2008-11-06 | 2013-12-04 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
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TWI398946B (zh) * | 2010-01-28 | 2013-06-11 | Macronix Int Co Ltd | 快閃記憶體及其製造方法與操作方法 |
US8441063B2 (en) * | 2010-12-30 | 2013-05-14 | Spansion Llc | Memory with extended charge trapping layer |
US8916432B1 (en) * | 2014-01-21 | 2014-12-23 | Cypress Semiconductor Corporation | Methods to integrate SONOS into CMOS flow |
JP2016039329A (ja) * | 2014-08-08 | 2016-03-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US9530511B1 (en) * | 2015-12-15 | 2016-12-27 | United Microelectronics Corp. | Operating method of memory device |
JP2019102520A (ja) * | 2017-11-29 | 2019-06-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2021129042A (ja) * | 2020-02-14 | 2021-09-02 | キオクシア株式会社 | 半導体装置およびその製造方法 |
CN113471285B (zh) * | 2020-03-30 | 2022-08-02 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
CN114765184A (zh) * | 2021-01-13 | 2022-07-19 | 联华电子股份有限公司 | 存储器结构及其制造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003318290A (ja) * | 2002-04-25 | 2003-11-07 | Nec Electronics Corp | 不揮発性半導体記憶装置およびその製造方法 |
JP2005026300A (ja) * | 2003-06-30 | 2005-01-27 | Seiko Epson Corp | 半導体記憶装置およびその製造方法 |
JP2005294498A (ja) * | 2004-03-31 | 2005-10-20 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
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KR100432888B1 (ko) * | 2002-04-12 | 2004-05-22 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
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KR100812933B1 (ko) * | 2006-06-29 | 2008-03-11 | 주식회사 하이닉스반도체 | Sonos 구조를 갖는 반도체 메모리 소자 및 그것의제조 방법 |
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Patent Citations (3)
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---|---|---|---|---|
JP2003318290A (ja) * | 2002-04-25 | 2003-11-07 | Nec Electronics Corp | 不揮発性半導体記憶装置およびその製造方法 |
JP2005026300A (ja) * | 2003-06-30 | 2005-01-27 | Seiko Epson Corp | 半導体記憶装置およびその製造方法 |
JP2005294498A (ja) * | 2004-03-31 | 2005-10-20 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
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