KR100827450B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
소자 특성 열화 및 항복 전압 열화가 방지된 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 비휘발성 메모리 소자는 반도체 기판, 반도체 기판 상에 형성되며, 제1 영역, 및 제1 영역보다 전하 트랩 사이트의 밀도가 작은 제2 영역을 포함하는 전하 트랩용 절연층, 및 전하 트랩용 절연층 상에 형성된 게이트 전극을 포함하되, 제1 영역은 게이트 전극과 오버랩되며, 제2 영역은 게이트 전극을 기준으로 제1 영역의 외측에 위치한다.
전하 트랩용 절연층, 비휘발성, 블록킹층
Description
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 소자의 단면도이다.
도 2는 도 1의 각 구성 요소별 위치 관계를 설명하기 위한 레이아웃도이다.
도 3 내지 도 8은 본 발명의 다른 실시예들에 따른 비휘발성 메모리 소자의 단면도들이다.
도 9 내지 도 13b는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 개략도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 102: 소스/드레인 영역
104: 채널 영역 110: 터널층
120: 전하 트랩용 절연층 121: 제1 영역
122: 제2 영역 130: 블록킹층
140: 게이트 전극 150: 하드 마스크
160: 스페이서
본 발명은 비휘발성 메모리 소자에 관한 것으로서, 더욱 상세하게는 전하 트랩형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원 공급이 차단될지라도 저장된 데이터를 유지할 수 있다. 따라서, 비휘발성 메모리 소자는 디지털 카메라, 휴대폰, PDA, MP3 플레이어 등의 정보 통신 장치에 널리 사용된다.
비휘발성 메모리 소자는 플로팅 게이트형 메모리 소자 및 전하 트랩형 메모리 소자로 구분된다. 전압 트랩형 메모리 소자는 예컨대, 터널층, 전하 트랩층, 및 블록킹층으로 이루어진 전하 트랩 구조물을 포함한다. 전하 트랩 구조물 상에는 게이트 전극이 위치한다. 게이트 전극의 측벽에는 스페이서가 구비된다.
전하 트랩 구조물의 적어도 일부는 게이트 전극이나, 스페이서를 식각 마스크로 이용하여 패터닝된다. 그러나, 게이트 전극을 이용하여 패터닝하는 경우에는 패터닝된 블록킹층의 측벽이 게이트 전극으로부터 전하 트랩층 측으로의 원하지 않는 전하 이동 경로를 생성할 수 있다. 이것은 트랜지스터의 항복 전압 열화를 유발한다. 한편, 스페이서를 이용하여 패터닝하는 경우에는 전하 트랩층이 게이트 전극의 측벽으로부터 스페이서의 두께만큼 외측으로 돌출된다. 전하는 주로 게이트 전극의 수직 방향 전계에 따른 영향으로 전하 트랩층에 주입되지만, 일단 전하 트랩층에 주입된 전하는 전하 트랩층 전역으로 퍼지게 된다. 그런데, 상기 돌출된 영역 에 퍼져 있는 전하에는 게이트 전극의 수직 전계가 직접 작용하지 않기 때문에, 후속하는 소거 동작에도 불구하고 상기 전하가 소거되지 않고 잔류할 수 있다. 이렇게 잔류된 전하는 트랜지스터의 문턱 전압에 영향을 주어 소자 특성을 열화시키는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 소자 특성 열화 및 항복 전압 열화가 방지된 비휘발성 메모리 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 소자 특성 열화 및 항복 전압 열화가 방지된 비휘발성 메모리 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성되며, 제1 영역, 및 상기 제1 영역보다 전하 트랩 사이트의 밀도가 작은 제2 영역을 포함하는 전하 트랩용 절연층, 및 상기 전하 트랩용 절연층 상에 형성된 게이트 전극을 포함하되, 상기 제1 영역은 상기 게이트 전극과 오버랩되며, 상기 제2 영역은 상기 게이트 전극을 기준으로 상기 제1 영역의 외측에 위치한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 전하 트랩용 절연층, 상기 전하 트랩용 절연층 상에 형성된 블록킹층, 및 상기 블록킹층 상에 형성된 게이트 전극을 포함하되, 상기 블록킹층의 측벽은 상기 게이트 전극의 측벽으로부터 외측으로 돌출되어 있고, 상기 전하 트랩용 절연층의 측벽은 상기 블록킹층의 측벽과 상기 게이트 전극의 측벽 사이에 위치한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자는 제1 영역, 및 상기 제1 영역보다 전하 트랩 사이트의 밀도가 작은 제2 영역을 포함하는 전하 트랩용 절연층, 및 상기 전하 트랩용 절연층 상에 형성된 제1 게이트 전극을 포함하는 메모리 셀 영역으로서, 상기 제1 영역은 상기 게이트 전극과 오버랩되며, 상기 제2 영역은 상기 게이트 전극을 기준으로 상기 제1 영역의 외측에 위치하는 메모리 셀 영역, 및 게이트 절연막, 및 상기 게이트 절연막 상에 형성된 제2 게이트 전극을 포함하는 주변 회로 영역을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상에 제1 영역, 및 상기 제1 영역보다 전하 트랩 사이트의 밀도가 작은 제2 영역을 포함하는 전하 트랩용 절연층을 형성하고, 상기 전하 트랩용 절연층 상에 게이트 전극을 형성하는 것을 포함하되, 상기 전하 트랩용 절연층을 형성하는 것은 상기 제1 영역이 상기 게이트 전극과 오버랩되며, 상기 제2 영역이 상기 게이트 전극을 기준으로 상기 제1 영역의 외측에 위치하도록 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘 발성 메모리 소자의 제조 방법은 반도체 기판 상에 전하 트랩용 절연층, 및 블록킹용 절연층을 형성하고, 상기 블록킹용 절연층 상에 게이트 전극을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하고, 상기 게이트 전극 및 상기 스페이서를 식각 마스크로 이용하여 상기 블록킹용 절연층을 식각하여 하부의 전하 트랩용 절연층을 부분적으로 노출하고, 상기 노출된 전하 트랩용 절연층에 전하 트랩 사이트 소멸 원소를 제공하는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이 상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, ″및/또는″은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 소자의 단면도이다. 도 2는 도 1의 각 구성 요소별 위치 관계를 설명하기 위한 레이아웃도이다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 소자(10)는 반도체 기판(100), 반도체 기판(100) 상에 형성된 전하 트랩용 절연층(120), 및 전하 트랩용 절연층(120) 상에 형성된 게이트 전극(140)을 포함한다.
반도체 기판(100)으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 물질로 이루어진 기판, 또는 SOI(Silicon On Insulator) 기판이 적용될 수도 있다.
반도체 기판(100) 내에는 STI막이나 LOCOS막 등과 같은 소자 분리막(미도시)이 형성되어 활성 영역을 정의한다. 활성 영역은 불순물 이온이 도핑되어 있는 복 수의 소스/드레인 영역(102)과 서로 이격되어 있는 소스/드레인 영역(102) 사이에 형성된 채널 영역(104)을 포함한다. 채널 영역(104)은 상부의 게이트 전극(140)과 오버랩되어 위치하며, 채널 영역(104) 양측의 소스/드레인 영역(102)은 게이트 전극(140)과 오버랩되지 않거나, 일부만이 오버랩된다.
소스/드레인 영역(102)에 도핑되어 있는 불순물의 도전형은 적용되는 트랜지스터의 종류에 따라 달라진다. 예를 들어 NMOS 트랜지스터에 적용되는 경우, 소스/드레인 영역(102)은 인(P), 비소(As) 등과 같은 n형 불순물을 포함한다. PMOS 트랜지스터에 적용되는 경우에는 소스/드레인 영역(102)은 붕소(B) 등과 같은 p형 불순물을 포함한다.
나아가, 소스/드레인 영역(102)은 영역별로 상이한 불순물 도핑 농도를 가질 수 있다. 즉, 소스/드레인 영역(102)은 저농도 불순물 영역 및 고농도 불순물 영역을 포함할 수 있다. 이 경우, 저농도 불순물 영역은 고농도 불순물 영역과 채널 영역(104) 사이에 위치한다. 예시적으로 저농도 불순물 영역은 상부의 게이트 전극(140) 측벽에 실질적으로 정렬될 수 있다. 그리고, 게이트 전극(140)의 측벽에 도 1에 도시된 바와 같이 스페이서(160)가 형성된 경우, 고농도 불순물 영역은 스페이서(160)의 외측벽에 실질적으로 정렬될 수 있다.
반도체 기판(100) 상에는 전하 트랩용 절연층(120)이 형성되어 있다. 예시적으로, 전하 트랩용 절연층(120)은 반도체 기판(100)의 전면에 형성된다. 전하 트랩용 절연층(120)의 두께는 약 30 내지 100Å일 수 있다. 전하 트랩용 절연층(120)에 대한 더욱 상세한 설명은 후술된다.
전하 트랩용 절연층(120) 상에는 게이트 전극(140)이 형성되어 있다. 게이트 전극(140)은 활성 영역의 채널 영역(104)과 오버랩된다. 게이트 전극(140)은 도 2에 도시된 바와 같이 활성 영역과 교차하면서 연장될 수 있다. 이처럼, 게이트 전극(140)이 라인 패턴으로 활성 영역과 교차하며 연장될 경우, 게이트 전극(140)은 때때로 워드 라인으로 지칭될 수 있다.
게이트 전극(140)은 예를 들어, 폴리 실리콘막, 불순물이 주입된 폴리 실리콘막, 금속막이나, 이들의 중복 조합으로부터 선택된 2 이상의 적층막으로 이루어질 수 있다. 상기 금속막으로는 TaN, NiTa, Ti, TiN, Ta, W, WNx, Hf, Nb, Mo, RuOx, MoNx, Ir, Pt, Co, Cr, RuO 및 이들의 조합막이 예시될 수 있다. 게이트 전극(140)의 두께는 약 800 내지 2000Å일 수 있다.
게이트 전극(140) 위에는 게이트 전극(140)과 실질적으로 동일한 패턴을 갖는 하드 마스크(150)가 구비될 수 있다. 하드 마스크(150)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 폴리실리콘막 등으로 이루어질 수 있다. 하드 마스크(150)는 제거되거나, 생략될 수 있다. 즉, 하드 마스크(150)의 구비 여부는 선택적(optional)이다.
게이트 전극(140)의 양 측벽에는 스페이서(160)가 형성될 수 있다. 스페이서(160)는 통상적인 스페이서 형상으로 이루어질 수 있다. 여기서, "통상적인 스페이서 형상"이라 함은, 통상적인 스페이서 공정(예컨대, 에치백 공정)에 의해 형성된 형상을 지칭한다. 구체적으로, 통상적인 스페이서 형상은 위쪽에서부터 아래쪽으로 갈수록 폭이 같거나 더 크도록 외측면이 곡면을 갖는 형상일 수 있다. 즉, 통 상적인 스페이서 형상이란, 외측면이 곡률반경이 상부에서 하부로 갈수록 같거나 증가하는 형상을 포함한다. 여기서, 상기 곡률반경은 무한대일 수도 있는데, 곡률반경이 무한대라 함은 실질적으로 직선 구간인 것을 의미한다.
스페이서(160)는 예컨대, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막으로 이루어질 수 있다.
전하 트랩용 절연층(120)은 적어도 일부 영역에서 전하 포획 능력을 가지며, 전하 포획 능력을 기준으로 적어도 2 이상의 영역으로 나뉘어질 수 있다. 즉, 전하 트랩용 절연층(120)은 전하 포획 능력이 상대적으로 우수한 제1 영역(121) 및 전하 포획 능력이 상대적으로 미약한 제2 영역(122)을 포함한다. 전하 트랩용 절연층(120)의 전하 포획 능력을 결정하는 주요한 인자 중 하나는 전하 트랩 사이트의 밀도이다. 전하 트랩 사이트는 전하를 포획할 수 있는 사이트를 지칭한다. 따라서, 전하 트랩 사이트는 데이터를 저장하는데 실질적으로 기여하는 사이트로서, 그 밀도가 클수록 전하 포획 능력이 우수한 것으로 해석된다.
전하 트랩 사이트는 전하 트랩용 절연층(120) 내에 포함되어 있는 댕글링 본드와 관계된다. 예를 들어, 전하 트랩용 절연층(120)이 실리콘을 포함하여 이루어진 경우(예컨대, 실리콘 질화막), 전하 트랩 사이트의 밀도는 전하 트랩용 절연층(120)에 포함되어 있는 실리콘의 댕글링 본드의 개수에 비례한다.
동일한 실리콘 질화막(SiN)이라 하더라도, 실리콘 원소의 밀도에 따라 실리콘 댕글링 본드의 수가 달라진다. 즉, 이들은 대체로 비례 관계에 있다. 나아가, 실리콘 원소의 밀도가 동일하다고 하더라도, 전체 원소에 대한 실리콘 원소의 함량 이 상대적으로 많으면 다른 원소와 결합하지 않는 실리콘 댕글링 본드의 수가 증가하게 된다. 요컨대, 절연막 내에 포함되어 있는 실리콘 댕글링 본드의 개수(다시 말해, 전하 트랩 사이트의 밀도)는 실리콘 원소의 밀도 및 전체 구성 물질에 대한 실리콘 원소의 함량에 대체로 비례한다.
따라서, 제1 영역(121)과 제2 영역(122)의 실리콘 원소의 밀도가 동일하다고 가정하면, 상대적으로 전하 트랩 사이트의 밀도가 높은 제1 영역(121)은 상대적으로 전하 트랩 사이트의 밀도가 낮은 제2 영역(122)에 비하여 영역 구성 물질에 대한 실리콘의 함량이 더 클 수 있다. 예시적으로, 제1 영역(121)의 구성 물질이 SixNy(단, x+y=1이고, x>0, y>0)으로 표현되고, 제2 영역(122)의 구성 물질이 Six'Ny'(단, x'+y'=1)로 표현될 때, x>x' 및 y<y'가 성립할 수 있다. 이 경우, 각 영역에서의 실리콘 원소와 질소 원소의 함량비(x:y와 x':y')는 서로 상이하다. 이때, 동일한 밀도의 실리콘 원소에 대하여 제2 영역(122)에서는 더 많은 질소 원소가 결합하므로 상대적으로 실리콘 댕글링 본드의 개수가 작아져 전하 트랩 사이트의 밀도가 작게 된다. 상기 식에서 제1 영역(121)이 충분한 전하 트랩 사이트 밀도를 갖기 위한 조건은 x>y (즉, silicon-rich)일 수 있다.
한편, 실리콘 원소는 질소 이외의 다른 원소, 예를 들어, 산소(O)나 수소(H) 원소와도 결합할 수 있다. 따라서, 전하 트랩용 절연층(120)에 포함되어 있는 산소 원소나 수소 원소도 전하 트랩 사이트의 밀도를 결정하는 인자가 된다. 예를 들어, 전하 트랩용 절연층(120) 전체에 걸쳐서 실리콘 원소의 밀도가 동일하다는 전제하에, 전하 트랩용 절연층(120)이 산소 및/또는 수소를 더 포함한다고 가정하면, 제1 영역(121)의 구성 물질은 SixNyOzHw(x+y+z+w=1이고, x>0, y>0, z≥0, w≥0)로 표현되고, 제2 영역(122)의 구성 물질은 Six'Ny'Oz'Hw'(x'+y'+z'+w'=1이고, x>0, y>0, z'≥0, w'≥0)로 표현될 수 있다. 이때, 제1 영역(121)이 제2 영역(122)보다 전하 트랩 사이트의 밀도가 크도록 하기 위해서는 제1 영역(121)의 구성 물질에 대한 실리콘 원소의 함량(x)이 제2 영역(122)의 구성 물질에 대한 실리콘 원소의 함량(x')보다 더 크면 된다. 즉, x>x' 가 성립한다. 여기서, 제1 영역(121) 상기 z와 상기 w는 적어도 하나, 또는 모두가 0이고, 제2 영역(122)의 상기 z'와 w'는 적어도 하나, 또는 모두가 0보다 클 수 있다. 이것은 제1 영역(121)은 산소 및/또는 수소를 포함하지 않고, 제2 영역(122)은 산소 및/또는 수소를 포함함을 의미한다.
제1 영역(121)과 제2 영역(122)은 실리콘 원소 및 질소 원소의 밀도가 동일하며, 이들간의 함량비(x:y, x':y')가 서로 동일하다고 하더라도, 산소 원소나 수소 원소의 함량에 따라 전하 트랩 사이트의 밀도가 달라질 수 있다. 예를 들어, 전하 트랩용 절연층(120)이 제1 영역(121) 및 제2 영역(122)의 구별없이 모두 동일한 밀도 및 함량비의 실리콘 원소와 질소 원소로 이루어지더라도, 제2 영역(122)에 선택적으로 산소 원소 및/또는 수소 원소 등을 주입함으로써, 제2 영역(122)의 전하 트랩 사이트의 밀도를 제1 영역(121)보다 낮출 수 있다. 여기서, 산소 원소나 수소 원소 대신, 또는 함께 질소 원소를 제2 영역(122)에 선택적으로 주입하더라도, 동일한 효과가 있음은 물론이다.
상술한 방법들에 따라 제1 영역(121)의 전하 트랩 사이트 밀도를 충분히 크도록 조절하고, 제2 영역(122)의 전하 트랩 사이트 밀도를 충분히 작게 조절하면, 제1 영역(121)은 실질적으로 전하를 트랩하여 데이터를 저장하는 영역이 되며, 제2 영역(122)은 실질적으로 데이터 저장과 무관한 영역이 될 수 있다.
제1 영역(121)은 실질적으로 전하 트랩층으로 작용할 수 있기 때문에, 제1 영역(121)의 위치는 통상의 비휘발성 메모리 소자에서의 전하 트랩층 위치와 유사할 수 있을 것이다. 즉, 상대적으로 전하 트랩 사이트의 밀도가 큰 제1 영역(121)은 대부분 상부의 게이트 전극(140) 및 하부의 채널 영역(104)과 오버랩되도록 위치할 수 있다. 상대적으로 전하 트랩 사이트의 밀도가 작은 제2 영역(122)은 게이트 전극(140)을 기준으로 제1 영역(121)의 외측에 위치한다. 제1 영역(121)과 제2 영역(122)의 전체적인 위치 관계는 제1 영역(121)이 게이트 전극(140)의 중심부 아래(또는 채널 영역(104)의 중심부 위)를 점유하며, 제2 영역(122)이 그 외측을 둘러싸는 것이다. 따라서, 제1 영역(121)은 적어도 게이트 전극(140)의 중심축(AX)을 포함하여 게이트 전극(140)과 오버랩된다. 게이트 전극(140)이 도 2에 도시된 것처럼 일방향으로 연장되어 있는 경우, 제1 영역(121)도 게이트 전극(140)을 따라 함께 연장된다.
제1 영역(121)과 제2 영역(122)의 경계는 게이트 전극(140)의 중심축(AX)으로부터 이격된다. 나아가, 제1 영역(121)과 제2 영역(122)의 경계는 스페이서(160)의 외측벽에 정렬되거나 그보다 내측에 위치한다. 여기서 "내측"은 게이트 전극(140)의 중심축(AX) 방향을 의미한다. 상술한 바와 같이 제1 영역(121)이 실질적으로 전하 트랩층으로 작용하며, 제2 영역(122)은 전하 트랩과는 무관하다고 하면, 제1 영역(121)과 제2 영역(122)의 경계가 스페이서(160)의 외측벽보다 내측에 위치 한 것은, 적어도 전하 트랩 관점에서는 전하 트랩층이 스페이서(160)의 외측벽으로부터 내측으로 리세스된 것과 실질적으로 유사한 구조인 것으로 이해될 수 있다. 동일한 게이트 선폭에 대해 제1 영역(121)과 제2 영역(122)의 경계가 내측에 위치할수록(즉, 게이트 전극(140)의 중심축(AX)에 가까이 위치할수록) 제1 영역(121)의 폭은 감소한다.
제1 영역(121)과 제2 영역(122)의 경계는 게이트 전극(140)의 측벽을 기준으로, 게이트 전극(140)의 측벽보다 외측에 위치하거나, 게이트 전극(140)의 측벽과 정렬되거나, 게이트 전극(140)의 측벽보다 내측에 위치할 수 있다. 다만, 상기한 제1 영역(121)과 제2 영역(122)의 경계와 게이트 전극(140)의 측벽 간 위치 관계에 따라, 제1 영역(121)에서의 외측 전하 스프레딩(lateral charge spreading) 정도에 차이가 있다.
비휘발성 메모리 소자(10)의 쓰기 동작시, 전하는 주로 게이트 전극(140)의 수직 방향 전계에 따른 영향으로 전하 트랩용 절연층(120)에 주입된다. 예를 들어, 제1 영역(121)과 제2 영역(122)의 경계가 게이트 전극(140)의 측벽보다 외측에 위치한다고 가정하면, 쓰기 동작시 전하는 제1 영역(121) 중 게이트 전극(140)에 오버랩되어 있는 구간으로 주입된다. 그러나, 제1 영역(121) 내에 주입된 전하는 게이트 전극(140)과 오버랩되어 있는 구간 내에만 고정되어 위치하는 것이 아니라, 동일한 에너지 준위를 갖는 제1 영역(121)의 전체 구간으로 넓게 스프레딩된다. 따라서, 쓰기 동작 후에는 제1 영역(121) 중 게이트 전극(140)의 측벽으로부터 외측으로 돌출된 구간에도 전하가 위치하게 된다. 그런데, 상기 돌출된 구간은 게이트 전극(140)의 수직 전계가 직접 작용하지 않는 구간이므로, 소거 동작을 위해 게이트 전극(140)에 전압이 인가되더라도 돌출된 구간에 주입되어 있는 전하는 소거되지 않고 잔류하는 현상이 발생한다. 이렇게 제1 영역(121)에 전하가 잔류하면, 트랜지스터의 문턱 전압에 영향을 주는 등 소자 특성을 열화시킨다. 이와 같은 현상은 상기 돌출된 구간이 클수록 심화된다.
따라서, 외측 전하 스프레딩 현상을 감소시키기 위해서는 제1 영역(121)이 게이트 전극(140)의 측벽으로부터 돌출된 구간이 작은 것이 바람직하다. 따라서, 상기한 바와 같이 제1 영역(121)과 제2 영역(122)의 경계가 적어도 스페이서(160)의 외측벽에 정렬되거나 그보다 내측에 위치하면, 과도한 외측 전하 스프레딩 현상을 방지할 수 있다. 나아가, 제1 영역(121)과 제2 영역(122)의 경계가 게이트 전극(140)의 측벽에 정렬되거나, 그보다 내측에 위치하게 되면, 외측 전하 스프레딩 현상이 더욱 방지될 수 있다. 그러나, 제1 영역(121)과 제2 영역(122)의 경계가 게이트 전극(140)의 측벽으로부터 과도하게 내측에 위치하게 되면, 제1 영역(121)의 폭이 감소하는 결과를 초래하여 전하 저장 용량이 작아지므로, 이러한 점들을 함께 고려하여 제1 영역(121)과 제2 영역(122) 경계의 상대적 위치를 결정할 수 있을 것이다. 외측 전하 스프레딩 현상을 감소시키면서도, 충분한 양의 전하를 저장할 수 있는 하나의 예시적인 기준은 제1 영역(121)과 제2 영역(122)의 경계를 스페이서(160)와 게이트 전극(140)의 측벽 사이에 위치시키는 것이다. 그러나, 이는 예시일 뿐이며, 본 발명이 상기 예시에 제한되지 않음은 물론이다.
상술한 바와 같이, 제1 영역(121)과 제2 영역(122)은 물리적인 패터닝에 의 하는 것이 아니라, 이들을 구성하는 물질이나 그들의 조성비에 의해 구별된다. 따라서, 제1 영역(121)과 제2 영역(122)의 경계는 물리적인 패터닝에 의한 어택을 받지 않는다. 그 결과, 실질적으로 전하 트랩층으로 기능하는 제1 영역(121)의 전기적 특성 저하가 방지될 수 있다. 나아가, 전하 트랩용 절연층(120)은 게이트 전극(140) 형성 영역 이외에까지 연장되어 반도체 기판(100)의 전면을 덮고 있기 때문에, 하부 구조물, 예를 들면 터널층(110)이나 소스/드레인 영역(102)을 에칭 공정 등에 노출하지 않아, 이들의 전기적 특성을 보호할 수 있는 장점이 있다.
본 발명의 몇몇 실시예에서는 전하 트랩용 절연층(120)과 게이트 전극(140) 사이에는 블록킹층(130)이, 전하 트랩용 절연층(120)과 반도체 기판(100) 사이에는 터널층(110)이 각각 개재된다.
블록킹층(130)은 전하 트랩용 절연층(120)의 제1 영역(121) 상에 형성되며, 제1 영역(121)에 트랩된 전자가 게이트 전극(140) 측으로 방출되는 것을 차폐한다. 블록킹층(130)은 예컨대, 실리콘 산화막으로 이루어지거나, 미국특허공개 제2004/0169238호에 개시된 것처럼 고유전막, 고유전막/실리콘 산화막의 이중막, 실리콘 산화막/고유전막의 이중막, 실리콘 산화막/고유전막/실리콘 산화막의 삼중막 등으로 이루어질 수 있다. 상기 고유전막은 주기율표 상의 Ⅲ족 원소 또는 ⅤB족 원소의 금속 산화물이나 금속산질화물일 수 있다. 상기 블록킹층(130)을 구성하는 물질을 포함하여 상기 미국특허공개 제2004/0169238호에 개시된 내용은 본 명세서에 충분히 개시된 것처럼 원용되어 통합된다. 블록킹층(130)의 두께는 약 50 내지 250Å일 수 있다.
블록킹층(130)은 상술한 전하 트랩용 절연층(120)과는 달리 반도체 기판(100)의 전면에 형성되지 않고, 소정 패턴으로 패터닝되어 있다. 패터닝된 블록킹층(130)의 측벽은 스페이서(120)의 외측벽과 게이트 전극(140)의 측벽 사이에 위치할 수 있다.
한편, 블록킹층(130)의 패터닝된 측벽은 패터닝 공정을 통하여 형성된 디펙(defect)을 포함할 수 있다. 예를 들어, 블록킹층(130)이 AlO 등과 같은 금속 산화물로 이루어진 경우 블록킹층(130) 패터닝시에 블록킹층(130) 측벽에 전도성 폴리머가 생성될 수 있다. 블록킹층(130) 측벽에 생성된 전도성 폴리머는 게이트 전극(140) 측으로부터 전하 트랩용 절연층(120)의 제1 영역(121) 측으로 원하지 않는 전자 이동 경로를 형성함으로써, 항복 전압을 열화시킬 수 있다. 이러한 현상을 방지하기 위하여 블록킹층(130)의 측벽은 게이트 전극(140)의 측벽보다 외측에 위치하는 것이 바람직하다. 이는 블록킹층(130)의 측벽이 게이트 전극(140)으로부터 이격될수록 게이트 전극(140)에 의한 전계에 영향이 줄어들기 때문에, 블록킹층(130) 측벽에 생성된 전도성 폴리머에 의한 전자 이동 경로 형성이 방지되거나, 최소화될 수 있기 때문이다.
한편, 블록킹층(130)이 게이트 전극(140)의 측벽으로부터 돌출된 정도는 하부 전하 트랩용 절연층(120)의 제1 영역(121) 형성에 영향을 줄 수 있다. 예를 들어, 제2 영역(122)은 후술하는 제조 방법에서 상세히 설명하겠지만, 전하 트랩용 절연층(120)에 질소 원소, 산소 원소, 수소 원소 등과 같은 전하 트랩 사이트 소멸 원소를 주입함으로써 형성된다. 이때, 블록킹층(130)이 원소의 주입 마스크로 이용 된다. 따라서, 하부 전하 트랩용 절연층(120) 중 블록킹층(130)이 가리지 않는 노출된 영역이 제2 영역(122)으로 전환된다. 나아가, 주입된 원소들이 내측 방향, 다시 말하면 게이트 전극(140)의 중심축(AX) 방향으로의 확산에 따라 제2 영역(122)은 게이트 전극(140)의 중심축(AX) 방향으로 연장된다. 주입된 원소들이 확산되지 않은 영역은 제1 영역(121)이 된다.
상기 관점에서, 제1 영역(121)과 제2 영역(122)의 경계는 블록킹층(130)이 전하 트랩용 절연층(120)을 덮는 정도 및 주입된 원소들이 확산되는 정도에 따라 달라질 수 있음을 알 수 있다. 즉, 블록킹층(130)이 게이트 전극(140)의 측벽으로부터 너무 많이 돌출되어 하부의 전하 트랩용 절연층(120)을 너무 많이 가리게 되면, 제1 영역(121)과 제2 영역(122)의 경계가 게이트 전극(140)의 중심축(AX)으로 방향으로 접근하는 것이 어려워짐을 예상할 수 있다. 예를 들어, 블록킹층(130)이 스페이서(160)의 외측벽보다도 훨씬 더 돌출되도록 형성되면, 확산에 의한 제2 영역(122)의 연장이 제한적임을 감안할 때, 제1 영역(121)과 제2 영역(122)의 경계도 게이트 전극(140)의 측벽으로부터 외측으로 멀리 이격되어 위치할 수 있을 것이다. 극단적으로, 제1 영역(121)과 제2 영역(122)의 경계는 스페이서(160)의 외측벽보다도 더 외측에 위치할 수 있을 것이다. 이렇게 제1 영역(121)과 제2 영역(122)이 게이트 전극(140)의 측벽으로부터 멀리 이격되어 위치하게 되면, 상술한 바와 같이 전하가 스프레딩될 수 있는 영역이 증가하므로, 소자 특성이 열화된다.
상기 개시된 내용으로부터 블록킹층(130)의 게이트 전극(140) 측벽으로부터 돌출된 정도에 따른 항복 전압 열화의 방지 및 외측 전하 스프레딩 현상 방지는 트 레이드 오프(trade off) 관계에 있음을 이해할 수 있다. 따라서, 블록킹층(130)의 돌출 정도는 이들을 적절히 만족할 수 있는 범위 내에서 제어될 수 있을 것이다. 적용될 수 있는 하나의 예는 도 1에 도시된 바와 같이 블록킹층(130)의 측벽이 스페이서(160)의 외측벽에 정렬되도록 하는 것이다. 이 경우, 스페이서(160)를 식각 마스크로 이용하여 블록킹층(130)을 패터닝할 수 있기 때문에, 제조 공정이 용이한 장점이 있다.
항복 전압 열화가 크게 문제되지 않는 경우에는 외측 전하 스프레딩 현상을 더욱 확실히 방지하기 위해, 도 3에 도시된 바와 같이 블록킹층(130_1)의 측벽은 스페이서(160)의 외측벽보다 내측으로 리세스될 수 있다. 블록킹층(130_1)이 리세스되면, 하부의 전하 트랩용 절연층(120)이 보다 많이 노출되기 때문에, 제1 영역(121)과 제2 영역(122)의 경계가 게이트 전극(140)의 중심축(AX) 방향으로의 접근이 더욱 용이하다. 즉, 외측 전하 스프레딩 방지에 유리하다.
다시 도 1 및 도 2를 참조하면, 터널층(110)은 반도체 기판(100)과 전하 트랩용 절연층(120)을 전기적으로 절연하며, 게이트 전극(140)으로부터 인가된 전압을 반도체 기판(100)의 채널 영역(104)에 커플링함으로써, 채널 영역(104)을 인버전(inversion)하는 역할을 한다. 나아가, 터널층(110)은 반도체 기판(100)으로부터 전하 트랩용 절연층(120)의 제1 영역(121) 측으로 전자가 주입되거나, 전하 트랩용 절연층(120)의 제1 영역(121)으로부터 반도체 기판(100) 측으로 전자가 소거될 때의 전자 이동 통로가 된다. 터널층(110)은 도 1에 도시된 바와 같이, 반도체 기판(100)의 전면에 형성될 수도 있지만, 패터닝되어 게이트 전극(140)의 측벽에 정 렬될 수도 있다.
터널층(110)은 예를 들어 실리콘 산화물 또는 실리콘 산질화물로 이루어질 수 있으며, 이들이 적층된 다층막으로 이루어질 수도 있다. 본 발명의 몇몇 실시예는 터널층(110)이 실리콘 산화막/실리콘 질화막/실리콘 산화막의 3중막으로 이루어진 것을 포함한다. 터널층(110)의 두께는 예컨대, 약 20 내지 100Å일 수 있다.
도 4 내지 도 8은 본 발명의 다른 실시예들에 따른 비휘발성 메모리 소자의 단면도를 도시한다. 이하의 실시예들에서, 상술한 도 1 및 도 3의 실시예와 동일한 구성 요소에 대해서는 중복 설명을 생략하거나 간략화하며, 차이점을 중심으로 설명하기로 한다.
도 4의 실시예에 따른 비휘발성 메모리 소자(12)는 전하 트랩용 절연층(120)이 반도체 기판(100)의 전면에 형성되지 않고, 패터닝되어 있는 점이 도 1의 실시예와 차이가 있다. 도 4는 전하 트랩용 절연층(120_1)이 스페이서(160)의 외측벽에 정렬되도록 패터닝된 경우를 예시한다. 이때, 패터닝된 전하 트랩용 절연층(120_1)의 측벽은 제2 영역(122_1)의 측벽이 된다. 나아가, 도 4에서는 블록킹층(130_1)이 도 3의 실시예에서와 같이 리세스되어 있는 경우가 예시되어 있지만, 블록킹층은 도 1에서와 같이 스페이서의 외측벽에 정렬될 수도 있음은 물론이다.
도 5는 도 1의 전하 트랩용 절연층(120) 중 제1 영역(121)만이 잔류하고, 제2 영역(122)은 제거되어 있는 것과 실질적으로 동일한 비휘발성 메모리 소자(13)를 도시한다. 도 1의 전하 트랩용 절연층(120)의 제2 영역(122)은 비휘발성 메모리 소자의 동작 특성에는 영향을 주지 않으므로, 제2 영역(122)이 제거되어 있는 것과 실질적으로 동일한 도 5의 실시예의 경우에도 도 1과 실질적으로 동일한 동작 특성을 갖는다.
도 6 및 도 7은 본 발명이 채용할 수 있는 다양한 스페이서의 예를 보여준다. 도 6 및 도 7의 실시예들에 따른 비휘발성 메모리 소자(14, 15)들은 스페이서가 제1 스페이서(161, 161_1) 및 제2 스페이서(162, 162_1)를 포함하는 점이 도 1의 실시예와 차이가 있다. 다만, 도 6에서는 제1 스페이서(161)는 L자 형상을 갖고, 제2 스페이서(162)는 통상의 스페이서 형상을 갖는 반면, 도 7에서는 제1 및 제2 스페이서(161_1, 161_2)가 모두 통상의 스페이서 형상을 갖는다. 제1 및 제2 스페이서(161, 161_1, 162, 161_2)는 각각 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막으로 이루어질 수 있다. 다만, 제조 공정상 구현 가능성이 높은 예는 제1 스페이서(161, 161_1) 및 제2 스페이서(162, 161_2)를 식각 선택비가 서로 다른 물질로 형성하는 것이다.
본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 소자는 메모리 셀 영역 및 주변 회로 영역을 포함할 수 있다. 메모리 셀 영역은 상술한 도 1, 도 3 내지 도 7의 구조를 포함할 수 있다. 도 8의 실시예에 따른 비휘발성 메모리 소자(16)는 메모리 셀 영역(MCR)이 도 7의 구조를 포함하고 있는 경우를 예시한다.
주변 회로 영역(PERI)은 메모리 셀 영역(MCR)과는 달리, 전하를 트랩하기 위한 전하 트랩용 절연층(120)을 구비하지 않는다. 또, 전하 트랩용 절연층(120)이 없으므로 블록킹층(130)도 불필요하다. 대신, 게이트 전극(240)과 반도체 기판(100) 사이에는 게이트 절연막(210)이 개재한다. 게이트 절연막(210)은 터널 층(110)과 동일한 물질 및 동일한 두께로 이루어질 수도 있지만, 요구되는 트랜지스터 특성에 따라서는 별도의 물질과 두께로 이루어질 수도 있다.
메모리 셀 영역(MCR)의 게이트 전극(140) 측벽에 형성된 스페이서는 제1 스페이서(161_1) 및 제2 스페이서(162_1)를 포함하더라도, 주변 회로 영역(PERI)의 게이트 전극(240) 측벽에 형성된 스페이서는 제1 스페이서(261)만으로 이루어질 수 있다. 대신, 주변 회로 영역(PERI)은 게이트 전극(140)과 제1 스페이서(261)를 포함하여 반도체 기판(100)의 전면을 덮는 커버막(262)을 더 포함할 수 있다. 이 경우, 게이트 절연막(210)이 커버막(262)에 의해 덮여 보호되기 때문에, 게이트 전극(240)의 측벽 부근에서 게이트 절연막(210)이 부풀어오르는, 소위 버즈빅(Bird's Beak) 현상이 방지될 수 있다. 공정 단순화 관점에서 커버막(262)은 제2 스페이서(162_1)와 동일한 물질로 이루어질 수 있다.
이하, 상술한 비휘발성 메모리 소자의 예시적인 제조 방법을 설명한다. 이하의 실시예에서, 이미 언급된 구성 요소, 구조, 형상, 재질, 치수 등은 중복 설명을 생략하거나 간략화하기로 한다.
도 9 내지 도 13b는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도시하지는 않았지만, 반도체 기판(100) 내에 소자 분리 영역을 형성하여 활성 영역을 정의한다. 소자 분리 영역의 형성은 본 기술 분야에 공지되어 있는 기술, 예컨대 STI 공정 또는 LOCOS 공정에 따른다.
이어서, 도 9에 도시된 바와 같이 반도체 기판(100) 상에 터널층(110), 전하 트랩용 절연층(120a), 블록킹용 절연층(130a)을 순차적으로 형성한다. 터널층(110)은 예컨대, 퍼니스(furnace) 공정이나 RTP(Rapid Thermal Process) 공정을 이용한 열산화 공정, 또는 CVD(Chemical Vapor Deposition), LPCVD(Low Pressure CVD), PECVD(Plasma Enhanced CVD) 등과 같은 증착 공정에 의해 형성될 수 있다. 전하 트랩용 절연층(120) 및 블록킹용 절연층은 CVD, LPCVD, PECVD 등의 방법으로 형성될 수 있다. 그러나, 이상의 공정 방법은 예시에 불과하며, 상기 적층막들을 형성하기 위해 다른 다양한 방법이 채용될 수 있음은 물론이다.
이어서, 블록킹용 절연층(130a) 상에 게이트 전극용 도전막(140a) 및 하드 마스크용막(150a)을 형성한다. 게이트 전극용 도전막(140a)은 예컨대 CVD, LPCVD, PVD(Physical Vapor Deposition), ALD(Atomic Layer Deposition), MOCVD(Metal Organic CVD) 등의 방법으로 형성될 수 있다. 하드 마스크용막(150a)은 CVD, LPCVD, PECVD 등의 방법으로 형성된다.
도 10을 참조하면, 하드 마스크용막(150a) 및 게이트 전극용 도전막(140a)을 패터닝하여 하드 마스크(150) 및 게이트 전극(140)을 형성한다. 상기 하드 마스크(150)는 포토레지스트를 이용한 사진 식각 공정으로 패터닝될 수 있다. 게이트 전극(140)은 포토레지스트(미도시) 및/또는 하드 마스크(150)를 식각 마스크로 이용한 식각 공정으로 형성될 수 있다. 정밀한 패터닝을 위하여 상기 식각은 이방성 식각인 것이 바람직하다. 이방성 식각의 대표적인 예로는 건식 식각을 들 수 있다.
도 11을 참조하면, 게이트 전극(140)의 측벽에 스페이서(160)를 형성한다. 스페이서(160)의 형성은 본 발명의 기술분야에 널리 공지된 통상적인 방법에 의한 다. 일예를 들면, 도 10의 결과물의 전면에 스페이서용막을 형성하고 에치백함으로써 도 11에 도시된 바와 같은 스페이서(160)를 형성할 수 있다.
도 12를 참조하면, 게이트 전극(140)과 스페이서(160)를 식각 마스크로 이용하여 노출되어 있는 블록킹용 절연층(130a)을 식각한다. 블록킹용 절연층(130a)의 식각은 예컨대 건식 식각으로 이루어진다. 상기 식각의 결과, 스페이서(160)의 외측벽에 정렬된 블록킹층(130)이 형성되며, 블록킹층(130) 외측으로 전하 트랩용 절연층(120a)이 노출된다.
이어서, 전하 트랩용 절연층(120a)을 제1 영역과 제1 영역보다 전하 트랩 사이트의 밀도가 작은 제2 영역으로 구분한다. 구체적인 설명을 위하여 도 13a 및 도 13b가 참조된다.
먼저, 도 12의 결과물에 전하 트랩 사이트 소멸 원소를 제공한다. 구체적으로 도 12의 결과물을 O3, O2 플라즈마, N2 플라즈마, NH3 플라즈마 또는 이들의 조합 하에서 약 300 내지 800℃의 온도로 열처리하거나, O2, N2O, NH3, H2O, H2, 또는 이들의 조합되어 있는 가스 분위기 하에서 약 800 내지 1000℃의 온도로 열처리한다. 본 발명의 몇몇 실시예는 상기 언급된 2 종류의 열처리를 모두 수행하는 것을 포함한다. 상기 각 열처리 공정은 퍼니스(furnace) 공정이나 RTP(Rapid Thermal Process) 공정으로 진행될 수 있다.
상기 열처리 결과, 도 13a에 도시된 바와 같이, 전하 트랩용 절연층(120a) 중 노출되어 있는 영역에 산소, 질소, 및/또는 수소 원소가 주입된다. 전하 트랩용 절연층(120a)에 주입된 상기 원소들은 전하 트랩용 절연층(120a) 내에 위치하는 전 하 트랩 사이트에 결합하여 그 수를 감소시킨다. 그 결과, 상대적으로 전하 트랩 사이트의 밀도가 감소되어 있는 제2 영역(122a)이 형성된다. 블록킹층(130) 등에 의해 가리워져 상기 원소들이 주입되지 않은 영역은 전하 트랩 사이트의 밀도가 유지되어 있는 제1 영역(121a)이 된다. 주입에 의해 정의되는 제1 영역(121a)과 제2 영역(122a)의 경계는 도 13a에 도시된 바와 같이 스페이서(160)의 외측벽(또는 블록킹층(130)의 측벽)이 된다.
도 13b를 참조하면, 전하 트랩용 절연층(120a)에 주입된 상기 원소들은 주입과 동시, 또는 주입 후 일정 시간이 경과함에 따라 제1 영역(121) 측으로 확산될 수 있다. 상기 원소들의 확산은 상기한 열처리 온도 조건 하에서 더욱 촉진될 수 있다. 또한, 상기 열처리 후 추가적으로 비활성 가스 분위기 또는 진공에서 약 800 내지 1100℃의 온도 조건으로 열처리를 수행함으로써, 상기 원소들의 확산을 더욱 촉진할 수 있다. 그러나, 상기 추가적 열처리의 수행은 선택적이며, 생략 가능하다. 상기 원소들의 확산은 후속의 다른 공정에서 추가적으로 이루어지는 열처리에 의해 이루어질 수도 있다.
상기 원소들이 제1 영역(121a) 측으로 확산함에 따라 제2 영역(122a)의 크기는 상대적으로 증가하고, 제1 영역(121a)의 크기는 상대적으로 줄어들게 된다. 확산에 의해 완성된 제1 영역(121)과 제2 영역(122)의 경계는 주입 직후보다 게이트 전극(140)의 중심축(AX) 측으로 근접하게 된다. 도 13b는 예시적으로 제2 영역(122)이 스페이서(160)의 외측벽과 게이트 전극(140)의 측벽 사이에까지 확장된 경우를 도시한다. 그러나, 본 기술분야의 당업자라면 본 발명이 도 13b의 예시에 제한되지 않으며, 열처리 온도, 시간, 주입 원소의 종류 등을 조절함으로써, 확장 정도를 제어할 수 있을 것임을 용이하게 이해할 수 있을 것이다.
이어서, 반도체 기판(100) 내에 불순물 이온을 주입하여 소스/드레인 영역(102)을 형성함으로써, 도 1에 도시된 바와 같은 비휘발성 메모리 소자(10)를 완성한다. 소스/드레인 영역(102)의 형성은 본 단계 이전에도 이루어질 수 있음은 자명하다.
한편, 도 3 내지 도 8에 도시되어 있는 비휘발성 메모리 장치(11-16)는 상술한 도 9 내지 도 13b의 방법을 일부 변형함으로써 제조할 수 있다.
구체적으로, 도 3에 도시되어 있는 비휘발성 메모리 소자(11)를 제조하기 위해서는 도 12를 참조하여 설명한 바와 같이 블록킹층(130)을 형성한 다음, 블록킹층(130)을 스페이서(160)의 내측으로 리세스시키는 것을 더 수행한다. 상기 리세스는 예컨대 습식 식각 등과 같은 등방성 식각에 의해 이루어질 수 있다. 이때, 적용되는 에천트는 블록킹층(130)에 대한 식각 선택비가 주변의 다른 막질에 대한 식각 선택비보다 높은 것이 사용됨은 물론이다.
블록킹층이 리세스되면(도 3의 "131" 참조), 전하 트랩용 절연층(120) 중 외부로 노출되는 구간이 더 커지므로, 원소 주입에 따른 제2 영역(122)의 면적이 증가한다. 따라서, 도 13b의 단계까지 거치게 되면 제1 영역(121)과 제2 영역(122)의 경계가 게이트 전극(140)의 중심축(AX) 방향으로 더욱 근접할 수 있을 것이다.
도 4에 도시되어 있는 비휘발성 메모리 소자(12)를 제조하기 위해서는 상기한 바와 같이 블록킹층(130)의 패터닝 후 계속해서 노출되어 있는 전하 트랩용 절 연층(120)을 식각한다. 전하 트랩용 절연층(120) 중, 블록킹층(130)에 의해 가리지 않고 노출되어 있는 영역을 보다 충분히 확보하기 위해서는 이후, 도 3의 실시예에서와 같이 블록킹층(130)을 리세스시키는 것을 더 수행한다.
도 5에 도시되어 있는 비휘발성 메모리 소자(13)를 제조하기 위해서는 블록킹층(130)의 패터닝 후, 계속해서 노출되어 있는 전하 트랩용 절연층(120)을 식각한다. 이후, 전하 트랩용 절연층(120)을 내측으로 리세스시킨다(도 5의 "121" 참조). 상기 리세스는 예컨대 습식 식각 등과 같은 등방성 식각에 의해 이루어질 수 있다. 이때, 적용되는 에천트는 전하 트랩용 절연층(120)에 대한 식각 선택비가 주변의 다른 막질에 대한 식각 선택비보다 높은 것이 사용됨은 물론이다. 한편, 별도의 리세스 공정 없이 전하 트랩용 절연층(120) 식각시 등방성 식각을 이용함으로써, 리세스된 전하 트랩용 절연층(120)을 형성하는 것도 가능하다. 도 5의 실시예는 도 1의 제2 영역(122)에 해당하는 부분이 제거되어 있기 때문에, 도 13a 및 도 13b의 단계는 불필요하다.
도 6 및 도 7에 도시되어 있는 비휘발성 메모리 소자(14, 15)를 제조하기 위해서는 도 11의 단계의 변형이 요구된다. 구체적으로, 도 6의 실시예의 경우에는 제1 스페이서용 절연막과 제2 스페이서용 절연막을 순차적으로 증착한 다음, 에치백함으로써 제1 및 제2 스페이서(161, 162)를 형성한다. 도 7의 실시예의 경우에는 제1 스페이서용 절연막을 증착하고 에치백하여 제1 스페이서(161_1)를 형성하고, 이어서, 제2 스페이서용 절연막을 증착한 다음 에치백하여 제2 스페이서(162_1)를 형성한다.
도 8에 도시되어 있는 비휘발성 메모리 소자(16)를 제조하기 위해서는 반도체 기판(100)을 메모리 셀 영역(MCR)과 주변 회로 영역(PERI)으로 구분할 것이 요구된다. 메모리 셀 영역(MCR)의 경우에는 도 7의 비휘발성 메모리 소자(15)를 형성하는 것과 실질적으로 동일한 방법으로 구조물들을 형성한다. 주변 회로 영역(PERI)의 구조물들은 메모리 셀 영역(MCR)의 구조물들과 동시에 또는 별도의 공정으로 형성한다. 동시에 형성될 수 있는 구조물들은 형성되는 트랜지스터의 종류 및 특성에 따라 달라질 것이다.
예를 들어 스페이서의 경우, 메모리 셀 영역(MCR)과 주변 회로 영역(PERI)이 일부 동시에 형성될 수 있다. 즉, 주변 회로 영역(PERI)의 제1 스페이서(261)는 메모리 셀 영역(MCR)의 제1 스페이서(161_1)와 동시에 형성한다. 이어서, 메모리 셀 영역(MCR)에 제2 스페이서용 절연막을 형성할 때, 주변 회로 영역(PERI)에도 제2 스페이서용 절연막을 함께 형성한다. 다만, 메모리 셀 영역(MCR)에서 제2 스페이서용 절연막을 에치백하여 제2 스페이서(162_1)를 형성하는 동안, 주변 회로 영역(PERI)의 제2 스페이서용 절연막은 포토레지스트 등에 의해 보호한다. 주변 회로 영역(PERI)에 잔류하는 제2 스페이서용 절연막은 커버막(262)이 된다.
이상에서 설명한 비휘발성 메모리 소자들(10-16)은 NAND 타입의 비휘발성 메모리 소자 또는 NOR 타입의 비휘발성 메모리 소자로서 사용될 수 있다. 나아가, 상기한 비휘발성 메모리 소자들(10-16)은 다양한 메모리 시스템에 적용될 수 있다. 도 14는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 개략도이다.
도 14를 참조하면, 메모리 시스템(300)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보 전달 및/또는 수용 시스템(system transmitting and/or receiving information) 등과 같은 모바일 시스템에 적용될 수 있다.
메모리 시스템(300)은 컨트롤러(310), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(320), 메모리(330), 인터페이스(340), 및 버스(350)를 포함한다. 메모리(330)와 인터페이스(340)는 버스(350)를 통해 상호 소통된다.
컨트롤러(310)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(330)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 메모리(330)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다.
인터페이스(340)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자에 의하면, 외측 전하 스프 레딩이 방지되어 문턱 전압의 변화에 따른 소자 특성 열화를 방지하면서도, 동시에 항복 전압 열화를 방지할 수 있다.
Claims (22)
- 반도체 기판;상기 반도체 기판 상에 형성되며, 제1 영역, 및 상기 제1 영역보다 전하 트랩 사이트의 밀도가 작은 제2 영역을 포함하는 전하 트랩용 절연층; 및상기 전하 트랩용 절연층 상에 형성된 게이트 전극을 포함하되,상기 제1 영역은 상기 게이트 전극과 오버랩되며,상기 제2 영역은 상기 게이트 전극을 기준으로 상기 제1 영역의 외측에 위치하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 제1 영역은 상기 게이트 전극의 중심축을 포함하여 상기 게이트 전극과 오버랩되고, 상기 제1 영역 및 상기 제2 영역의 경계는 상기 게이트 전극의 중심축으로부터 이격되어 있는 비휘발성 메모리 소자.
- 제2 항에 있어서,상기 전하 트랩용 절연층 및 상기 게이트 전극 사이에 개재되며, 측벽이 상기 게이트 전극의 측벽으로부터 외측으로 돌출되어 있는 블록킹층을 더 포함하는 비휘발성 메모리 소자.
- 제3 항에 있어서, 상기 제1 영역 및 상기 제2 영역의 경계는 상기 블록킹층의 측벽보다 내측에 위치하는 비휘발성 메모리 소자.
- 제3 항에 있어서,상기 게이트 전극 측벽에 형성된 스페이서를 더 포함하되,상기 제1 영역 및 상기 제2 영역의 경계는 상기 스페이서의 외측벽의 내측에 위치하는 비휘발성 메모리 소자.
- 제5 항에 있어서,상기 블록킹층의 측벽은 상기 스페이서의 외측벽에 정렬되거나, 상기 스페이서의 외측벽의 내측에 위치하는 비휘발성 메모리 소자.
- 제5 항에 있어서,상기 전하 트랩용 절연층은 상기 제2 영역의 외측벽이 상기 스페이서의 외측벽에 정렬되도록 패터닝되어 있는 비휘발성 메모리 소자.
- 제2 항에 있어서,상기 전하 트랩용 절연층은 실리콘(Si) 및 질소(N)를 포함하되,상기 제1 영역의 전체 구성물질에 대한 실리콘의 함량은 상기 제2 영역의 전체 구성물질에 대한 실리콘의 함량보다 큰 비휘발성 메모리 소자.
- 제8 항에 있어서,상기 전하 트랩용 절연층은 산소(O) 또는 수소(H)를 더 포함하되,상기 제1 영역의 상기 산소 또는 수소의 함량은 0이거나 상기 제2 영역의 상기 산소 또는 수소의 함량보다 작은 비휘발성 메모리 소자.
- 반도체 기판;상기 반도체 기판 상에 형성된 전하 트랩용 절연층;상기 전하 트랩용 절연층 상에 형성된 블록킹층; 및상기 블록킹층 상에 형성된 게이트 전극을 포함하되,상기 블록킹층의 측벽은 상기 게이트 전극의 측벽으로부터 외측으로 돌출되어 있고,상기 전하 트랩용 절연층의 측벽은 상기 블록킹층의 측벽과 상기 게이트 전극의 측벽 사이에 위치하는 비휘발성 메모리 소자.
- 제10 항에 있어서,상기 게이트 전극 측벽에 형성된 스페이서를 더 포함하되,상기 블록킹층의 측벽은 상기 스페이서의 외측벽에 정렬되거나, 상기 게이트 전극의 측벽과 상기 블록킹층의 측벽 사이에 위치하는 비휘발성 메모리 소자.
- 제1 영역, 및 상기 제1 영역보다 전하 트랩 사이트의 밀도가 작은 제2 영역을 포함하는 전하 트랩용 절연층, 및 상기 전하 트랩용 절연층 상에 형성된 제1 게이트 전극을 포함하는 메모리 셀 영역으로서,상기 제1 영역은 상기 게이트 전극과 오버랩되며,상기 제2 영역은 상기 게이트 전극을 기준으로 상기 제1 영역의 외측에 위치하는 메모리 셀 영역; 및게이트 절연막, 및 상기 게이트 절연막 상에 형성된 제2 게이트 전극을 포함하는 주변 회로 영역을 포함하는 비휘발성 메모리 소자.
- 반도체 기판 상에 제1 영역, 및 상기 제1 영역보다 전하 트랩 사이트의 밀도가 작은 제2 영역을 포함하는 전하 트랩용 절연층을 형성하고,상기 전하 트랩용 절연층 상에 게이트 전극을 형성하는 것을 포함하되,상기 전하 트랩용 절연층을 형성하는 것은 상기 제1 영역이 상기 게이트 전극과 오버랩되며,상기 제2 영역이 상기 게이트 전극을 기준으로 상기 제1 영역의 외측에 위치하도록 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제13 항에 있어서,상기 전하 트랩용 절연층을 형성하는 것은상기 제1 영역이 상기 게이트 전극의 중심축을 포함하여 상기 게이트 전극과 오버랩되고, 상기 제1 영역 및 상기 제2 영역의 경계가 상기 게이트 전극의 중심축으로부터 이격되도록 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제14 항에 있어서,상기 전하 트랩용 절연층 및 상기 게이트 전극 사이에 개재되며, 측벽이 상기 게이트 전극의 측벽으로부터 외측으로 돌출되어 있는 블록킹층을 형성하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제14 항에 있어서,상기 전하 트랩용 절연층은 실리콘(Si) 및 질소(N)를 포함하며,상기 전하 트랩용 절연층을 형성하는 것은 상기 제1 영역의 전체 구성물질에 대한 실리콘의 함량이 상기 제2 영역의 전체 구성물질에 대한 실리콘의 함량보다 크도록 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제16 항에 있어서,상기 전하 트랩용 절연층은 산소(O) 또는 수소(H)를 더 포함하며,상기 전하 트랩용 절연층을 형성하는 것은 상기 제1 영역의 상기 산소 또는 수소의 함량이 0이거나 상기 제2 영역의 상기 산소 또는 수소의 함량보다 작도록 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 반도체 기판 상에 전하 트랩용 절연층, 및 블록킹용 절연층을 형성하고,상기 블록킹용 절연층 상에 게이트 전극을 형성하고,상기 게이트 전극의 측벽에 스페이서를 형성하고,상기 게이트 전극 및 상기 스페이서를 식각 마스크로 이용하여 상기 블록킹용 절연층을 식각하여 하부의 전하 트랩용 절연층을 부분적으로 노출하고,상기 노출된 전하 트랩용 절연층에 전하 트랩 사이트 소멸 원소를 제공하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제18 항에 있어서,상기 전하 트랩 사이트 소멸 원소를 제공하는 것은 상기 결과물을 O3, O2 플라즈마, N2 플라즈마, NH3 플라즈마 또는 이들의 조합 하에서 300 내지 800℃의 온도로 제1 열처리하거나, 상기 결과물을 O2, N2O, NH3, H2O, H2, 또는 이들의 조합되어 있는 가스 분위기 하에서 약 800 내지 1000℃의 온도로 제2 열처리하거나, 상기 제1 및 제2 열처리를 모두 수행하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제19 항에 있어서,비활성 가스 분위기 또는 진공에서 800 내지 1100℃의 온도 조건으로 열처리하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제18 항에 있어서,상기 전하 트랩 사이트 소멸 원소를 제공하기 전에, 상기 블록킹층을 리세스시키는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제18 항에 있어서,상기 전하 트랩 사이트 소멸 원소를 제공하기 전에, 상기 게이트 전극 및 상기 스페이서를 식각 마스크로 이용하여 상기 전하 트랩용 절연층을 식각하는 것을 더 포함하는 비휘발성 메모리 소자의 제조 방법.
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