JP4147174B2 - パワーオンリセット回路 - Google Patents
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図1は本発明の実施の形態1におけるパワーオンリセット回路の構成を示す回路図である。同図に示すパワーオンリセット回路は、電源VDDと接地との間に電流源IS0と充電用コンデンサC0の直列回路が挿入され、充電用コンデンサC0の上部電極A点に、遅延用スイッチング素子としてのPMOSトランジスタP0を介して、パワーオンリセット信号を出力するインバータINV0の入力B点が接続され、インバータINV0の出力C点にパワーオンリセット信号PORを出力するインバータINV1の入力が接続されている。遅延用スイッチング素子としてのPMOSトランジスタP0は、そのソースが充電用コンデンサC0の上部電極A点に接続され、そのドレインがインバータINV0の入力B点に接続され、トランジスタP0のゲート電位をゲート電位制御回路1によって制御するように構成されている。電流源IS0は、抵抗素子やトランジスタで構成される。先に説明した図14に示す従来回路との相違点は、充電用コンデンサC0の上部電極A点とインバータINV0の入力B点との間に、ゲートがゲート電位制御回路1で制御されるトランジスタP0が挿入されている点である。
本発明の実施の形態2はゲート電位制御回路1の具体的構成にかかわるものである。図3は本発明の実施の形態2におけるパワーオンリセット回路の構成を示す回路図である。ゲート電位制御回路1は、電源VDDと接地との間に直列接続された電流源IS1と2つの電圧降下用ダイオードD0,D1からなり、電流源IS1と電圧降下用ダイオードD0の接続点を遅延用スイッチング素子であるPMOSトランジスタP0のゲートに接続する構成である。
本発明の実施の形態3もゲート電位制御回路1の具体的構成にかかわるものである。図4は本発明の実施の形態3におけるパワーオンリセット回路の構成を示す回路図である。ゲート電位制御回路1は、電源VDDと接地の間に直列接続された電流源IS1とPMOSトランジスタP1とNMOSトランジスタN0からなり、トランジスタP1,N0のゲートは、トランジスタP1とN0の接続点と接続されており、電流源IS1とPMOSトランジスタP1との接続点をPMOSトランジスタP0のゲートに接続する構成である。これは、実施の形態2の図3において、電圧降下用ダイオードD0,D1の代わりに、PMOSトランジスタP1とNMOSトランジスタN0を用いて、それぞれのゲートとドレインを互いに接続することによりダイオード化したものに相当する。
本発明の実施の形態4は、上記の実施の形態2において、さらに消費電流の削減を図るものである。図5は本発明の実施の形態4におけるパワーオンリセット回路の構成を示す回路図である。図3に示した実施の形態2との相違点は、ゲート電位制御回路1における電流源IS1と電圧降下用ダイオードD0,D1の直列接続にさらに、電流遮断用スイッチング素子としてのNMOSトランジスタN1が接続されている点である。NMOSトランジスタN1のゲートは、インバータINV0の出力C点と接続されている。
本発明の実施の形態5は、上記の実施の形態2において、さらに消費電流の削減を図るとともに、電源電圧の変動に対応するものである。図6は本発明の実施の形態5におけるパワーオンリセット回路の構成を示す回路図である。図3に示した実施の形態2との相違点は、電源VDDと充電用コンデンサC0の上部電極A点との間に充電加速用スイッチング素子としてのPMOSトランジスタP2を接続し、PMOSトランジスタP2のゲートをインバータINV0の出力に接続している点である。
本発明の実施の形態6は、上記実施の形態5の変形に相当するものである。図7は本発明の実施の形態6におけるパワーオンリセット回路の構成を示す回路図である。図3に示した実施の形態2との相違点は、電源VDDとインバータINV0の入力B点との間に充電加速用スイッチング素子としてのPMOSトランジスタP3を接続し、PMOSトランジスタP3のゲートをインバータINV0の出力に接続している点である。
本発明の実施の形態7は、上記の実施の形態2において、さらに動作の安定化を図るものである。図8は本発明の実施の形態7におけるパワーオンリセット回路の構成を示す回路図である。図3に示した実施の形態2との相違点は、インバータINV0の入力B点と接地との間に電位安定用コンデンサC1を接続している点である。
本発明の実施の形態8は、電源電圧が短時間でオフオンしたときでも、パワーオンリセット信号の出力動作を安定的に開始できるようにするものである。図9は本発明の実施の形態8におけるパワーオンリセット回路の構成を示す回路図である。図8に示した実施の形態7との相違点は、電源電圧低下時に充電用コンデンサC0の電荷を放電するための放電用スイッチング素子としてのNMOSトランジスタN2をA点と接地との間に接続し、同じく電源電圧低下時に電位安定用コンデンサC1の電荷を放電するための放電用スイッチング素子としてのNMOSトランジスタN3をB点と接地との間に接続し、これら両NMOSトランジスタN2,N3のゲート電位を制御する放電制御回路2を具備している点である。
本発明の実施の形態9は、電流削減とチャタリング抑止に加えて、電源電圧低下時の初期化を確実化するものである。図10は本発明の実施の形態9におけるパワーオンリセット回路の構成を示す回路図である。図9に示した実施の形態8との相違点は、電源電圧とインバータの入力B点との間に、充電加速用スイッチング素子としてのPMOSトランジスタP4と加速停止用スイッチング素子としてのPMOSトランジスタP5を直列に接続しており、PMOSトランジスタP4のゲートはインバータINV0の出力と接続され、PMOSトランジスタP5のゲートは放電制御回路2の出力と接続されている点である。
本発明の実施の形態10は、上記の実施の形態8において、電源の再投入時においてもパワーオンリセット信号の出力動作を安定的に開始させるものである。図11は本発明の実施の形態10におけるパワーオンリセット回路の構成を示す回路図である。図9に示した実施の形態8との相違点は、充電用コンデンサC0の上部電極と遅延用スイッチング素子であるPMOSトランジスタP0の間に充電抑止用ダイオードD2が接続されている点である。
本発明の実施の形態11は、上記実施の形態10の変形に相当するものである。図12は本発明の実施の形態11におけるパワーオンリセット回路の構成を示す回路図である。図11に示した実施の形態10との相違点は、充電抑止用ダイオードD2の代わりにNMOSトランジスタN4を用いており、NMOSトランジスタN4のゲートがA点と接続されている点である。これは、NMOSトランジスタN4のゲートとドレインを互いに接続することによりダイオード化したものに相当する。本実施形態で期待される効果は、図11に示した第10の実施形態の効果と同様であり、また、構成素子がトランジスタとされていることから、半導体装置の集積度が増す。
図13は本発明の実施の形態12におけるパワーオンリセット回路の構成を示す回路図である。図11に示した実施の形態10との相違点は、充電用コンデンサC0の上部電極A点とインバータINV0の入力B点との間にインピーダンス低減用スイッチング素子としてのPMOSトランジスタP6を接続し、PMOSトランジスタP6のゲートをインバータINV0の出力に接続している点である。
2 放電制御回路
IS0,IS1 電流源
C0 充電用コンデンサ
C1 電位安定用コンデンサ
P0 遅延用スイッチング素子としてのPMOSトランジスタ
P1 ダイオード化されたPMOSトランジスタ
P2,P3,P4 充電加速用スイッチング素子としてのPMOSトランジスタ
P5 加速停止用スイッチング素子としてのPMOSトランジスタ
P6 インピーダンス低減用スイッチング素子としてのPMOSトランジスタ
N0 ダイオード化されたNMOSトランジスタ
N1 電流遮断用スイッチング素子としてのNMOSトランジスタ
N2,N3 放電用スイッチング素子としてのNMOSトランジスタ
N4 ダイオード化されたNMOSトランジスタ
D0,D1 電圧降下用ダイオード
D2 充電抑止用ダイオード
INV0,INV1 インバータ
Claims (12)
- 電源と接地との間に挿入された、電流源と充電用コンデンサとの直列回路と、
前記充電用コンデンサの上部電極に接続されてパワーオンリセット信号を出力するインバータと、
前記充電用コンデンサの上部電極と前記インバータの入力との間に挿入された遅延用スイッチング素子と、
前記遅延用スイッチング素子のゲート電位を制御するゲート電位制御手段と
を備えたパワーオンリセット回路。 - 前記ゲート電位制御手段は、電源と接地との間に直列接続された、電流源と1つ以上の電圧降下用ダイオードからなり、前記電流源と前記電圧降下用ダイオードとの接続点または当該ダイオードどうしの接続点の内のいずれかの接続点が前記遅延用スイッチング素子のゲートに接続されている請求項1に記載のパワーオンリセット回路。
- 前記電圧降下用ダイオードの代わりに、ゲートとドレインが接続されたトランジスタが用いられている請求項2に記載のパワーオンリセット回路。
- 前記ゲート電位制御手段にさらに電流遮断用スイッチング素子が直列に接続され、前記電流遮断用スイッチング素子のゲートが前記インバータの出力に接続されている請求項2または請求項3に記載のパワーオンリセット回路。
- さらに、前記充電用コンデンサの上部電極と電源との間に充電加速用スイッチング素子が挿入され、前記充電加速用スイッチング素子のゲートが前記インバータの出力に接続されている請求項1から請求項4までのいずれかに記載のパワーオンリセット回路。
- さらに、電源と前記インバータの入力との間に充電加速用スイッチング素子が挿入され、前記充電加速用スイッチング素子のゲートが前記インバータの出力に接続されている請求項1から請求項4までのいずれかに記載のパワーオンリセット回路。
- さらに、前記インバータの入力と接地との間に電位安定用コンデンサが挿入されている請求項1から請求項6までのいずれかに記載のパワーオンリセット回路。
- さらに、前記充電用コンデンサの上部電極と接地との間、および、前記インバータの入力と接地との間にそれぞれ挿入された放電用スイッチング素子と、
電源電圧の低下を検知して前記両放電用スイッチング素子のゲート電位を制御する放電制御手段と
を備えた請求項1から請求項7までのいずれかに記載のパワーオンリセット回路。 - さらに、電源と前記インバータの入力との間に直列に接続された、充電加速用スイッチング素子と加速停止用スイッチング素子とを備え、
前記充電加速用スイッチング素子のゲートは前記インバータの出力に接続され、
前記加速停止用スイッチング素子のゲートは前記放電制御手段により制御される請求項8に記載のパワーオンリセット回路。 - 前記充電用コンデンサの上部電極と前記遅延用スイッチング素子の入力との間にさらに充電抑止用ダイオードが挿入されている請求項8または請求項9に記載のパワーオンリセット回路。
- 前記充電抑止用ダイオードの代わりに、ゲートとドレインが接続されたトランジスタが用いられている請求項10に記載のパワーオンリセット回路。
- さらに、前記充電用コンデンサの上部電極と前記インバータの入力との間にインピーダンス低減用スイッチング素子が挿入され、前記インピーダンス低減用スイッチング素子のゲートと前記インバータの出力が接続されている請求項8から請求項11までのいずれかに記載のパワーオンリセット回路。
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