JP3258284B2 - 半導体回路 - Google Patents
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/12—Arrangements for reducing harmonics from ac input or output
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は半導体回路に係り、
詳細には、発振回路を有する回路と有しない回路とに供
給される電源ラインが２分割された半導体回路に関す
る。
詳細には、発振回路を有する回路と有しない回路とに供
給される電源ラインが２分割された半導体回路に関す
る。
【０００２】
【従来の技術】例えば、チャージポンプタイプのスイッ
チングレギュレータを内部に有する半導体回路のよう
に、高速スイッチング動作する回路と、それ以外の回路
とを１チップに配置した半導体回路が存在する。このよ
うな回路では、高速スイッチング動作する回路から電源
ラインを介して他の回路にノイズが発生する場合があ
る。そこで、従来では、高速でスイッチング動作する回
路に供給される電源ラインと、低速でスイッチング動作
する回路に供給する電源ラインを分割することで高速ス
イッチング動作する回路から伝搬するノイズを低減する
ようにしている。
チングレギュレータを内部に有する半導体回路のよう
に、高速スイッチング動作する回路と、それ以外の回路
とを１チップに配置した半導体回路が存在する。このよ
うな回路では、高速スイッチング動作する回路から電源
ラインを介して他の回路にノイズが発生する場合があ
る。そこで、従来では、高速でスイッチング動作する回
路に供給される電源ラインと、低速でスイッチング動作
する回路に供給する電源ラインを分割することで高速ス
イッチング動作する回路から伝搬するノイズを低減する
ようにしている。
【０００３】
【発明が解決しようとする課題】半導体素子のサイズが
ある程度の大きさを有する場合には、分割した電源回路
の配線に浮遊容量Ｃが発生し、配線抵抗Ｒと浮遊容量Ｃ
とにより、高速スイッチング動作によるノイズ伝搬を低
減することが可能である。しかし、チップサイズが例え
ば、２ｍｍ角程度の半導体回路の場合には、電源回路の
配線自体が短くなるため十分な浮遊容量Ｃと配線抵抗Ｒ
が得られず、このため時定数が小さくなって、電源ライ
ンを分割しただけでは高速スイッチング動作による伝搬
ノイズを十分に低減できなかった。そこで、本発明は半
導体回路が小型化しても、高速スイッチング動作による
伝搬ノイズを十分に低減することが可能な半導体回路を
提供することを目的とする。
ある程度の大きさを有する場合には、分割した電源回路
の配線に浮遊容量Ｃが発生し、配線抵抗Ｒと浮遊容量Ｃ
とにより、高速スイッチング動作によるノイズ伝搬を低
減することが可能である。しかし、チップサイズが例え
ば、２ｍｍ角程度の半導体回路の場合には、電源回路の
配線自体が短くなるため十分な浮遊容量Ｃと配線抵抗Ｒ
が得られず、このため時定数が小さくなって、電源ライ
ンを分割しただけでは高速スイッチング動作による伝搬
ノイズを十分に低減できなかった。そこで、本発明は半
導体回路が小型化しても、高速スイッチング動作による
伝搬ノイズを十分に低減することが可能な半導体回路を
提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、発振回路を有
し高速でスイッチング動作を行う第１回路と、発振回路
を有しない第２回路と、電源が接続される電源端子と、
この電源端子と前記第１回路とを接続する第１電源ライ
ンと、前記電源端子と前記第２回路とを接続する第２電
源ラインと、前記第１電源ライン及び前記第２電源ライ
ンの少なくとも一方のライン上に配設された抵抗とによ
り半導体回路を構成する。このように電源ライン上に抵
抗を配設することにより、第１回路で発生し、電源ライ
ンを介して第２回路に伝搬する高周波のノイズが低減さ
れる。本発明の前記抵抗は、前記第１電源ライン及び第
２電源ラインとに配置され、その両抵抗値が同一とする
ことが、抵抗による電圧降下と、抵抗の配設の点で好ま
しい。また、前記抵抗は、前記第１電源ライン及び第２
電源ラインとに配置され、両抵抗の抵抗値は、前記第１
回路と前記第２回路において所定期間内で消費される電
力量が等しくなる値であることが電力ロスの低減に関し
て好ましい。また、前記抵抗は、ポリシリコン抵抗であ
ることが好ましい。さらに、前記第１回路は、チャージ
ポンプタイプのＤＣ−ＤＣコンバータ回路とすることが
できる。
し高速でスイッチング動作を行う第１回路と、発振回路
を有しない第２回路と、電源が接続される電源端子と、
この電源端子と前記第１回路とを接続する第１電源ライ
ンと、前記電源端子と前記第２回路とを接続する第２電
源ラインと、前記第１電源ライン及び前記第２電源ライ
ンの少なくとも一方のライン上に配設された抵抗とによ
り半導体回路を構成する。このように電源ライン上に抵
抗を配設することにより、第１回路で発生し、電源ライ
ンを介して第２回路に伝搬する高周波のノイズが低減さ
れる。本発明の前記抵抗は、前記第１電源ライン及び第
２電源ラインとに配置され、その両抵抗値が同一とする
ことが、抵抗による電圧降下と、抵抗の配設の点で好ま
しい。また、前記抵抗は、前記第１電源ライン及び第２
電源ラインとに配置され、両抵抗の抵抗値は、前記第１
回路と前記第２回路において所定期間内で消費される電
力量が等しくなる値であることが電力ロスの低減に関し
て好ましい。また、前記抵抗は、ポリシリコン抵抗であ
ることが好ましい。さらに、前記第１回路は、チャージ
ポンプタイプのＤＣ−ＤＣコンバータ回路とすることが
できる。
【０００５】
【発明の実施の形態】以下、本発明の半導体回路におけ
る好適な実施の形態について、図面を参照して詳細に説
明する。図１は、半導体回路の構成を表したもので、具
体的にはＥＥＰＲＯＭ（Electrically Erasable and Pr
ogrammable ROM）を半導体回路に適用した場合の構成を
表したものである。この図１に示されるように、半導体
回路は、パッド１１と、ＤＣ−ＤＣコンバータ１２と、
記憶・制御部１３とを有している。パッド１１は、第１
電源ライン１５によりＤＣ−ＤＣコンバータ１２に接続
され、第２電源ライン１７により記憶・制御部１３に接
続されている。第１電源ライン１５上には第１抵抗１６
が配置され、第２電源ライン１７上には第２抵抗１８が
配置されている。
る好適な実施の形態について、図面を参照して詳細に説
明する。図１は、半導体回路の構成を表したもので、具
体的にはＥＥＰＲＯＭ（Electrically Erasable and Pr
ogrammable ROM）を半導体回路に適用した場合の構成を
表したものである。この図１に示されるように、半導体
回路は、パッド１１と、ＤＣ−ＤＣコンバータ１２と、
記憶・制御部１３とを有している。パッド１１は、第１
電源ライン１５によりＤＣ−ＤＣコンバータ１２に接続
され、第２電源ライン１７により記憶・制御部１３に接
続されている。第１電源ライン１５上には第１抵抗１６
が配置され、第２電源ライン１７上には第２抵抗１８が
配置されている。
【０００６】この半導体回路におけるパッド１１は、電
源ＶＣＣが接続される電源端子として機能する。そして
電源ＶＣＣからの電力が、パッド１１及び２分割された
第１電源ライン１５、第２電源ライン１７を介してＤＣ
−ＤＣコンバータ１２及び記憶・制御部１３に供給され
るようになっている。電源ＶＣＣとしては、使用される
半導体回路によって適宜選択されるが、本実施形態のＥ
ＥＰＲＯＭの場合には、５．５Ｖ〜１．８Ｖの電圧が印
加される。
源ＶＣＣが接続される電源端子として機能する。そして
電源ＶＣＣからの電力が、パッド１１及び２分割された
第１電源ライン１５、第２電源ライン１７を介してＤＣ
−ＤＣコンバータ１２及び記憶・制御部１３に供給され
るようになっている。電源ＶＣＣとしては、使用される
半導体回路によって適宜選択されるが、本実施形態のＥ
ＥＰＲＯＭの場合には、５．５Ｖ〜１．８Ｖの電圧が印
加される。
【０００７】ＤＣ−ＤＣコンバータ１２は、内部に図示
しない発振回路を備えており第１回路とし機能する。こ
のＤＣ−ＤＣコンバータ１２は、電源ＶＣＣから供給さ
れる電圧を２０Ｖに昇圧するチャージポンプタイプの昇
圧回路であり、記憶・制御部１３においてデータの書き
込みを行う際に、通常４ｍｓの時間ｆ＝２ＭＨｚで発振
するようになっている。このＤＣ−ＤＣコンバータ１２
で昇圧された２０Ｖの電圧は第３電源ライン１９を介し
て記憶・制御部１３の書込制御回路１３３に供給される
ようになっている。
しない発振回路を備えており第１回路とし機能する。こ
のＤＣ−ＤＣコンバータ１２は、電源ＶＣＣから供給さ
れる電圧を２０Ｖに昇圧するチャージポンプタイプの昇
圧回路であり、記憶・制御部１３においてデータの書き
込みを行う際に、通常４ｍｓの時間ｆ＝２ＭＨｚで発振
するようになっている。このＤＣ−ＤＣコンバータ１２
で昇圧された２０Ｖの電圧は第３電源ライン１９を介し
て記憶・制御部１３の書込制御回路１３３に供給される
ようになっている。
【０００８】記憶・制御部１３は、メモリアレイ１３
１、制御回路１３２、書込制御回路１３３を備えてお
り、発振回路を有しない第２回路として機能する。メモ
リアレイ１３１は、データやプログラムを記憶する部分
で、制御回路１３２から供給されるデータやプログラム
の書込と消去が書込制御回路１３３から供給される書込
制御信号ＷＰに応じて行われる。制御回路１３２は、図
示しないバスラインによって半導体回路外部のＣＰＵに
接続され、外部から供給されるデータ等をメモリアレイ
１３２に供給すると共に、書込制御回路１３３の駆動を
制御する。書込制御回路１３３は、データ等の書き込
み、読み出し、及び消去時にＤＣ−ＤＣコンバータ１２
から２０Ｖの電圧供給を受けて、制御回路１３２による
駆動制御のもとで、メモリアレイ１３１に書込制御信号
ＷＰを供給するようになっている。
１、制御回路１３２、書込制御回路１３３を備えてお
り、発振回路を有しない第２回路として機能する。メモ
リアレイ１３１は、データやプログラムを記憶する部分
で、制御回路１３２から供給されるデータやプログラム
の書込と消去が書込制御回路１３３から供給される書込
制御信号ＷＰに応じて行われる。制御回路１３２は、図
示しないバスラインによって半導体回路外部のＣＰＵに
接続され、外部から供給されるデータ等をメモリアレイ
１３２に供給すると共に、書込制御回路１３３の駆動を
制御する。書込制御回路１３３は、データ等の書き込
み、読み出し、及び消去時にＤＣ−ＤＣコンバータ１２
から２０Ｖの電圧供給を受けて、制御回路１３２による
駆動制御のもとで、メモリアレイ１３１に書込制御信号
ＷＰを供給するようになっている。
【０００９】第１電源ライン１５上には第１抵抗１６が
配置されており、パッド１１に外部接続される電源ＶＣ
Ｃから電流Ｉ１がＤＣ−ＤＣコンバータ１２に供給され
る。また、第２電源ライン１６上には第２抵抗１８が配
置されており、パッド１１に外部接続される電源ＶＣＣ
からＩ２が制御回路１３２に供給される。パッド１１か
ら半導体回路に供給される電流ＩＣＣ＝Ｉ１＋Ｉ２は、
通常１ｍＡ程度である。第１抵抗１６と第２抵抗１８
は、ポリシリコンによる配線が抵抗として使用される。
第１、第２抵抗１６、１８以外の第１電源ライン１５と
第２電源ライン１７はアルミで配線されている。第１抵
抗１６と第２抵抗１８の抵抗値は、それぞれ３０Ωの抵
抗値であり、ＤＣ−ＤＣコンバータ１２と記憶・制御部
１３間のシリーズ抵抗が６０Ωである。このように両抵
抗値を同一値とすることで、ポリシリコン配線を配置す
る場合の面積を同一にすればよいため、製造が容易にな
る。また、シリーズ抵抗６０Ωを第１電源ライン１５上
の第１抵抗１６と第２電源ライン１７上の第２抵抗１８
とに分けて配置しているため、両電源ライン１５、１７
における電圧降下を小さくすることができる。
配置されており、パッド１１に外部接続される電源ＶＣ
Ｃから電流Ｉ１がＤＣ−ＤＣコンバータ１２に供給され
る。また、第２電源ライン１６上には第２抵抗１８が配
置されており、パッド１１に外部接続される電源ＶＣＣ
からＩ２が制御回路１３２に供給される。パッド１１か
ら半導体回路に供給される電流ＩＣＣ＝Ｉ１＋Ｉ２は、
通常１ｍＡ程度である。第１抵抗１６と第２抵抗１８
は、ポリシリコンによる配線が抵抗として使用される。
第１、第２抵抗１６、１８以外の第１電源ライン１５と
第２電源ライン１７はアルミで配線されている。第１抵
抗１６と第２抵抗１８の抵抗値は、それぞれ３０Ωの抵
抗値であり、ＤＣ−ＤＣコンバータ１２と記憶・制御部
１３間のシリーズ抵抗が６０Ωである。このように両抵
抗値を同一値とすることで、ポリシリコン配線を配置す
る場合の面積を同一にすればよいため、製造が容易にな
る。また、シリーズ抵抗６０Ωを第１電源ライン１５上
の第１抵抗１６と第２電源ライン１７上の第２抵抗１８
とに分けて配置しているため、両電源ライン１５、１７
における電圧降下を小さくすることができる。
【００１０】次にこのように構成されたＥＥＰＲＯＭ
（半導体回路）の動作について説明する。なお、電源Ｖ
ＣＣから供給される電流ＩＣＣ（約１ｍＡ）が第１抵抗
１６又は第２抵抗１８の一方に全て供給された場合に抵
抗１６、１８での電圧降下が最大となるが、この場合で
あっても最大３０ｍＶの電圧降下であるためＤＣ−ＤＣ
コンバータ１２、記憶・制御部１３における動作上問題
は生じない。ＥＥＰＲＯＭにデータの書き込みが行われ
る場合、ＤＣ−ＤＣコンバータ１２では、電源ＶＣＣか
らの電圧を２０Ｖに昇圧して書込制御回路１３３に供給
する。書込制御回路１３３では、ＤＣ−ＤＣコンバータ
１２から２０Ｖの電圧を受け、所定のタイミングで書込
制御信号ＷＰを供給する。これにより、制御回路１３２
から供給されるデータがメモリアレイの所定箇所に記憶
される。
（半導体回路）の動作について説明する。なお、電源Ｖ
ＣＣから供給される電流ＩＣＣ（約１ｍＡ）が第１抵抗
１６又は第２抵抗１８の一方に全て供給された場合に抵
抗１６、１８での電圧降下が最大となるが、この場合で
あっても最大３０ｍＶの電圧降下であるためＤＣ−ＤＣ
コンバータ１２、記憶・制御部１３における動作上問題
は生じない。ＥＥＰＲＯＭにデータの書き込みが行われ
る場合、ＤＣ−ＤＣコンバータ１２では、電源ＶＣＣか
らの電圧を２０Ｖに昇圧して書込制御回路１３３に供給
する。書込制御回路１３３では、ＤＣ−ＤＣコンバータ
１２から２０Ｖの電圧を受け、所定のタイミングで書込
制御信号ＷＰを供給する。これにより、制御回路１３２
から供給されるデータがメモリアレイの所定箇所に記憶
される。
【００１１】以上のデータをメモリアレイに書き込む際
に、ＤＣ−ＤＣコンバータ１２では、内部の発振回路を
使用して高速スイッチング（周波数ｆ＝２ＭＨｚ）する
際に貫通電流が流れノイズが発生する。このＤＣ−ＤＣ
コンバータ１２で発生したノイズは、第１電源ライン１
５及び第２電源ライン１８で接続されている制御回路１
３２に伝搬しようとする。しかし、本実施形態の半導体
回路によれば、ＤＣ−ＤＣコンバータ１２と記憶・制御
部１３間に合計６０Ωのシリーズ抵抗（第１抵抗１６と
第２抵抗１８）が配置されているため、第１電源ライン
１５、第２電源ライン１７に生じる浮遊容量Ｃとによっ
てＣＲのフィルタが形成されてる。このため、ＤＣ−Ｄ
Ｃコンバータ１２でノイズが発生しても、電源ライン１
５、１７に形成されるフィルタによってカットされ、記
憶・制御部に伝搬するノイズが低減される。従って、誤
動作やデータエラーの発生が防止される。
に、ＤＣ−ＤＣコンバータ１２では、内部の発振回路を
使用して高速スイッチング（周波数ｆ＝２ＭＨｚ）する
際に貫通電流が流れノイズが発生する。このＤＣ−ＤＣ
コンバータ１２で発生したノイズは、第１電源ライン１
５及び第２電源ライン１８で接続されている制御回路１
３２に伝搬しようとする。しかし、本実施形態の半導体
回路によれば、ＤＣ−ＤＣコンバータ１２と記憶・制御
部１３間に合計６０Ωのシリーズ抵抗（第１抵抗１６と
第２抵抗１８）が配置されているため、第１電源ライン
１５、第２電源ライン１７に生じる浮遊容量Ｃとによっ
てＣＲのフィルタが形成されてる。このため、ＤＣ−Ｄ
Ｃコンバータ１２でノイズが発生しても、電源ライン１
５、１７に形成されるフィルタによってカットされ、記
憶・制御部に伝搬するノイズが低減される。従って、誤
動作やデータエラーの発生が防止される。
【００１２】次に第２の実施形態について説明する。こ
の実施形態では、半導体回路を液晶駆動回路に適用した
ものである。なお、図１に示した第１実施形態と同一の
部分については同一の参照番号を付し、適宜その説明を
省略する。図２は、液晶駆動回路とＬＣＤ（液晶表示装
置）の構成図を表したものである。この図２に示される
ように、液晶駆動回路（半導体回路）は図示しないＣＰ
Ｕ等から供給される表示データをＬＣＤ３０に表示する
ためのものである。本実施形態の第２回路１３は、制御
回路１３５と、信号（列）電極側を駆動するドライバ回
路１３６と、走査（行）電極側を駆動するドライバ回路
１３７とを備えており、表示データをＬＣＤ３０に表示
するようになっている。そして、本実施形態において第
１回路として機能するＤＣ−ＤＣコンバータ１２は、電
源ＶＣＣからの電圧を４０Ｖに昇圧してドライバ回路１
３６、１３７に供給するように成っている。
の実施形態では、半導体回路を液晶駆動回路に適用した
ものである。なお、図１に示した第１実施形態と同一の
部分については同一の参照番号を付し、適宜その説明を
省略する。図２は、液晶駆動回路とＬＣＤ（液晶表示装
置）の構成図を表したものである。この図２に示される
ように、液晶駆動回路（半導体回路）は図示しないＣＰ
Ｕ等から供給される表示データをＬＣＤ３０に表示する
ためのものである。本実施形態の第２回路１３は、制御
回路１３５と、信号（列）電極側を駆動するドライバ回
路１３６と、走査（行）電極側を駆動するドライバ回路
１３７とを備えており、表示データをＬＣＤ３０に表示
するようになっている。そして、本実施形態において第
１回路として機能するＤＣ−ＤＣコンバータ１２は、電
源ＶＣＣからの電圧を４０Ｖに昇圧してドライバ回路１
３６、１３７に供給するように成っている。
【００１３】このように構成された液晶駆動回路におい
ても、ＥＥＰＲＯＭの場合と同様に、ＤＣ−ＤＣコンバ
ータ１２が電源電圧を４０Ｖに昇圧する際にノイズが発
生するが、第１電源ライン１５、第２電源ライン１８上
に、第１抵抗１６の３０Ωと第２抵抗１８の３０Ωによ
る合計６０Ωのシリーズ抵抗が配置されているため、ノ
イズが第２回路１３側に伝搬することが低減される。
ても、ＥＥＰＲＯＭの場合と同様に、ＤＣ−ＤＣコンバ
ータ１２が電源電圧を４０Ｖに昇圧する際にノイズが発
生するが、第１電源ライン１５、第２電源ライン１８上
に、第１抵抗１６の３０Ωと第２抵抗１８の３０Ωによ
る合計６０Ωのシリーズ抵抗が配置されているため、ノ
イズが第２回路１３側に伝搬することが低減される。
【００１４】以上説明したように、第１及び第２の実施
形態によれば、ＤＣ−ＤＣコンバータ１２が内部の発振
回路を利用して電源電圧を所定の電圧まで昇圧する際に
ノイズが発生したとしても、ノイズが電源ライン１５、
１７上を伝搬する際に必ずシリーズ抵抗（第１抵抗１６
と第２抵抗１８）を経由する構成としたため、浮遊容量
Ｃと抵抗とによるフィルタによって第２回路まで伝搬す
るノイズを低減することができる。また、本実施形態に
よれば第１抵抗１６と第２抵抗１８を半導体回路で通常
に使用されるポリシリコンを使用したので、抵抗の配設
が容易になる。また、本実施形態によれば、シリーズ抵
抗６０Ωを第１抵抗１６の３０Ωと第２抵抗１８の３０
Ωに分けたので、両抵抗１６、１８による電圧降下を最
小限にすることができる。
形態によれば、ＤＣ−ＤＣコンバータ１２が内部の発振
回路を利用して電源電圧を所定の電圧まで昇圧する際に
ノイズが発生したとしても、ノイズが電源ライン１５、
１７上を伝搬する際に必ずシリーズ抵抗（第１抵抗１６
と第２抵抗１８）を経由する構成としたため、浮遊容量
Ｃと抵抗とによるフィルタによって第２回路まで伝搬す
るノイズを低減することができる。また、本実施形態に
よれば第１抵抗１６と第２抵抗１８を半導体回路で通常
に使用されるポリシリコンを使用したので、抵抗の配設
が容易になる。また、本実施形態によれば、シリーズ抵
抗６０Ωを第１抵抗１６の３０Ωと第２抵抗１８の３０
Ωに分けたので、両抵抗１６、１８による電圧降下を最
小限にすることができる。
【００１５】以上本発明の好適な実施形態について説明
したが、本発明はかかる実施形態の構成に限定されるも
のではなく、各請求項に記載された発明の範囲において
他の実施形態を採用し、また、変形することが可能であ
る。例えば、実施形態では、第１抵抗１６と第２抵抗１
８の合成抵抗値（シリーズ抵抗値）を６０Ωとしたが、
半導体回路のチップサイズや各電源ライン１５、１７の
距離などに応じて適宜選択することが可能である。例え
ば、合成抵抗値Ｒとして、Ｒ＝６０Ω以外に、半導体回
路に応じてＲ＝５０Ω、４０Ω、３０Ω、７０Ω、８０
Ωとすることが可能である。この場合においても、第１
抵抗と第２抵抗の値は共にＲ／２とすることで、電圧降
下を下げると共に、抵抗の配置を容易にすることができ
る。
したが、本発明はかかる実施形態の構成に限定されるも
のではなく、各請求項に記載された発明の範囲において
他の実施形態を採用し、また、変形することが可能であ
る。例えば、実施形態では、第１抵抗１６と第２抵抗１
８の合成抵抗値（シリーズ抵抗値）を６０Ωとしたが、
半導体回路のチップサイズや各電源ライン１５、１７の
距離などに応じて適宜選択することが可能である。例え
ば、合成抵抗値Ｒとして、Ｒ＝６０Ω以外に、半導体回
路に応じてＲ＝５０Ω、４０Ω、３０Ω、７０Ω、８０
Ωとすることが可能である。この場合においても、第１
抵抗と第２抵抗の値は共にＲ／２とすることで、電圧降
下を下げると共に、抵抗の配置を容易にすることができ
る。
【００１６】また、実施形態及び上記変形例では、第１
抵抗１６と第２抵抗１８の値を等しくしたが、必ずしも
等しくする必要はない。すなわち、第１抵抗１６の抵抗
値をＲ１、第２抵抗の抵抗値をＲ２とし、ノイズを低減
するのに十分なシリーズ抵抗（合計抵抗値）をＲとした
場合、Ｒ１＋Ｒ２＝Ｒの条件を満たしていればＲ１＝Ｒ
２である必要はない。例えば、Ｒ＝６０Ωである場合、
Ｒ１として、０Ω、１０Ω、２０Ω、４０Ω、５０Ω、
６０Ωを採用することが可能である。但しＲ１＝０Ω
（Ｒ２＝Ｒ−Ｒ１）の場合電源ライン１５上に第１抵抗
１６は配設されず、Ｒ２＝０Ω（Ｒ１＝Ｒ−Ｒ２）の場
合電源ライン１７条に第２抵抗１８は配設されない。こ
のように第１抵抗１６又は第２抵抗１８の一方が０Ωで
ある場合、他方の抵抗が最大になるため、その電圧降下
が大きくなるが、回路の動作上問題内定度の電圧降下で
ある場合には、抵抗の配設数が１カ所で済むというメリ
ットがある。なお、抵抗値Ｒ１とＲ２（Ｒ１＋Ｒ２＝
Ｒ）の選択（抵抗値配分）については、Ｉ１×Ｒ１＝Ｉ
２×Ｒ２となるように選択してもよい。また、第１及び
第２抵抗１６、１８による電力ロスを考慮し、所定期間
内（例えば、１時間、８時間、１日、１週間、１ヶ月）
において第１抵抗１６と第２抵抗１８で消費される電力
量が等しくなるようにＲ１とＲ２を選択するようにして
もよい。
抵抗１６と第２抵抗１８の値を等しくしたが、必ずしも
等しくする必要はない。すなわち、第１抵抗１６の抵抗
値をＲ１、第２抵抗の抵抗値をＲ２とし、ノイズを低減
するのに十分なシリーズ抵抗（合計抵抗値）をＲとした
場合、Ｒ１＋Ｒ２＝Ｒの条件を満たしていればＲ１＝Ｒ
２である必要はない。例えば、Ｒ＝６０Ωである場合、
Ｒ１として、０Ω、１０Ω、２０Ω、４０Ω、５０Ω、
６０Ωを採用することが可能である。但しＲ１＝０Ω
（Ｒ２＝Ｒ−Ｒ１）の場合電源ライン１５上に第１抵抗
１６は配設されず、Ｒ２＝０Ω（Ｒ１＝Ｒ−Ｒ２）の場
合電源ライン１７条に第２抵抗１８は配設されない。こ
のように第１抵抗１６又は第２抵抗１８の一方が０Ωで
ある場合、他方の抵抗が最大になるため、その電圧降下
が大きくなるが、回路の動作上問題内定度の電圧降下で
ある場合には、抵抗の配設数が１カ所で済むというメリ
ットがある。なお、抵抗値Ｒ１とＲ２（Ｒ１＋Ｒ２＝
Ｒ）の選択（抵抗値配分）については、Ｉ１×Ｒ１＝Ｉ
２×Ｒ２となるように選択してもよい。また、第１及び
第２抵抗１６、１８による電力ロスを考慮し、所定期間
内（例えば、１時間、８時間、１日、１週間、１ヶ月）
において第１抵抗１６と第２抵抗１８で消費される電力
量が等しくなるようにＲ１とＲ２を選択するようにして
もよい。
【００１７】説明した実施形態では、半導体回路の適用
例として、ＥＥＰＲＯＭと液晶駆動回路について説明し
たが、本発明では発振回路を有する第１回路と、発振回
路を有しない第２回路とを備えた他の半導体回路に適用
することができる。例えば、フラッシュメモリ等の他の
メモリ、ＤＰＳ（ディジタル・シグナル・プロセッサ）
等に適用することが可能である。
例として、ＥＥＰＲＯＭと液晶駆動回路について説明し
たが、本発明では発振回路を有する第１回路と、発振回
路を有しない第２回路とを備えた他の半導体回路に適用
することができる。例えば、フラッシュメモリ等の他の
メモリ、ＤＰＳ（ディジタル・シグナル・プロセッサ）
等に適用することが可能である。
【００１８】また、説明した実施形態では、発振回路を
有する第１回路としてＤＣ−ＤＣコンバータが使用され
た場合を例に説明したが、発振回路を有する回路であれ
ば他の回路を第１回路としても良い。
有する第１回路としてＤＣ−ＤＣコンバータが使用され
た場合を例に説明したが、発振回路を有する回路であれ
ば他の回路を第１回路としても良い。
【００１９】
【発明の効果】本発明によれば、電源ラインに抵抗を配
設したので、半導体回路が小型化しても、第１回路で発
生したノイズが第２回路に伝搬することを低減させるこ
とができる。
設したので、半導体回路が小型化しても、第１回路で発
生したノイズが第２回路に伝搬することを低減させるこ
とができる。
【図１】本発明の第１実施形態における半導体回路にＥ
ＥＰＲＯＭを適用した場合の構成図である。
ＥＰＲＯＭを適用した場合の構成図である。
【図２】本発明の第２実施形態における半導体回路に液
晶駆動回路を適用した場合の構成図である。
晶駆動回路を適用した場合の構成図である。
１１ パッド（電源端子） １２ ＤＣ−ＤＣコンバータ（第１回路） １３ 記憶・制御部（第２回路） １５ 第１電源ライン １６ 第１抵抗 １７ 第２電源ライン １８ 第２抵抗 １３１ メモリアレイ １３２ 制御回路 １３３ 書込制御回路 １３５ 制御回路 １３６、１３７ ドライバ回路 ３０ ＬＣＤ
フロントページの続き (56)参考文献 特開 昭60−31264（ＪＰ，Ａ) 特開 平５−218318（ＪＰ，Ａ) 特開 平８−139280（ＪＰ，Ａ) 特開 平10−107607（ＪＰ，Ａ) 特開 平１−123432（ＪＰ，Ａ) 実開 平１−115257（ＪＰ，Ｕ) 実開 平２−9451（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H01L 27/04
Claims (7)
- 【請求項１】 電源が接続された電源端子と、 前記電源端子に第１の電源ラインを介して接続され、ス
イッチング動作を行うチャージポンプタイプのＤＣ−Ｄ
Ｃコンバータ回路である第１回路と、 前記電源端子に第２の電源ラインを介して接続された第
２回路と、 前記第１電源ライン又は前記第２電源ラインの少なくと
も一方のライン上に配設された抵抗と、 を具備することを特徴とする半導体回路。 - 【請求項２】 前記抵抗は、前記第１電源ライン及び第
２電源ラインとに配置された請求項１に記載の半導体回
路。 - 【請求項３】 前記第１電源ライン及び第２電源ライン
とに配置された抵抗は、その両抵抗値が同一である請求
項２に記載の半導体回路。 - 【請求項４】 電源が接続された電源端子と、 前記電源端子に第１の電源ラインを介して接続されスイ
ッチング動作を行う第１回路と、 前記電源端子に第２の電源ラインに接続された第２回路
と、 前記第１電源ライン及び前記第２電源ライン上に配設さ
れた一対の抵抗と、 を具備することを特徴とする半導体回路。 - 【請求項５】 前記第１回路は、チャージポンプタイプ
のＤＣ−ＤＣコンバータ回路であることを特徴とする請
求項４に記載の半導体回路。 - 【請求項６】 前記一対の抵抗は、その両抵抗値が同一
である請求項５に記載の半導体回路。 - 【請求項７】 前記両抵抗の抵抗値は、前記第１回路と
前記第２回路において所定期間内で消費される電力量が
等しくなる値である請求項５記載の半導体回路。
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|---|---|---|---|
| JP31951498A JP3258284B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体回路 |
| US09/426,497 US6359502B1 (en) | 1998-11-10 | 1999-10-26 | Semiconductor circuit having isolated oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31951498A JP3258284B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体回路 |
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|---|---|
| JP2000151376A JP2000151376A (ja) | 2000-05-30 |
| JP3258284B2 true JP3258284B2 (ja) | 2002-02-18 |
Family
ID=18111086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31951498A Expired - Lifetime JP3258284B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体回路 |
Country Status (2)
| Country | Link |
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| JP (1) | JP3258284B2 (ja) |
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| US7093236B2 (en) | 2001-02-01 | 2006-08-15 | Arm Limited | Tracing out-of-order data |
| US6795365B2 (en) * | 2002-08-23 | 2004-09-21 | Micron Technology, Inc. | DRAM power bus control |
| US7952229B2 (en) * | 2009-02-26 | 2011-05-31 | Himax Technologies Limited | Power distribution system |
| JP5763670B2 (ja) * | 2010-11-04 | 2015-08-12 | 株式会社ソシオネクスト | 半導体集積回路 |
| JP5960867B2 (ja) * | 2015-04-15 | 2016-08-02 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP6621715B2 (ja) * | 2016-07-08 | 2019-12-18 | ルネサスエレクトロニクス株式会社 | 無線通信装置及びそれを備えた電力量計測装置 |
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| JPH03148827A (ja) * | 1989-11-06 | 1991-06-25 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5204554A (en) * | 1991-12-06 | 1993-04-20 | National Semiconductor Corporation | Partial isolation of power rails for output buffer circuits |
| US5469399A (en) * | 1993-03-16 | 1995-11-21 | Kabushiki Kaisha Toshiba | Semiconductor memory, memory card, and method of driving power supply for EEPROM |
| JPH08288462A (ja) * | 1995-04-14 | 1996-11-01 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP3438803B2 (ja) * | 1996-07-05 | 2003-08-18 | 富士通株式会社 | 電源ノイズ除去方法及び半導体装置 |
| US5969390A (en) * | 1997-07-22 | 1999-10-19 | Zilog, Inc. | Layout solution for electromagnetic interference reduction |
-
1998
- 1998-11-10 JP JP31951498A patent/JP3258284B2/ja not_active Expired - Lifetime
-
1999
- 1999-10-26 US US09/426,497 patent/US6359502B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000151376A (ja) | 2000-05-30 |
| US6359502B1 (en) | 2002-03-19 |
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