JP3258284B2 - 半導体回路 - Google Patents
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Description
詳細には、発振回路を有する回路と有しない回路とに供
給される電源ラインが2分割された半導体回路に関す
る。
チングレギュレータを内部に有する半導体回路のよう
に、高速スイッチング動作する回路と、それ以外の回路
とを1チップに配置した半導体回路が存在する。このよ
うな回路では、高速スイッチング動作する回路から電源
ラインを介して他の回路にノイズが発生する場合があ
る。そこで、従来では、高速でスイッチング動作する回
路に供給される電源ラインと、低速でスイッチング動作
する回路に供給する電源ラインを分割することで高速ス
イッチング動作する回路から伝搬するノイズを低減する
ようにしている。
ある程度の大きさを有する場合には、分割した電源回路
の配線に浮遊容量Cが発生し、配線抵抗Rと浮遊容量C
とにより、高速スイッチング動作によるノイズ伝搬を低
減することが可能である。しかし、チップサイズが例え
ば、2mm角程度の半導体回路の場合には、電源回路の
配線自体が短くなるため十分な浮遊容量Cと配線抵抗R
が得られず、このため時定数が小さくなって、電源ライ
ンを分割しただけでは高速スイッチング動作による伝搬
ノイズを十分に低減できなかった。そこで、本発明は半
導体回路が小型化しても、高速スイッチング動作による
伝搬ノイズを十分に低減することが可能な半導体回路を
提供することを目的とする。
し高速でスイッチング動作を行う第1回路と、発振回路
を有しない第2回路と、電源が接続される電源端子と、
この電源端子と前記第1回路とを接続する第1電源ライ
ンと、前記電源端子と前記第2回路とを接続する第2電
源ラインと、前記第1電源ライン及び前記第2電源ライ
ンの少なくとも一方のライン上に配設された抵抗とによ
り半導体回路を構成する。このように電源ライン上に抵
抗を配設することにより、第1回路で発生し、電源ライ
ンを介して第2回路に伝搬する高周波のノイズが低減さ
れる。本発明の前記抵抗は、前記第1電源ライン及び第
2電源ラインとに配置され、その両抵抗値が同一とする
ことが、抵抗による電圧降下と、抵抗の配設の点で好ま
しい。また、前記抵抗は、前記第1電源ライン及び第2
電源ラインとに配置され、両抵抗の抵抗値は、前記第1
回路と前記第2回路において所定期間内で消費される電
力量が等しくなる値であることが電力ロスの低減に関し
て好ましい。また、前記抵抗は、ポリシリコン抵抗であ
ることが好ましい。さらに、前記第1回路は、チャージ
ポンプタイプのDC−DCコンバータ回路とすることが
できる。
る好適な実施の形態について、図面を参照して詳細に説
明する。図1は、半導体回路の構成を表したもので、具
体的にはEEPROM(Electrically Erasable and Pr
ogrammable ROM)を半導体回路に適用した場合の構成を
表したものである。この図1に示されるように、半導体
回路は、パッド11と、DC−DCコンバータ12と、
記憶・制御部13とを有している。パッド11は、第1
電源ライン15によりDC−DCコンバータ12に接続
され、第2電源ライン17により記憶・制御部13に接
続されている。第1電源ライン15上には第1抵抗16
が配置され、第2電源ライン17上には第2抵抗18が
配置されている。
源VCCが接続される電源端子として機能する。そして
電源VCCからの電力が、パッド11及び2分割された
第1電源ライン15、第2電源ライン17を介してDC
−DCコンバータ12及び記憶・制御部13に供給され
るようになっている。電源VCCとしては、使用される
半導体回路によって適宜選択されるが、本実施形態のE
EPROMの場合には、5.5V〜1.8Vの電圧が印
加される。
しない発振回路を備えており第1回路とし機能する。こ
のDC−DCコンバータ12は、電源VCCから供給さ
れる電圧を20Vに昇圧するチャージポンプタイプの昇
圧回路であり、記憶・制御部13においてデータの書き
込みを行う際に、通常4msの時間f=2MHzで発振
するようになっている。このDC−DCコンバータ12
で昇圧された20Vの電圧は第3電源ライン19を介し
て記憶・制御部13の書込制御回路133に供給される
ようになっている。
1、制御回路132、書込制御回路133を備えてお
り、発振回路を有しない第2回路として機能する。メモ
リアレイ131は、データやプログラムを記憶する部分
で、制御回路132から供給されるデータやプログラム
の書込と消去が書込制御回路133から供給される書込
制御信号WPに応じて行われる。制御回路132は、図
示しないバスラインによって半導体回路外部のCPUに
接続され、外部から供給されるデータ等をメモリアレイ
132に供給すると共に、書込制御回路133の駆動を
制御する。書込制御回路133は、データ等の書き込
み、読み出し、及び消去時にDC−DCコンバータ12
から20Vの電圧供給を受けて、制御回路132による
駆動制御のもとで、メモリアレイ131に書込制御信号
WPを供給するようになっている。
配置されており、パッド11に外部接続される電源VC
Cから電流I1がDC−DCコンバータ12に供給され
る。また、第2電源ライン16上には第2抵抗18が配
置されており、パッド11に外部接続される電源VCC
からI2が制御回路132に供給される。パッド11か
ら半導体回路に供給される電流ICC=I1+I2は、
通常1mA程度である。第1抵抗16と第2抵抗18
は、ポリシリコンによる配線が抵抗として使用される。
第1、第2抵抗16、18以外の第1電源ライン15と
第2電源ライン17はアルミで配線されている。第1抵
抗16と第2抵抗18の抵抗値は、それぞれ30Ωの抵
抗値であり、DC−DCコンバータ12と記憶・制御部
13間のシリーズ抵抗が60Ωである。このように両抵
抗値を同一値とすることで、ポリシリコン配線を配置す
る場合の面積を同一にすればよいため、製造が容易にな
る。また、シリーズ抵抗60Ωを第1電源ライン15上
の第1抵抗16と第2電源ライン17上の第2抵抗18
とに分けて配置しているため、両電源ライン15、17
における電圧降下を小さくすることができる。
(半導体回路)の動作について説明する。なお、電源V
CCから供給される電流ICC(約1mA)が第1抵抗
16又は第2抵抗18の一方に全て供給された場合に抵
抗16、18での電圧降下が最大となるが、この場合で
あっても最大30mVの電圧降下であるためDC−DC
コンバータ12、記憶・制御部13における動作上問題
は生じない。EEPROMにデータの書き込みが行われ
る場合、DC−DCコンバータ12では、電源VCCか
らの電圧を20Vに昇圧して書込制御回路133に供給
する。書込制御回路133では、DC−DCコンバータ
12から20Vの電圧を受け、所定のタイミングで書込
制御信号WPを供給する。これにより、制御回路132
から供給されるデータがメモリアレイの所定箇所に記憶
される。
に、DC−DCコンバータ12では、内部の発振回路を
使用して高速スイッチング(周波数f=2MHz)する
際に貫通電流が流れノイズが発生する。このDC−DC
コンバータ12で発生したノイズは、第1電源ライン1
5及び第2電源ライン18で接続されている制御回路1
32に伝搬しようとする。しかし、本実施形態の半導体
回路によれば、DC−DCコンバータ12と記憶・制御
部13間に合計60Ωのシリーズ抵抗(第1抵抗16と
第2抵抗18)が配置されているため、第1電源ライン
15、第2電源ライン17に生じる浮遊容量Cとによっ
てCRのフィルタが形成されてる。このため、DC−D
Cコンバータ12でノイズが発生しても、電源ライン1
5、17に形成されるフィルタによってカットされ、記
憶・制御部に伝搬するノイズが低減される。従って、誤
動作やデータエラーの発生が防止される。
の実施形態では、半導体回路を液晶駆動回路に適用した
ものである。なお、図1に示した第1実施形態と同一の
部分については同一の参照番号を付し、適宜その説明を
省略する。図2は、液晶駆動回路とLCD(液晶表示装
置)の構成図を表したものである。この図2に示される
ように、液晶駆動回路(半導体回路)は図示しないCP
U等から供給される表示データをLCD30に表示する
ためのものである。本実施形態の第2回路13は、制御
回路135と、信号(列)電極側を駆動するドライバ回
路136と、走査(行)電極側を駆動するドライバ回路
137とを備えており、表示データをLCD30に表示
するようになっている。そして、本実施形態において第
1回路として機能するDC−DCコンバータ12は、電
源VCCからの電圧を40Vに昇圧してドライバ回路1
36、137に供給するように成っている。
ても、EEPROMの場合と同様に、DC−DCコンバ
ータ12が電源電圧を40Vに昇圧する際にノイズが発
生するが、第1電源ライン15、第2電源ライン18上
に、第1抵抗16の30Ωと第2抵抗18の30Ωによ
る合計60Ωのシリーズ抵抗が配置されているため、ノ
イズが第2回路13側に伝搬することが低減される。
形態によれば、DC−DCコンバータ12が内部の発振
回路を利用して電源電圧を所定の電圧まで昇圧する際に
ノイズが発生したとしても、ノイズが電源ライン15、
17上を伝搬する際に必ずシリーズ抵抗(第1抵抗16
と第2抵抗18)を経由する構成としたため、浮遊容量
Cと抵抗とによるフィルタによって第2回路まで伝搬す
るノイズを低減することができる。また、本実施形態に
よれば第1抵抗16と第2抵抗18を半導体回路で通常
に使用されるポリシリコンを使用したので、抵抗の配設
が容易になる。また、本実施形態によれば、シリーズ抵
抗60Ωを第1抵抗16の30Ωと第2抵抗18の30
Ωに分けたので、両抵抗16、18による電圧降下を最
小限にすることができる。
したが、本発明はかかる実施形態の構成に限定されるも
のではなく、各請求項に記載された発明の範囲において
他の実施形態を採用し、また、変形することが可能であ
る。例えば、実施形態では、第1抵抗16と第2抵抗1
8の合成抵抗値(シリーズ抵抗値)を60Ωとしたが、
半導体回路のチップサイズや各電源ライン15、17の
距離などに応じて適宜選択することが可能である。例え
ば、合成抵抗値Rとして、R=60Ω以外に、半導体回
路に応じてR=50Ω、40Ω、30Ω、70Ω、80
Ωとすることが可能である。この場合においても、第1
抵抗と第2抵抗の値は共にR/2とすることで、電圧降
下を下げると共に、抵抗の配置を容易にすることができ
る。
抵抗16と第2抵抗18の値を等しくしたが、必ずしも
等しくする必要はない。すなわち、第1抵抗16の抵抗
値をR1、第2抵抗の抵抗値をR2とし、ノイズを低減
するのに十分なシリーズ抵抗(合計抵抗値)をRとした
場合、R1+R2=Rの条件を満たしていればR1=R
2である必要はない。例えば、R=60Ωである場合、
R1として、0Ω、10Ω、20Ω、40Ω、50Ω、
60Ωを採用することが可能である。但しR1=0Ω
(R2=R−R1)の場合電源ライン15上に第1抵抗
16は配設されず、R2=0Ω(R1=R−R2)の場
合電源ライン17条に第2抵抗18は配設されない。こ
のように第1抵抗16又は第2抵抗18の一方が0Ωで
ある場合、他方の抵抗が最大になるため、その電圧降下
が大きくなるが、回路の動作上問題内定度の電圧降下で
ある場合には、抵抗の配設数が1カ所で済むというメリ
ットがある。なお、抵抗値R1とR2(R1+R2=
R)の選択(抵抗値配分)については、I1×R1=I
2×R2となるように選択してもよい。また、第1及び
第2抵抗16、18による電力ロスを考慮し、所定期間
内(例えば、1時間、8時間、1日、1週間、1ヶ月)
において第1抵抗16と第2抵抗18で消費される電力
量が等しくなるようにR1とR2を選択するようにして
もよい。
例として、EEPROMと液晶駆動回路について説明し
たが、本発明では発振回路を有する第1回路と、発振回
路を有しない第2回路とを備えた他の半導体回路に適用
することができる。例えば、フラッシュメモリ等の他の
メモリ、DPS(ディジタル・シグナル・プロセッサ)
等に適用することが可能である。
有する第1回路としてDC−DCコンバータが使用され
た場合を例に説明したが、発振回路を有する回路であれ
ば他の回路を第1回路としても良い。
設したので、半導体回路が小型化しても、第1回路で発
生したノイズが第2回路に伝搬することを低減させるこ
とができる。
EPROMを適用した場合の構成図である。
晶駆動回路を適用した場合の構成図である。
Claims (7)
- 【請求項1】 電源が接続された電源端子と、 前記電源端子に第1の電源ラインを介して接続され、ス
イッチング動作を行うチャージポンプタイプのDC−D
Cコンバータ回路である第1回路と、 前記電源端子に第2の電源ラインを介して接続された第
2回路と、 前記第1電源ライン又は前記第2電源ラインの少なくと
も一方のライン上に配設された抵抗と、 を具備することを特徴とする半導体回路。 - 【請求項2】 前記抵抗は、前記第1電源ライン及び第
2電源ラインとに配置された請求項1に記載の半導体回
路。 - 【請求項3】 前記第1電源ライン及び第2電源ライン
とに配置された抵抗は、その両抵抗値が同一である請求
項2に記載の半導体回路。 - 【請求項4】 電源が接続された電源端子と、 前記電源端子に第1の電源ラインを介して接続されスイ
ッチング動作を行う第1回路と、 前記電源端子に第2の電源ラインに接続された第2回路
と、 前記第1電源ライン及び前記第2電源ライン上に配設さ
れた一対の抵抗と、 を具備することを特徴とする半導体回路。 - 【請求項5】 前記第1回路は、チャージポンプタイプ
のDC−DCコンバータ回路であることを特徴とする請
求項4に記載の半導体回路。 - 【請求項6】 前記一対の抵抗は、その両抵抗値が同一
である請求項5に記載の半導体回路。 - 【請求項7】 前記両抵抗の抵抗値は、前記第1回路と
前記第2回路において所定期間内で消費される電力量が
等しくなる値である請求項5記載の半導体回路。
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