KR102082288B1 - 이중 데이터 레이트 카운터 및 그를 이용한 아날로그-디지털 변환 장치와 씨모스 이미지 센서 - Google Patents
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Abstract
본 기술은 이중 데이터 레이트 카운터 및 그를 이용한 아날로그-디지털 변환 장치와 씨모스 이미지 센서에 관한 것으로, 전력 소비와 면적을 감소시키기 위한 싱글-디렉션 카운팅 기술에 적합한 이중 데이터 레이트 카운터 및 그를 이용한 아날로그-디지털 변환 장치와 씨모스 이미지 센서를 제공한다. 이러한 이중 데이터 레이트 카운터는, 첫 번째 카운팅 동작과 두 번째 카운팅 동작 사이의 클럭 신호의 토글링(Toggling) 여부를 결정하기 위한 제어 블럭; 및 첫 번째 카운팅 동작 시에는 상승 에지(Rising Edge)에 (최하위 비트+1) 비트부터 카운팅하고, 두 번째 카운팅 시에는 하강 에지(Falling Edge)에 (최하위 비트+1) 비트부터 카운팅하기 위한 카운팅 블럭을 포함할 수 있다.
Description
본 발명의 몇몇 실시예들은 이미지 센서(IS : Image Sensor)에 관한 것으로, 더욱 상세하게는 예를 들어 싱글 슬로프 아날로그-디지털 변환 장치(Single Slope ADC)를 이용한 씨모스 이미지 센서(CIS : CMOS(Complementary Metal Oxide Semiconductor) Image Sensor)에서 오프셋(Offset) 제거에 탁월한 디지털 이중 샘플링(DDS : Digital Double Sampling)을 지원하는 이중 데이터 레이트(DDR : Double Data Rate) 카운터 및 그를 이용한 아날로그-디지털 변환 장치와 씨모스 이미지 센서에 관한 것이다.
이하의 본 발명의 실시예에서는 싱글 슬로프 아날로그-디지털 변환 장치를 예로 들어 설명하나, 본 발명의 기술은 멀티 슬로프 아날로그-디지털 변환 장치(Multi-Slope ADC)나 그 외에도 이중 데이터 레이트(DDR) 카운터가 필요한 장치에 적용 가능하므로, 본 발명의 기술이 싱글 슬로프 아날로그-디지털 변환 장치에 적용되는 경우로 한정되는 것이 아님을 미리 밝혀둔다.
일반적으로 빛의 세기, 음향의 세기, 및 시간 등과 같은 유효한 물리량을 디지털 신호로 변환하기 위하여 다양한 전자 장치에 카운터가 사용될 수 있다.
예를 들어, 이미지 센서는 입사광에 반응하는 반도체의 성질을 이용하여 이미지를 획득하는 장치로서, 픽셀 어레이에서 출력되는 아날로그 신호를 디지털 신호로 변환하기 위하여 아날로그-디지털 변환 장치를 포함한다. 이러한 아날로그-디지털 변환 장치는 클럭을 이용하여 카운팅 동작을 수행하는 카운터를 이용하여 구현될 수 있다.
이때, 카운터의 동작 속도 및 소모 전력은 이를 포함하는 장치 또는 시스템의 성능에 직접적인 영향을 미친다. 특히, 씨모스 이미지 센서는 그 구성에 따라서 액티브 픽셀 센서 어레이(Active Pixel Sensor Array)로부터 각 컬럼 단위로 출력되는 아날로그 신호들을 디지털 신호들로 변환하기 위하여 복수의 카운터를 포함할 수 있다. 이러한 카운터들의 개수는 씨모스 이미지 센서의 해상도에 따라 증가하며, 카운터들의 개수가 증가할수록 카운터의 동작 속도 및 소모 전력 등은 이미지 센서의 전체 성능을 결정하는 중요한 요인이 될 수 있다.
한편, 씨모스 이미지 센서(CIS)의 해상도와 프레임 레이트(Frame Rate)가 증가하면서 씨모스 이미지 센서 내에서 처리해야 하는 데이터의 양도 증가하게 되었다. 현재 대부분의 상용 씨모스 이미지 센서에서는 픽셀 출력인 아날로그 전압을 디지털 값으로 변환시키는 아날로그-디지털 변환 장치로 싱글 슬로프 아날로그-디지털 변환 장치(Single Slope ADC)를 사용하고 있다. 컬럼 패러럴 리드아웃(Column Parallel Readout) 방식의 싱글 슬로프 아날로그-디지털 변환 장치는 아날로그-디지털 변환의 변환 레이트를 현저하게 감소시키며, 저전력 및 소면적의 특성을 가진다.
하지만, 싱글 슬로프 아날로그-디지털 변환 시간은 1/fclk*2^N(N은 아날로그-디지털 변환 해상도 = 컬러 깊이, fclk는 싱글 슬로프 아날로그-디지털 변환 장치의 주파수)으로 결정되므로, 씨모스 이미지 센서의 해상도 및 프레임 레이트가 증가하면서 싱글 슬로프 아날로그-디지털 변환 장치의 주파수(fclk)가 급격하게 증가하고 있다. 또한, 해상도의 증가는 클럭 신호의 기생(Parasitic) RC를 증가시키고, 결국 클럭킹 파워(Clocking Power)를 증가시키며, 또한 RC 시간 상수(Time Constant)에 의한 물리적 한계로 인하여 고속 클럭으로 처리하기 어렵게 만든다.
따라서 싱글 슬로프 아날로그-디지털 변환 장치의 클럭 속도를 감소시키기 위해 이중 데이터 레이트(DDR) 카운팅 기술들이 제안되었다. 이러한 이중 데이터 레이트 카운팅 기술로는 예를 들어 클럭을 최하위 비트(LSB) 데이터로 사용하는 제 1 이중 데이터 레이트 카운팅 방식 및 배타적 논리합(XOR) 회로를 사용하는 제 2 이중 데이터 레이트 카운팅 방식 등이 있다. 여기서, 제 1 이중 데이터 레이트 카운팅 방식에 따른 이중 데이터 레이트 카운터는 클럭을 최하위 비트 데이터로 사용함으로써, 배타적 논리합 회로를 사용(제 2 이중 데이터 레이트 카운팅 방식)하여 이중 데이터 레이트 카운터를 구현하는 기술보다 입력 클럭에 따라 로직 게이트(Logic Gate)들이 토글링(Toggling)하는 횟수가 감소하기 때문에 전력 소모 측면에서 유리하다.
그러나 전술한 이중 데이터 레이트 카운팅 기술들은 BWI(Bit-Wise Inversion) 또는 업-다운 카운팅하는 카운터가 필요한 단점이 있다. 또한, 이러한 카운터들의 구조는 카운터를 구성하는 T 플립 플랍(Flip-Flop) 사이에 로직 게이트가 들어가게 된다. 이는 면적의 증가와 함께 카운팅 신호의 경로(Path)에 추가로 로직 게이트가 사용되어 전력 소모를 증가시키는 또 다른 이유가 된다.
한편, 종래의 SEC 이중 데이터 레이트 카운터는 디지털 이중 샘플링(DDS)을 수행하기 위한 BWI 기술에 적용가능한 이중 데이터 레이트 카운터로서, 항상 클럭 상승 에지 퍼스트(Rising Edge First)라는 조건을 갖고 있다.
이러한 종래의 SEC 이중 데이터 레이트 카운터는 업 카운팅 또는 다운 카운팅만 사용하는 디지털 이중 샘플링 카운팅 방식에는 적용할 수 없는 문제점이 있다. 그 이유는 두 번의 카운팅 동작 중 한번은 반드시 클럭 신호의 하강 에지(Falling Edge)에서 먼저 동작할 수 있기 때문이다. 더구나 BWI 방식이 셀(Cell)마다 멀티플렉서(Multiplexer)를 사용하고 제어 블럭(Control Block)에 D 플립 플랍(Flip-Flop)을 사용하는 등 카운터의 면적이 증가하는 문제점이 있다.
반면에, 종래의 싱글-디렉션 카운팅(Single-Direction Counting) 기술들의 의 경우 T 플립 플랍 사이에 로직 게이트가 필요 없고 간단하게 구현할 수 있는 장점이 있다. 그러나 아직까지 싱글-디렉션 카운팅 기술에 적합한 이중 데이터 레이트 카운터가 없는 실정이다.
본 발명의 실시예는 전력 소비와 면적을 감소시키기 위한 싱글-디렉션 카운팅 기술에 적합한 이중 데이터 레이트 카운터 및 그를 이용한 아날로그-디지털 변환 장치와 씨모스 이미지 센서를 제공한다.
본 발명의 일 실시예에 따른 이중 데이터 레이트 카운터는, 카운트 모드 신호(cnt_mode)와 샘플링 블럭의 이전 상태 값에 따라 카운터 클럭을 토글링(Toggling)시키기 위한 제 1 제어 블럭; (최하위 비트+1) 비트 이상에 해당하는 카운팅 블럭으로 입력되는 클럭 신호의 토글링 여부를 결정하기 위한 제 2 제어 블럭; 상기 카운팅 블럭의 인에이블 구간 및 디스에이블 구간을 결정하기 위한 제 3 제어 블럭; 비교기 출력 신호(cmp_out)의 트랜지션 시 클럭 신호의 상태를 샘플링하여 최하위 비트(LSB) 값을 출력하기 위한 상기 샘플링 블럭; 및 상기 제 2 및 제 3 제어 블럭으로부터의 출력 신호에 따라 카운팅을 수행하여 (최하위 비트+1) 비트 이상의 카운터 출력 신호를 출력하기 위한 상기 카운팅 블럭을 포함할 수 있다.
여기서, 상기 제 1 및 제 2 제어 블럭은 첫 번째 카운팅 동작과 두 번째 카운팅 동작 사이의 클럭 신호의 토글링 여부를 결정하고, 상기 카운팅 블럭은 첫 번째 카운팅 동작 시에는 상승 에지(Rising Edge)에 (최하위 비트+1) 비트부터 카운팅하고, 두 번째 카운팅 시에는 하강 에지(Falling Edge)에 (최하위 비트+1) 비트부터 카운팅할 수 있다.
본 발명의 다른 실시예에 따른 이중 데이터 레이트 카운터는, 첫 번째 카운팅 동작과 두 번째 카운팅 동작 사이의 클럭 신호의 토글링(Toggling) 여부를 결정하기 위한 제어 블럭; 및 첫 번째 카운팅 동작 시에는 상승 에지(Rising Edge)에 (최하위 비트+1) 비트부터 카운팅하고, 두 번째 카운팅 시에는 하강 에지(Falling Edge)에 (최하위 비트+1) 비트부터 카운팅하기 위한 카운팅 블럭을 포함할 수 있다.
여기서, 상기 제어 블럭은 제어부에서 기 결정된 카운트 블럭킹 신호를 이용하여 첫 번째 카운팅 동작과 두 번째 카운팅 동작 사이의 클럭 토글링 시 폴스 카운팅(False Counting)을 방지하고, 상기 카운팅 블럭은 비교기 출력 신호의 트랜지션 시 클럭 신호의 상태를 샘플링하여 최하위 비트 값을 출력할 수 있다.
본 발명의 일 실시예에 따른 아날로그-디지털 변환 장치는, 아날로그 신호와 기준 신호를 비교하여 비교기 출력 신호를 발생하기 위한 비교기; 및 상기 비교기로부터의 비교기 출력 신호에 따라 상기 아날로그 신호에 상응하는 디지털 신호를 발생하기 위한 이중 데이터 레이트 카운터를 포함하고, 상기 이중 데이터 레이트 카운터는, 카운트 모드 신호와 샘플링 블럭의 이전 상태 값에 따라 카운터 클럭을 토글링시키기 위한 제 1 제어 블럭; (최하위 비트+1) 비트 이상에 해당하는 카운팅 블럭으로 입력되는 클럭 신호의 토글링 여부를 결정하기 위한 제 2 제어 블럭; 상기 카운팅 블럭의 인에이블 구간 및 디스에이블 구간을 결정하기 위한 제 3 제어 블럭; 비교기 출력 신호의 트랜지션 시 클럭 신호의 상태를 샘플링하여 최하위 비트 값을 출력하기 위한 상기 샘플링 블럭; 및 상기 제 2 및 제 3 제어 블럭으로부터의 출력 신호에 따라 카운팅을 수행하여 (최하위 비트+1) 비트 이상의 카운터 출력 신호를 출력하기 위한 상기 카운팅 블럭을 포함할 수 있다.
본 발명의 다른 실시예에 따른 아날로그-디지털 변환 장치는, 아날로그 신호와 기준 신호를 비교하여 비교기 출력 신호를 발생하기 위한 비교기; 및 상기 비교기로부터의 비교기 출력 신호에 따라 상기 아날로그 신호에 상응하는 디지털 신호를 발생하기 위한 이중 데이터 레이트 카운터를 포함하고, 상기 이중 데이터 레이트 카운터는, 첫 번째 카운팅 동작과 두 번째 카운팅 동작 사이의 클럭 신호의 토글링(Toggling) 여부를 결정하기 위한 제어 블럭; 및 첫 번째 카운팅 동작 시에는 상승 에지(Rising Edge)에 (최하위 비트+1) 비트부터 카운팅하고, 두 번째 카운팅 시에는 하강 에지(Falling Edge)에 (최하위 비트+1) 비트부터 카운팅하기 위한 카운팅 블럭을 포함할 수 있다.
본 발명의 일 실시예에 따른 씨모스 이미지 센서는, 아날로그 신호를 발생하기 위한 감지부; 상기 아날로그 신호와 기준 신호를 비교하고 하나 이상의 이중 데이터 레이트 카운터를 이용하여 상기 아날로그 신호에 상응하는 디지털 신호를 발생하기 위한 아날로그-디지털 변환 장치; 및 상기 감지부 및 상기 아날로그-디지털 변환 장치의 동작을 제어하기 위한 제어부를 포함하고, 상기 이중 데이터 레이트 카운터는, 카운트 모드 신호와 샘플링 블럭의 이전 상태 값에 따라 카운터 클럭을 토글링시키기 위한 제 1 제어 블럭; (최하위 비트+1) 비트 이상에 해당하는 카운팅 블럭으로 입력되는 클럭 신호의 토글링 여부를 결정하기 위한 제 2 제어 블럭; 상기 카운팅 블럭의 인에이블 구간 및 디스에이블 구간을 결정하기 위한 제 3 제어 블럭; 비교기 출력 신호의 트랜지션 시 클럭 신호의 상태를 샘플링하여 최하위 비트 값을 출력하기 위한 상기 샘플링 블럭; 및 상기 제 2 및 제 3 제어 블럭으로부터의 출력 신호에 따라 카운팅을 수행하여 (최하위 비트+1) 비트 이상의 카운터 출력 신호를 출력하기 위한 상기 카운팅 블럭을 포함할 수 있다.
본 발명의 다른 실시예에 따른 씨모스 이미지 센서는, 아날로그 신호를 발생하기 위한 감지부; 상기 아날로그 신호와 기준 신호를 비교하고 하나 이상의 이중 데이터 레이트 카운터를 이용하여 상기 아날로그 신호에 상응하는 디지털 신호를 발생하기 위한 아날로그-디지털 변환 장치; 및 상기 감지부 및 상기 아날로그-디지털 변환 장치의 동작을 제어하기 위한 제어부를 포함하고, 상기 이중 데이터 레이트 카운터는, 첫 번째 카운팅 동작과 두 번째 카운팅 동작 사이의 클럭 신호의 토글링(Toggling) 여부를 결정하기 위한 제어 블럭; 및 첫 번째 카운팅 동작 시에는 상승 에지(Rising Edge)에 (최하위 비트+1) 비트부터 카운팅하고, 두 번째 카운팅 시에는 하강 에지(Falling Edge)에 (최하위 비트+1) 비트부터 카운팅하기 위한 카운팅 블럭을 포함할 수 있다.
본 발명의 실시예에 따르면, 업 카운팅 또는 다운 카운팅만 사용하는 디지털 이중 샘플링 카운팅 방식에서 사용할 수 있으며, 입력 주파수를 절반으로 떨어뜨려 카운터의 파워를 약 50% 절감시킬 수 있고, 또한 컬럼 패러럴 리드아웃 구조에서 클럭 신호 라인의 RC 로드(Load)에 의한 속도 제한(Speed Limitation)을 완화시킬 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 싱글-디렉션 카운팅 방식에 이중 데이터 레이트 카운팅 방식을 적용하여 카운팅 경로에 추가 로직 회로를 사용하지 않으면서 약간의 추가 로직으로 클럭 속도(Clock Speed)를 절반으로 떨어뜨려 씨모스 이미지 센서(CIS)의 속도를 향상시키고, 클럭킹 파워를 감소시키며, 카운팅 파워를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 대한 이해를 돕기 위한 씨모스 이미지 센서의 구성도,
도 2는 디지털 이중 샘플링(DDS)을 설명하기 위한 타이밍도,
도 3은 본 발명의 실시예에 대한 이해를 돕기 위한 싱글-디렉션 카운팅 방식에 사용되는 카운터의 구성도,
도 4는 본 발명의 실시예에 따른 이중 데이터 레이트(DDR) 카운터의 구성도,
도 5a 내지 도 5f는 도 4의 본 발명의 실시예에 따른 이중 데이터 레이트 카운터의 동작을 설명하는 타이밍도,
도 6은 본 발명의 실시예에 따른 씨모스 이미지 센서의 구성도,
도 7a 내지 도 7d는 도 6의 본 발명의 실시예에 따른 씨모스 이미지 센서의 타이밍도이다.
도 2는 디지털 이중 샘플링(DDS)을 설명하기 위한 타이밍도,
도 3은 본 발명의 실시예에 대한 이해를 돕기 위한 싱글-디렉션 카운팅 방식에 사용되는 카운터의 구성도,
도 4는 본 발명의 실시예에 따른 이중 데이터 레이트(DDR) 카운터의 구성도,
도 5a 내지 도 5f는 도 4의 본 발명의 실시예에 따른 이중 데이터 레이트 카운터의 동작을 설명하는 타이밍도,
도 6은 본 발명의 실시예에 따른 씨모스 이미지 센서의 구성도,
도 7a 내지 도 7d는 도 6의 본 발명의 실시예에 따른 씨모스 이미지 센서의 타이밍도이다.
본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1은 본 발명의 실시예에 대한 이해를 돕기 위한 씨모스 이미지 센서의 구성도로서, 이중 데이터 레이트 카운터가 아닌 일반적인 카운터를 사용한 경우를 나타내고 있다.
도 1을 참조하여 살펴보면, 본 발명의 실시예에 대한 이해를 돕기 위한 씨모스 이미지 센서는 픽셀 어레이(110), 드라이버 및 어드레스 디코더(120), 제어부(130), 램프 신호 발생부(140), 비교부(150), 및 카운팅부(160)를 포함한다.
여기서, 픽셀 어레이(110)는 단위 구성 요소(예를 들어, 픽셀)에 의해 입사광을 전기적인 아날로그 신호로 변환하여 출력하기 위하여 배열된 복수의 픽셀들을 포함한다. 그리고 드라이버 및 어드레스 디코더(120)는 행 및/또는 열 단위로 픽셀 어레이의 동작을 제어하기 위하여 구비된다. 그리고 제어부(130)는 씨모스 이미지 센서의 각 구성 요소의 동작 타이밍을 제어하기 위한 클럭 및 제어 신호를 발생한다. 이때, 제어부(130)에서 발생되는 클럭 및 제어 신호는 카운트 클럭 신호(cnt_clk), 카운트 모드 신호(cnt_mode) 및 초기화 신호(init) 등을 포함할 수 있다. 그리고 램프 신호 발생부(140)는 기준 신호로 사용되는 램프 신호를 제어부(130)의 제어에 따라 생성하여 비교부(150)로 출력한다.
그리고 픽셀 어레이(110)로부터 판독된 아날로그의 픽셀 신호는, 비교부(150) 및 카운팅부(160)로 구현된 아날로그-디지털 변환 장치에 의해 램프 신호 발생부(140)로부터의 램프 신호(기준 신호)와 비교 및 카운팅되어 디지털 신호로 변환된다. 픽셀 신호는 칼럼 단위로 출력되어 처리되며, 이를 위하여 비교부(150) 및 카운팅부(160)는 각각 칼럼 단위로 구비된 복수의 비교기(151)들 및 복수의 카운터(161)들을 포함할 수 있다. 이와 같이 칼럼 단위로 구비된 복수의 신호 처리 수단을 이용하여 1행 분의 픽셀 신호들을 동시에 병렬적으로 처리함으로써, 씨모스 이미지 센서는 대역 성능이나 노이즈의 측면에서 향상된 성능을 갖고 고속 동작이 가능하게 된다.
그리고 픽셀 어레이(110)는 상관 이중 샘플링을 위한 리셋 성분을 나타내는 제 1 아날로그 신호 및 이미지 신호 성분(리셋 성분도 포함함)을 나타내는 제 2 아날로그 신호를 순차적으로 출력하고, 제 1 아날로그 신호 및 제 2 아날로그 신호에 기초하여 비교부(150) 및 카운팅부(160)로 구현된 아날로그-디지털 변환 장치는 디지털적으로 상관 이중 샘플링, 즉 디지털 이중 샘플링(DDS)을 수행한다(도 2 참조). 여기서, 디지털 이중 샘플링은 컬럼 패러럴 구조의 싱글 슬로프 아날로그-디지털 변환 장치(Single Slope ADC)의 컬럼 사이의 편차를 제거하기 위하여 사용한다.
이처럼, 아날로그-디지털 변환 장치는 리셋 성분을 나타내는 제 1 아날로그 신호를 카운팅하고, 이미지 신호 성분을 나타내는 제 2 아날로그 신호를 카운팅한다. 이러한 두 번의 카운팅 결과에 기초하여 제 1 아날로그 신호 및 제 2 아날로그 신호의 차이에 상응하는 디지털 신호가 발생된다.
도 2는 디지털 이중 샘플링(DDS)을 설명하기 위한 타이밍도로서, "cmp_out"는 비교기(151)로부터 출력되는 비교기 출력 신호이고, "cnt_mode"는 제어부(130)에서 기 결정된 제어 신호로서 카운트 모드를 나타내는 카운트 모드 신호이며, "cnt_en"은 카운트 인에이블을 나타내는 카운트 인에이블 신호이고, "cnt_clk"는 제어부(130)에서 기 결정된 클럭 신호로서 카운트 클럭을 나타내는 카운트 클럭 신호이며, "D(k)"는 카운터(161)로부터 출력되는 카운터 출력 신호를 나타낸다.
도 2에 도시된 바와 같이, 먼저 출력되는 제 1 아날로그 신호(리셋 성분만을 포함함)를 기준 신호로 사용하기 위해 첫 번째 카운팅을 수행하고(210), 다음으로 출력되는 제 2 아날로그 신호(리셋 성분 및 순수 이미지 신호 성분을 포함함)를 두 번째로 카운팅한다(220). 이후, 제 2 아날로그 신호를 카운팅한 값에서 제 1 아날로그 신호를 카운팅한 값을 차감함으로써, 리셋 성분이 제거된 순수 이미지 신호만을 구해낼 수 있으며, 그에 따라 컬럼 패러럴 구조의 아날로그-디지털 변환 장치 또는 픽셀 어레이에서 발생할 수 있는 오프셋 에러(Offset Error)를 제거할 수 있다.
그런데, 싱글-디렉션 카운팅 방식에서는 제 1 아날로그 신호 및 제 2 아날로그 신호를 저장하고 차감하는 과정 없이 첫 번째 카운팅 시에는 비교기(151, Comparator)의 출력이 하이(High)인 구간을 카운팅하고, 두 번째 카운팅 시에는 비교기(151)의 출력이 로우(Low)인 구간을 카운팅한다. 따라서 업 카운팅 또는 다운 카운팅이나 BWI 방식에서 필요한 추가 로직을 많이 사용하지 않고, 간단한 추가 로직(예를 들어, 도 3의 제어 블럭(310))만으로 싱글-디렉션 카운팅 방식에 사용되는 카운터를 구현할 수 있다(도 3 참조).
도 3은 본 발명의 실시예에 대한 이해를 돕기 위한 싱글-디렉션 카운팅 방식에 사용되는 카운터의 구성도이다.
도 3에 도시된 바와 같이, 싱글-디렉션 카운팅 방식에 사용되는 카운터는, 비교기(151)로부터 비교기 출력 신호(cmp_out)를 입력받아 제어부(130)로부터의 카운트 모드 신호(cnt_mode)에 따라 카운트 인에이블 신호(cnt_en)를 발생하고 발생된 카운트 인에이블 신호에 대해 카운팅 인에이블(Counting Enable) 구간을 조절하기 위한 제어 블럭(310), 및 제어 블럭(310)으로부터의 카운트 인에이블 신호에 따라 카운팅을 수행하여 카운터 출력 신호(D(k))를 출력하기 위한 카운팅 블럭(320)을 포함한다.
여기서, 제어 블럭(310)은 비교기(151)로부터의 비교기 출력 신호를 반전시키기 위한 제 1 인버터(311), 비교기(151)로부터의 비교기 출력 신호 또는 제 1 인버터(311)에서 반전된 비교기 출력 신호를 제어부(130)로부터의 카운트 모드 신호에 따라 카운트 인에이블 신호로 선택하기 위한 스위치(312), 스위치(312)로부터의 카운트 인에이블 신호와 제어부(130)로부터의 카운트 클럭 신호(cnt_clk)를 부정논리곱 연산하기 위한 낸드 게이트(313), 및 낸드 게이트(313)로부터의 출력 신호를 반전시켜 카운팅 블럭(320)으로 출력하기 위한 제 2 인버터(314)를 포함한다.
그리고 카운팅 블럭(320)은 복수 개의 T 플립 플랍(Flip-Flop)을 이용하여 구현할 수 있다.
이처럼, 싱글-디렉션 카운팅 방식에 사용되는 카운터는 카운팅 인에이블 구간을 조절할 수 있도록 간단한 로직(예를 들어, 도 3의 스위치(312))만이 사용되게 된다.
도 4는 본 발명의 실시예에 따른 이중 데이터 레이트(DDR) 카운터의 구성도로서, 싱글-디렉션 카운팅 기술에 적합한 이중 데이터 레이트 카운터를 나타내고 있다.
전술한 바와 같이, 종래의 SEC 이중 데이터 레이트 카운터는 항상 클럭을 마지막에 샘플링하는 방식을 사용하기 때문에 상관 이중 샘플링(CDS : Correlated Double Sampling) 회로의 트랜지션(Transition) 이후의 카운팅 동작(Counting Operation)을 수행할 수 없다.
따라서 본 발명의 실시예에서는 클럭 샘플링 구조의 이중 데이터 레이트 카운터를 제안한다. 이때, 첫 번째 카운팅 동작을 수행할 때는 (최하위 비트+1) 비트에 해당하는 T 플립 플랍(Flip-Flop)이 항상 상승 에지(Rising Edge)에 동작한다. 또한, 최하위 비트(LSB) 값에 따라서 두 번째 카운팅 동작을 수행할 때는 (최하위 비트+1) 비트에 해당하는 T 플립 플랍의 입력 클럭을 반전 또는 그대로 유지하는 제어 블럭을 사용한다. 마지막으로, 두 번째 카운팅 시 (최하위 비트+1) 비트에 해당하는 T 플립 플랍의 클럭을 반전시켜 하강 에지(Falling Edge)에서 동작하도록 한다. 이와 같이 구현된 본 발명의 실시예에 따른 이중 데이터 레이트 카운터는 종래의 SEC 이중 데이터 레이트 카운터의 기술적인 문제를 해결할 수 있다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 이중 데이터 레이트 카운터는, 카운트 모드 신호(cnt_mode)와 제 1 카운팅 블럭(440)의 이전 상태(State) 값에 따라 카운터 클럭을 토글링(Toggling)시키기 위한 제 1 제어 블럭(410), (최하위 비트+1) 비트 이상에 해당하는 제 2 카운팅 블럭(450)으로 입력되는 클럭 신호의 토글링 여부를 결정하기 위한 제 2 제어 블럭(420), 제 2 카운팅 블럭(450)의 인에이블 구간 및 디스에이블 구간을 결정하기 위한 제 3 제어 블럭(430), 비교기 출력 신호(cmp_out)의 트랜지션 시 클럭 신호의 상태를 샘플링(Sampling)하여 최하위 비트(LSB) 값을 출력하기 위한 제 1 카운팅 블럭(440), 및 제 2 및 제 3 제어 블럭(420, 430)으로부터의 출력 신호에 따라 카운팅을 수행하여 (최하위 비트+1) 비트 이상의 카운터 출력 신호를 출력하기 위한 제 2 카운팅 블럭(450)을 포함한다.
여기서, 제 1 제어 블럭(410)은 카운트 모드 신호(카운트 모드 신호 "1"은 첫 번째 카운팅을 의미하고, 카운트 모드 신호 "0"은 두 번째 카운팅을 의미함)와 제 1 카운팅 블럭(440)의 D 플립 플랍의 이전 상태 값에 의해서 카운터 클럭을 토글링(Toggling)시키는 역할을 수행한다. 이때, 제 1 제어 블럭(410)은 제어부(도 6의 630)로부터의 카운트 클럭 신호(cnt_clk)를 반전시키기 위한 인버터(411), 제어부(도 6의 630)로부터의 카운트 모드 신호가 반전된 신호와 제 1 카운팅 블럭(440)의 이전 상태 값을 부정논리곱 연산하기 위한 낸드 게이트(412), 및 제어부(도 6의 630)로부터의 카운트 클럭 신호 또는 인버터(411)에서 반전된 카운트 클럭 신호를 낸드 게이트(412)의 출력 신호에 따라 최하위 비트 클럭 신호(lsb_clk)로 선택하기 위한 스위치(413)를 포함한다.
그리고 제 2 제어 블럭(420)은 (최하위 비트+1) 비트 이상에 해당하는 제 2 카운팅 블럭(450)의 T 플립 플랍으로 입력되는 클럭 신호의 토글링(Toggling) 여부를 결정하기 위한 로직(Logic)이다. 이때, 제 2 제어 블럭(420)은 제어부(도 6의 630)로부터의 카운트 모드 신호와 비교기(도 6의 651)로부터의 비교기 출력 신호가 반전된 신호를 부정논리합 연산하기 위한 제 1 노어 게이트(421), 제 1 제어 블럭(410)으로부터의 최하위 비트 클럭 신호(lsb_clk)와 제 1 노어 게이트(421)의 출력 신호를 부정논리합 연산하기 위한 제 2 노어 게이트(422), 제 2 노어 게이트(422)의 출력 신호를 반전시키기 위한 인버터(423), 및 제 2 노어 게이트(422)의 출력 신호 또는 인버터(423)에서 반전된 신호를 제어부(도 6의 630)로부터의 카운트 모드 신호에 따라 제 2 카운팅 블럭(450)의 T 플립 플랍으로 입력되는 클럭 신호로 선택하기 위한 스위치(424)를 포함한다.
그리고 제 3 제어 블럭(430)은 제 2 카운팅 블럭(450)의 T 플립 플랍의 인에이블 구간 및 디스에이블 구간을 결정하기 위한 로직이다. 이때, 제 3 제어 블럭(430)은 비교기(도 6의 651)로부터의 비교기 출력 신호를 반전시키기 위한 인버터(431), 비교기(도 6의 651)로부터의 비교기 출력 신호 또는 인버터(431)에서 반전된 비교기 출력 신호를 제어부(도 6의 630)로부터의 카운트 모드 신호에 따라 선택하기 위한 스위치(432), 스위치(432)에서 선택된 신호와 제어부(도 6의 630)로부터의 카운트 블럭킹 신호(cnt_block)를 부정논리곱 연산하여 카운트 인에이블 신호를 제 2 카운팅 블럭(450)의 T 플립 플랍으로 출력하기 위한 낸드 게이트(433)를 포함한다. 여기서, 카운트 블럭킹 신호는 첫 번째 카운팅 동작과 두 번째 카운팅 동작 사이의 클럭 토글링(Toggling) 시 폴스 카운팅(False Counting)을 방지하기 위한 신호이다.
그리고 제 1 카운팅 블럭(440)은 일예로 하나의 D 플립 플랍(Flip-Flop)을 이용하여 구현할 수 있다. 이때, D 플립 플랍은 비교기 출력 신호가 트랜지션(Transition)할 때 클럭 신호의 상태를 샘플링하기 위해 사용되기 때문에 샘플링 블럭(440)이 될 수 있으며, 출력 값이 이중 데이터 레이트 카운터의 최하위 비트(LSB) 값이 된다.
그리고 제 2 카운팅 블럭(450)은 일예로 복수 개의 T 플립 플랍을 이용하여 구현되는 카운팅 블럭이다.
다음으로, 본 발명의 실시예에 따른 이중 데이터 레이트 카운터의 동작을 좀 더 상세히 살펴보면 다음과 같다.
첫 번째 카운팅 동작에서는 카운트 모드 신호(cnt_mode)를 이용하여 (최하위 비트+1) 비트부터 시작되는 T 플립 플랍(Flip-Flop)을 이용한 카운팅 동작이 상승 에지(Rising Edge)에서 카운팅이 되도록 한다. 즉, 첫 번째 카운팅 동작에서는 비교기 출력 신호의 값이 로우(Low)에서 하이(High)로 트랜지션(Transition)할 때 제 1 카운팅 블럭(440)의 D 플립 플랍에서 클럭 신호의 상태를 샘플링하고 이와는 상관없이 (최하위 비트+1) 비트 이상의 제 2 카운팅 블럭(450)에서는 상승 에지에 동기되어 카운팅을 수행한다.
이후, 첫 번째 카운팅 동작과 두 번째 카운팅 동작 사이의 시간 동안 카운트 모드 신호는 "1"에서 "0"으로 트랜지션하게 되고, 이때 첫 번째 카운팅 시 최하위 비트(LSB) 값에 의하여 최하위 비트 클럭 신호(lsb_clk)의 토글링(Toggling) 여부를 결정하게 된다. 예를 들어, 첫 번째 카운팅의 최하위 비트가 "1"이면 최하위 비트 클럭 신호는 토글링하게 되고 최하위 비트가 "0"이면 최하위 비트 클럭 신호는 토글링하지 않게 된다.
이때, 클럭 신호의 트랜지션에 의해 (최하위 비트+1) 비트 이후의 카운팅 동작이 수행되지 않도록 하기 위해 (최하위 비트+1) 비트에 해당하는 제 2 카운팅 블럭(450)의 T 플립 플랍을 디스에이블(Disable)시킨다. 이러한 동작은 카운트 블럭킹 신호(cnt_block)를 이용하여 제 3 제어 블럭(430)에서 수행한다. 여기서, 카운트 블럭킹 신호는 제어부(도 6의 630)에서 기 결정된 제어 신호로서 카운팅 동작을 중지시키기 위한 신호이다.
두 번째 카운팅 동작은 비교기 출력 신호가 로우인 상태에 있을 때 카운팅을 수행하게 된다. 하지만, 이때 (최하위 비트+1) 비트 이하의 카운팅 동작은 모두 하강 에지(Falling Edge)에서 수행된다. 두 번째 카운팅 동작에서도 마찬가지로 비교기 출력 신호가 로우에서 하이로 트랜지션(Transition)할 때 제 1 카운팅 블럭(440)의 D 플립 플랍에서 클럭 신호의 상태를 샘플링하게 되며, 이 값이 최하위 비트(LSB) 값이 된다.
도 5a 내지 도 5f는 도 4의 본 발명의 실시예에 따른 이중 데이터 레이트 카운터의 동작을 설명하는 타이밍도이다.
도 5a 및 도 5d는 첫 번째 카운팅에서 "6"과 "5"를 카운팅하는 경우를 나타내고 있다. 최하위 비트(LSB)의 값이 "0"이냐 "1"이냐에 따라서 이후의 두 번째 카운팅 동작이 결정된다.
도 5b 및 도 5c는 도 5a의 동작 이후 두 번째 카운팅에서 각각 "4"와 "5"를 추가 카운팅하는 동작을 나타내고 있다.
도 5e 및 도 5f는 도 5d의 동작 이후 두 번째 카운팅에서 "4"와 "5"를 추가 카운팅하는 동작을 나타내고 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 이중 데이터 레이트 카운터는 업 카운팅 또는 다운 카운팅만 사용하는 디지털 이중 샘플링 카운팅 방식에서 사용할 수 있는 이중 데이터 레이트 카운터로서, 입력 주파수를 절반으로 떨어뜨려 카운터의 파워를 약 50% 절감시킬 수 있고, 컬럼 패러럴 리드아웃 구조에서 클럭 신호 라인(Clock Signal Line)의 RC 로드에 의한 속도 제한(Speed Limitation)을 완화시킬 수 있다.
한편, 싱글-디렉션 카운팅 방식에서 디지털 이중 샘플링(DDS)을 수행하기 위하여 도 6에 도시된 바와 같이 도 1의 일반적인 카운터(161) 대신에 이중 데이터 레이트 카운터(661)를 이용하여 씨모스 이미지 센서를 구현할 수 있다.
도 6은 본 발명의 실시예에 따른 씨모스 이미지 센서의 구성도이다.
도 6을 참조하여 살펴보면, 본 발명의 실시예에 따른 씨모스 이미지 센서는 픽셀 어레이(610), 드라이버 및 어드레스 디코더(620), 제어부(630), 램프 신호 발생부(640), 비교부(650), 및 이중 데이터 레이트(DDR) 카운팅부(660)를 포함한다.
여기서, 픽셀 어레이(610)는 단위 구성 요소(예를 들어, 픽셀)에 의해 입사광을 전기적인 아날로그 신호로 변환하여 출력하기 위하여 배열된 복수의 픽셀들을 포함한다. 그리고 드라이버 및 어드레스 디코더(620)는 행 및/또는 열 단위로 픽셀 어레이의 동작을 제어하기 위하여 구비된다. 그리고 제어부(630)는 씨모스 이미지 센서의 각 구성 요소의 동작 타이밍을 제어하기 위한 클럭 및 제어 신호를 발생한다. 이때, 제어부(630)에서 발생되는 클럭 및 제어 신호는 카운트 클럭 신호(cnt_clk), 카운트 모드 신호(cnt_mode), 카운트 블럭킹 신호(cnt_lock) 및 초기화 신호(init) 등을 포함할 수 있다. 그리고 램프 신호 발생부(640)는 기준 신호로 사용되는 램프 신호를 제어부(630)의 제어에 따라 생성하여 비교부(650)로 출력한다.
그리고 픽셀 어레이(610)로부터 판독된 아날로그의 픽셀 신호는, 비교부(650) 및 이중 데이터 레이트 카운팅부(660)로 구현된 아날로그-디지털 변환 장치에 의해 램프 신호 발생부(640)로부터의 램프 신호(기준 신호)와 비교 및 카운팅되어 디지털 신호로 변환된다. 픽셀 신호는 칼럼 단위로 출력되어 처리되며, 이를 위하여 비교부(650) 및 이중 데이터 레이트 카운팅부(660)는 각각 칼럼 단위로 구비된 복수의 비교기(651)들 및 복수의 이중 데이터 레이트(DDR) 카운터(661)들을 포함할 수 있다. 이와 같이 칼럼 단위로 구비된 복수의 신호 처리 수단을 이용하여 1행 분의 픽셀 신호들을 동시에 병렬적으로 처리함으로써, 씨모스 이미지 센서는 대역 성능이나 노이즈의 측면에서 향상된 성능을 갖고 고속 동작이 가능하게 된다.
그리고 픽셀 어레이(610)는 상관 이중 샘플링을 위한 리셋 성분을 나타내는 제 1 아날로그 신호 및 이미지 신호 성분(리셋 성분도 포함함)을 나타내는 제 2 아날로그 신호를 순차적으로 출력하고, 제 1 아날로그 신호 및 제 2 아날로그 신호에 기초하여 비교부(650) 및 이중 데이터 레이트 카운팅부(660)로 구현된 아날로그-디지털 변환 장치는 디지털적으로 상관 이중 샘플링, 즉 디지털 이중 샘플링(DDS)을 수행한다. 여기서, 디지털 이중 샘플링은 컬럼 패러럴 구조의 싱글 슬로프 아날로그-디지털 변환 장치의 컬럼 사이의 편차를 제거하기 위하여 사용한다.
이처럼, 아날로그-디지털 변환 장치는 리셋 성분을 나타내는 제 1 아날로그 신호를 카운팅하고, 이미지 신호 성분을 나타내는 제 2 아날로그 신호를 카운팅한다. 이러한 두 번의 카운팅 결과에 기초하여 제 1 아날로그 신호 및 제 2 아날로그 신호의 차이에 상응하는 디지털 신호가 발생된다. 여기서, 두 번의 카운팅 과정 각각은 전술한 바와 같은 이중 데이터 레이트(DDR) 카운팅 방식으로 수행된다.
일반적인 카운터와 비교하여 두 배의 동작 속도를 가지는 이중 데이터 레이트(DDR) 카운터(661)를 이용하여 디지털 이중 샘플링을 수행함으로써, 씨모스 이미지 센서는 향상된 동작 속도 및 동작 마진을 갖고, 소모 전력을 감소시킬 수 있다.
도 7a 내지 도 7d는 도 6의 본 발명의 실시예에 따른 씨모스 이미지 센서의 타이밍도로서, 도 4의 이중 데이터 레이트 카운터를 도 6과 같이 실제 씨모스 이미지 센서에 적용하였을 경우의 타이밍을 나타내는 일예이다.
전술한 바와 같이, 본 발명의 실시예에 따르면, 싱글-디렉션 카운팅 방식은 업 카운팅 또는 다른 카운팅이나 BWI(Bit-Wise Inversion) 방식에서 처럼 카운팅 스테이지마다 로직 회로가 들어가지 않아 고속 동작 및 소면적 회로 구현에 용이하며, 여기에 이중 데이터 레이트 카운팅 방식을 적용하여 카운팅 경로에 추가 로직 회로를 사용하지 않으면서 약간의 추가 로직으로 클럭 속도(Clock Speed)를 절반으로 떨어뜨려 씨모스 이미지 센서(CIS)의 속도를 향상시키고, 클럭킹 파워를 감소시키며, 카운팅 파워를 감소시킬 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 치환, 변형 및 변경이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
410 : 제 1 제어 블럭 420 : 제 2 제어 블럭
430 : 제 3 제어 블럭 440 : 제 1 카운팅 블럭
450 : 제 2 카운팅 블럭
430 : 제 3 제어 블럭 440 : 제 1 카운팅 블럭
450 : 제 2 카운팅 블럭
Claims (19)
- 카운트 모드 신호(cnt_mode)와 샘플링 블럭의 이전 상태 값에 따라 카운터 클럭을 토글링(Toggling)시키기 위한 제 1 제어 블럭;
(최하위 비트+1) 비트 이상에 해당하는 카운팅 블럭으로 입력되는 클럭 신호의 토글링 여부를 결정하기 위한 제 2 제어 블럭;
상기 카운팅 블럭의 인에이블 구간 및 디스에이블 구간을 결정하기 위한 제 3 제어 블럭;
비교기 출력 신호(cmp_out)의 트랜지션 시 클럭 신호의 상태를 샘플링하여 최하위 비트(LSB) 값을 출력하기 위한 상기 샘플링 블럭; 및
상기 제 2 및 제 3 제어 블럭으로부터의 출력 신호에 따라 카운팅을 수행하여 (최하위 비트+1) 비트 이상의 카운터 출력 신호를 출력하기 위한 상기 카운팅 블럭
을 포함하는 이중 데이터 레이트 카운터.
- 제 1 항에 있어서,
상기 제 1 및 제 2 제어 블럭은,
첫 번째 카운팅 동작과 두 번째 카운팅 동작 사이의 클럭 신호의 토글링 여부를 결정하는, 이중 데이터 레이트 카운터. - 제 1 항에 있어서,
상기 카운팅 블럭은,
첫 번째 카운팅 동작 시에는 상승 에지(Rising Edge)에 (최하위 비트+1) 비트부터 카운팅하고, 두 번째 카운팅 시에는 하강 에지(Falling Edge)에 (최하위 비트+1) 비트부터 카운팅하는, 이중 데이터 레이트 카운터.
- 제 1 항에 있어서,
상기 제 3 제어 블럭은,
클럭 신호의 트랜지션에 의해 (최하위 비트+1) 비트 이후의 카운팅 동작이 수행되지 않도록 하기 위해 (최하위 비트+1) 비트에 해당하는 상기 카운팅 블럭을 디스에이블(Disable)시키는, 이중 데이터 레이트 카운터.
- 제 4 항에 있어서,
상기 제 3 제어 블럭은,
제어부에서 기 결정된 카운트 블럭킹 신호(cnt_block)를 이용하여 디스에이블 동작을 수행하는, 이중 데이터 레이트 카운터.
- 제 1 항에 있어서,
상기 제 1 제어 블럭은,
제어부로부터의 카운트 클럭 신호(cnt_clk)를 반전시키기 위한 인버터;
상기 제어부로부터의 카운트 모드 신호가 반전된 신호와 상기 샘플링 블럭의 이전 상태 값을 부정논리곱 연산하기 위한 낸드 게이트; 및
상기 제어부로부터의 카운트 클럭 신호 또는 상기 인버터에서 반전된 카운트 클럭 신호를 상기 낸드 게이트의 출력 신호에 따라 최하위 비트 클럭 신호(lsb_clk)로 선택하기 위한 스위치
를 포함하는 이중 데이터 레이트 카운터.
- 제 1 항에 있어서,
상기 제 2 제어 블럭은,
제어부로부터의 카운트 모드 신호와 비교기로부터의 비교기 출력 신호가 반전된 신호를 부정논리합 연산하기 위한 제 1 노어 게이트;
상기 제 1 제어 블럭으로부터의 최하위 비트 클럭 신호와 상기 제 1 노어 게이트의 출력 신호를 부정논리합 연산하기 위한 제 2 노어 게이트;
상기 제 2 노어 게이트의 출력 신호를 반전시키기 위한 인버터; 및
상기 제 2 노어 게이트의 출력 신호 또는 상기 인버터에서 반전된 신호를 상기 제어부로부터의 카운트 모드 신호에 따라 상기 카운팅 블럭으로 입력되는 클럭 신호로 선택하기 위한 스위치
를 포함하는 이중 데이터 레이트 카운터.
- 제 1 항에 있어서,
상기 제 3 제어 블럭은,
비교기로부터의 비교기 출력 신호를 반전시키기 위한 인버터;
상기 비교기로부터의 비교기 출력 신호 또는 상기 인버터에서 반전된 비교기 출력 신호를 제어부로부터의 카운트 모드 신호에 따라 선택하기 위한 스위치;
상기 스위치에서 선택된 신호와 상기 제어부로부터의 카운트 블럭킹 신호를 부정논리곱 연산하여 카운트 인에이블 신호를 상기 카운팅 블럭으로 출력하기 위한 낸드 게이트
를 포함하는 이중 데이터 레이트 카운터.
- 아날로그 신호와 기준 신호를 비교하여 비교기 출력 신호를 발생하기 위한 비교기; 및
상기 비교기로부터의 비교기 출력 신호에 따라 상기 아날로그 신호에 상응하는 디지털 신호를 발생하기 위한 이중 데이터 레이트 카운터를 포함하고,
상기 이중 데이터 레이트 카운터는,
카운트 모드 신호와 샘플링 블럭의 이전 상태 값에 따라 카운터 클럭을 토글링시키기 위한 제 1 제어 블럭;
(최하위 비트+1) 비트 이상에 해당하는 카운팅 블럭으로 입력되는 클럭 신호의 토글링 여부를 결정하기 위한 제 2 제어 블럭;
상기 카운팅 블럭의 인에이블 구간 및 디스에이블 구간을 결정하기 위한 제 3 제어 블럭;
비교기 출력 신호의 트랜지션 시 클럭 신호의 상태를 샘플링하여 최하위 비트 값을 출력하기 위한 상기 샘플링 블럭; 및
상기 제 2 및 제 3 제어 블럭으로부터의 출력 신호에 따라 카운팅을 수행하여 (최하위 비트+1) 비트 이상의 카운터 출력 신호를 출력하기 위한 상기 카운팅 블럭
을 포함하는 아날로그-디지털 변환 장치.
- 제 9항에 있어서,
상기 제 1 및 제 2 제어 블럭은,
첫 번째 카운팅 동작과 두 번째 카운팅 동작 사이의 클럭 신호의 토글링 여부를 결정하는, 아날로그-디지털 변환 장치.
- 제 9항에 있어서,
상기 카운팅 블럭은,
첫 번째 카운팅 동작 시에는 상승 에지(Rising Edge)에 (최하위 비트+1) 비트부터 카운팅하고, 두 번째 카운팅 시에는 하강 에지(Falling Edge)에 (최하위 비트+1) 비트부터 카운팅하는, 아날로그-디지털 변환 장치. - 삭제
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