JP5372667B2 - Ad変換器および固体撮像装置 - Google Patents
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- 238000003384 imaging method Methods 0.000 title claims description 79
- 238000000034 method Methods 0.000 claims abstract description 60
- 230000008569 process Effects 0.000 claims abstract description 55
- 230000007704 transition Effects 0.000 claims abstract description 27
- 230000007423 decrease Effects 0.000 claims abstract description 8
- 238000006243 chemical reaction Methods 0.000 claims description 38
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 13
- 230000010355 oscillation Effects 0.000 claims description 11
- 230000003111 delayed effect Effects 0.000 claims description 10
- 230000010354 integration Effects 0.000 claims description 10
- 238000013139 quantization Methods 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 5
- 230000001934 delay Effects 0.000 claims description 3
- 230000014759 maintenance of location Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 41
- 238000012545 processing Methods 0.000 description 25
- 238000004364 calculation method Methods 0.000 description 10
- 230000008859 change Effects 0.000 description 9
- 239000000872 buffer Substances 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 7
- 238000001514 detection method Methods 0.000 description 5
- 230000010363 phase shift Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/56—Input signal compared with linear ramp
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- Engineering & Computer Science (AREA)
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- Multimedia (AREA)
- Signal Processing (AREA)
- Analogue/Digital Conversion (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
60frame/sec×4000行/frame=240Kline/sec
となる。つまり、1行の読出しレートは240KHzとなる。このデバイスに第1の従来例に係るAD変換器を適用すると、10ビットのAD変換であれば、1行の読出し時間にその階調数210=1024回の比較をする必要があり、1行の読出しレートの約千倍である240MHz程度で、デジタルメモリに出力するカウンタの計数値を変える必要がある。
(1)上位ビットと下位ビットとが完全な従属動作ではない。
(2)下位ビットの保持データを正確に2値化するのが困難である。
また、本発明のAD変換器において、前記円環遅延回路は、奇数個の遅延ユニットを有し、その出力は等価的に偶数となる非対称発振回路である。
また、本発明のAD変換器において、前記偶数は、2のべき乗である。
また、本発明のAD変換器において、前記複数の遅延ユニットは、その遅延量を制御可能となるよう構成される。
また、本発明のAD変換器において、前記複数の遅延ユニットの遅延量は、その遅延ユニットに流れる電流により制御される。
また、本発明のAD変換器において、前記参照信号生成部は、積分回路を用いて構成される。
また、本発明のAD変換器において、前記参照信号生成部は、DAC回路を用いて構成される。
また、本発明のAD変換器において、前記参照信号生成部は、前記DAC回路の後段に更にLPF回路を有する。
また、本発明のAD変換器において、前記LPF回路のフィルタ定数は、少なくとも前記遅延ユニットの遅延量および前記DAC回路の量子化ステップ、に応じて制御される。
また、本発明は、入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配された撮像部と、前記画素信号に応じたアナログ信号をAD変換の対象となるアナログ信号とする前記AD変換器と、前記撮像部および前記AD変換器を制御する制御部とを有する固体撮像装置である。
また、本発明の固体撮像装置において、前記撮像部の1列毎に前記カウント部を設けてカラムカウント部とし、前記円環遅延回路からのクロックを、前記カラムカウント部のカウントクロックとして用いる。
また、本発明の固体撮像装置において、前記カラムカウント部は、アップカウントモードおよびダウンカウントモードを有し、前記第1の比較処理に係るカウントをダウンカウントまたはアップカウントの一方で行い、前記第2の比較処理に係るカウントをダウンカウントまたはアップカウントの他方で行う。
また、本発明は、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号の入力に係るタイミングで前記アナログ信号と前記参照信号の比較処理を開始し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、複数の遅延ユニットを有し、前記比較処理の開始に係るタイミングで遷移動作を開始する円環遅延回路と、前記円環遅延回路からのクロックをカウントするカウント部と、前記比較処理の終了に係る第1のタイミングで、前記複数の遅延ユニットの論理状態である下位論理状態をラッチする下位ラッチ部と、前記比較処理の終了に係る前記第1のタイミングで、前記カウント部の論理状態である上位論理状態をラッチする上位ラッチ部と、前記下位ラッチ部および前記上位ラッチ部のデータに基づいて前記アナログ信号に応じたデジタル信号を算出する演算部と、を有し、前記演算部は、前記複数の遅延ユニットからの出力である前記下位ラッチ部のデータを、一定の時間間隔で順に立上る、又は、一定の時間間隔で順に立下る信号群に並び変え、前記演算部は、前記比較処理の終了に係る前記第1のタイミングでの前記信号群における状態の遷移位置を検出する、AD変換器である。
また、本発明のAD変換器において、前記奇数個の遅延ユニットで構成された前記円環遅延回路の出力は等価的に偶数となる非対称発振回路である。
また、本発明のAD変換器において、前記偶数は、2のべき乗である。
図1は、本発明の第1の実施形態によるAD変換器全体の構成図の一例である。以下、図1に示す構成について説明する。このAD変換器は、ランプ部19、比較部108、VCO101、カウント部103、下位ラッチ部105、上位ラッチ部107、演算部117で構成される。
図16は、本発明の第2の実施形態によるAD変換器全体の構成図の一例である。以下、図16に示す構成について説明する。図1と異なるのは、カウント部103からの上位論理状態の出力を遅延させるためのカウント遅延部104および冗長上位ラッチ部106を設けたことである。カウント遅延部104は、制御信号によって制御される。カウント部103から出力された上位論理状態はカウント遅延部104によって遅延され、冗長上位ラッチ部106によって保持される。それ以外は、図1と同様であるので説明は省略する。
図19は、本発明の第3の実施形態による(C)MOS固体撮像装置の概略構成図の一例である。以下、図19に示す構成について説明する。固体撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、アナログ部6、クロック生成部18、ランプ部19、カラム処理部15、水平選択部14、出力部17、制御部20で構成されている。
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部108の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部108は、このランプ波とリセットレベルとを比較する。VCO101およびカウント部103の各論理状態は、第1のラッチ部116を構成する下位ラッチ部105および上位ラッチ部107に出力される。
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部108の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部108は、このランプ波と信号レベルとを比較する。VCO101およびカウント部103の各論理状態は、第1のラッチ部116を構成する下位ラッチ部105および上位ラッチ部107に出力される。
第1のラッチ部116および第2のラッチ部116'にラッチされたデジタルデータは、水平選択部14により水平信号線118を介して出力され、出力部17に内蔵された演算部に転送される。その後、演算部において、バイナリ化処理、減算処理(リセットレベルのデータと信号レベルのデータとの差分処理)を実施することで信号成分の合成データが得られる。
図21は、本発明の第4の実施形態による(C)MOS固体撮像装置の概略構成図の一例である。以下、図21に示す構成図について説明する。図19と異なるのは、カウント部103からの上位論理状態をある遅延時間だけ遅延させた冗長上位論理状態を保持するための第1の冗長上位ラッチ部106および第2の冗長上位ラッチ部106’を設けたことである。それ以外は、図19と同様であるので説明は省略する。
図22は、本発明の第5の実施形態による(C)MOS固体撮像装置の概略構成図の一例である。以下、図22に示す構成について説明する。図21と異なるのは、比較部108の比較出力をある遅延時間だけ遅延して出力する比較遅延部109を設けたことである。それ以外は、図21と同様であるので説明は省略する。
図23は、本発明の第6の実施形態による(C)MOS固体撮像装置の概略構成図の一例である。以下、図23に示す構成について説明する。図19と異なるのは、カウント部103をカラムカウンタ103’としてADC部16毎に内蔵し、比較部108の比較結果をある遅延時間だけ遅延して出力する比較遅延部109を設けたこと、およびカウント部103からの上位論理状態をある遅延時間だけ遅延させた冗長上位論理状態を保持するための第1の冗長上位ラッチ部106および第2の冗長上位ラッチ部106’を設けたことである。それ以外は、図19と同様であるので説明は省略する。ここで、カラムカウンタ103’は、上位論理状態を保持するラッチ機能を合わせ持つカウンタ回路を想定している。これにより、別途第1の上位ラッチ部を内蔵する必要が無くなる。尚、カラムカウンタ103’として、Up/Downカウンタ回路を用いて構成しても構わない。その場合、内蔵するラッチ回路の数を低減できるので面積の低減が可能になる。
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部108の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部108は、このランプ波とリセットレベルとを比較する。VCO101の下位論理状態は、第1のラッチ部116を構成する下位ラッチ部105に保持される。また、この下位論理状態のクロックの1つがカラムカウンタ103’のカウントクロックとして用いられる。
続いて、2回目の読出し時には、単位画素3ごとの入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部108の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部108は、このランプ波と信号レベルとを比較する。VCO101の下位論理状態は、第1のラッチ部116を構成する下位ラッチ部105に保持される。また、この下位論理状態のクロックの1つがカラムカウンタ103’のカウントクロックとして用いられる。
第1のラッチ部および第2のラッチ部に保持されたデジタルデータは、水平選択部14により水平信号線118を介して出力され、出力部17に内蔵された演算部に転送される。その後、演算部において、バイナリ化処理、減算処理を実施することで信号成分の合成データが得られる。
Claims (34)
- 時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
AD変換の対象となるアナログ信号の入力に係るタイミングで前記アナログ信号と前記参照信号の比較処理を開始し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、
複数の遅延ユニットを有し、前記比較処理の開始に係るタイミングで遷移動作を開始する円環遅延回路と、
前記比較処理の終了に係る第1のタイミングで、前記複数の遅延ユニットの論理状態である下位論理状態をラッチする下位ラッチ部と、
前記円環遅延回路からのクロックをカウントし、前記比較処理の終了に係る前記第1のタイミングでカウント値を上位論理状態として保持するカウント部と、
前記下位ラッチ部および前記カウント部のデータに基づいて前記アナログ信号に応じたデジタル信号を算出する演算部と、
を有し、
前記演算部は、前記複数の遅延ユニットからの出力である前記下位ラッチ部のデータを、一定の時間間隔で順に立上る、又は、一定の時間間隔で順に立下る信号群に並び変え、
前記演算部は、前記比較処理の終了に係る前記第1のタイミングでの前記信号群における状態の遷移位置を検出する、AD変換器。 - 前記円環遅延回路は、奇数個の遅延ユニットを有し、その出力は等価的に偶数となる非対称発振回路である、
請求項1に係るAD変換器。 - 前記偶数は、2のべき乗である、
請求項2に係るAD変換器。 - 前記複数の遅延ユニットは、その遅延量を制御可能となるよう構成される、
請求項1から請求項3の何れか1つに係るAD変換器。 - 前記複数の遅延ユニットの遅延量は、その遅延ユニットに流れる電流により制御される、
請求項4に係るAD変換器。 - 前記参照信号生成部は、積分回路を用いて構成される、
請求項1から請求項5の何れか1つに係るAD変換器。 - 前記参照信号生成部は、DAC回路を用いて構成される、
請求項1から請求項5の何れか1つに係るAD変換器。 - 前記参照信号生成部は、前記DAC回路の後段に更にLPF回路を有する、
請求項7に係るAD変換器。 - 前記LPF回路のフィルタ定数は、少なくとも前記遅延ユニットの遅延量および前記DAC回路の量子化ステップ、に応じて制御される、
請求項8に係るAD変換器。 - 入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配された撮像部と、
前記画素信号に応じたアナログ信号をAD変換の対象となるアナログ信号とする請求項1から請求項9の何れか1つに係るAD変換器と、
前記撮像部および前記AD変換器を制御する制御部と、
を有する固体撮像装置。 - 前記撮像部の1列毎に前記カウント部を設けてカラムカウント部とし、
前記円環遅延回路からのクロックを、前記カラムカウント部のカウントクロックとして用いる、
請求項10に係る固体撮像装置。 - 前記カラムカウント部は、アップカウントモードおよびダウンカウントモードを有し、第1の比較処理に係るカウントをダウンカウントまたはアップカウントの一方で行い、第2の比較処理に係るカウントをダウンカウントまたはアップカウントの他方で行う、
請求項11に係る固体撮像装置。 - 時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
AD変換の対象となるアナログ信号の入力に係るタイミングで前記アナログ信号と前記参照信号の比較処理を開始し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、
複数の遅延ユニットを有し、前記比較処理の開始に係るタイミングで遷移動作を開始する円環遅延回路と、
前記円環遅延回路からのクロックをカウントするカウント部と、
前記比較処理の終了に係る第1のタイミングで、前記複数の遅延ユニットの論理状態である下位論理状態をラッチする下位ラッチ部と、
前記比較処理の終了に係る前記第1のタイミングで、前記カウント部の論理状態である上位論理状態をラッチする上位ラッチ部と、
前記下位ラッチ部および前記上位ラッチ部のデータに基づいて前記アナログ信号に応じたデジタル信号を算出する演算部と、
を有し、
前記演算部は、前記複数の遅延ユニットからの出力である前記下位ラッチ部のデータを、一定の時間間隔で順に立上る、又は、一定の時間間隔で順に立下る信号群に並び変え、
前記演算部は、前記比較処理の終了に係る前記第1のタイミングでの前記信号群における状態の遷移位置を検出する、AD変換器。 - 前記複数の遅延ユニットの個数は、奇数個である、
請求項13に係るAD変換器。 - 前記複数の遅延ユニットの個数は、奇数個であり、前記複数の遅延ユニットの各々は、更に奇数個の反転素子を有する、
請求項13に係るAD変換器。 - 前記奇数個の遅延ユニットで構成された前記円環遅延回路の出力は等価的に偶数となる非対称発振回路である、
請求項14または請求項15の何れか1つに係るAD変換器。 - 前記偶数は、2のべき乗である、
請求項16に係るAD変換器。 - 前記遅延ユニットを構成する前記奇数個の前記反転素子は全差動型反転回路で構成される、
請求項15に係るAD変換器。 - 前記複数の遅延ユニットは、その遅延量を制御可能となるよう構成される、
請求項13から請求項18の何れか1つに係るAD変換器。 - 前記複数の遅延ユニットの遅延量は、その遅延ユニットに流れる電流により制御される、
請求項19に係るAD変換器。 - 前記カウント部は、前記上位論理状態以外に冗長上位論理状態を出力し、
ラッチ部として前記下位ラッチ部および前記上位ラッチ部以外に、前記冗長上位論理状態をラッチする冗長上位ラッチ部を有し、
前記冗長上位論理状態は前記上位論理状態の少なくとも一部をある時間だけ遅延させたものである、または前記上位論理状態は前記冗長上位論理状態の少なくとも一部をある時間だけ遅延させたものである、
請求項13から請求項20の何れか1つに係るAD変換器。 - 前記比較部は、前記比較処理の終了に係る前記第1のタイミングを示す信号と、前記第1のタイミングをある遅延時間だけ遅延させた第2のタイミングを示す信号とを出力する、
請求項13から請求項20の何れか1つに係るAD変換器。 - 前記参照信号生成部は、積分回路を用いて構成される、
請求項13から請求項22の何れか1つに係るAD変換器。 - 前記参照信号生成部は、DAC回路を用いて構成される、
請求項13から請求項22の何れか1つに係るAD変換器。 - 前記参照信号生成部は、前記DAC回路の後段に更にLPF回路を有する、
請求項24に係るAD変換器。 - 前記LPF回路のフィルタ定数は、少なくとも前記遅延ユニットの遅延量および前記DAC回路の量子化ステップ、に応じて制御される、
請求項25に係るAD変換器。 - 入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配された撮像部と、
前記画素信号に応じたアナログ信号をAD変換の対象となるアナログ信号とする請求項13から請求項26のいずれか1つに係るAD変換器と、
前記撮像部および前記AD変換器を制御する制御部と、
を有する固体撮像装置。 - 前記画素信号は、基準レベルと信号レベルとを含んでおり、
前記比較部は、前記基準レベルと前記参照信号とを比較する第1の比較処理と、前記信号レベルと前記参照信号とを比較する第2の比較処理とを実行し、
前記上位ラッチ部は、第1の上位ラッチ部および第2の上位ラッチ部を有し、
前記下位ラッチ部は、第1の下位ラッチ部および第2の下位ラッチ部を有し、
前記第1の比較処理に係る第1のデータと、前記第2の比較処理に係る第2のデータと、を保持する、
請求項27に係る固体撮像装置。 - 前記第1のデータを前記第1の上位ラッチ部および前記第1の下位ラッチ部に保持し、保持された第1のデータを前記第2の上位ラッチ部および前記第2の下位ラッチ部に転送した後、前記第2のデータを前記第1の上位ラッチ部および前記第1の下位ラッチ部に保持する、
請求項28に係る固体撮像装置。 - 前記カウント部は、前記上位論理状態以外に、更に冗長上位論理状態を出力し、
前記上位ラッチ部は、前記第1の上位ラッチ部および前記第2の上位ラッチ部以外に、更に第1の冗長上位ラッチ部および第2の冗長上位ラッチ部を有し、
前記下位ラッチ部は、第1の下位ラッチ部および第2の下位ラッチ部を有する、
請求項28に係る固体撮像装置。 - 前記第1のデータを前記第1の上位ラッチ部、前記第1の冗長上位ラッチ部、および前記第1の下位ラッチ部に保持し、保持されたデータを前記第2の上位ラッチ部、前記第2の冗長上位ラッチ部、および前記第2の下位ラッチ部に転送した後、前記第2のデータを前記第1の上位ラッチ部、前記第1の冗長上位ラッチ部、および前記第1の下位ラッチ部に保持する、
請求項30に係る固体撮像装置。 - 前記第1あるいは前記第2の上位ラッチ部でのデータの保持は、前記比較処理の終了に係る前記第1のタイミングまたは前記比較処理の終了に係る前記第1のタイミングをある遅延時間だけ遅延させた第2のタイミングの一方で行い、前記第1あるいは前記第2の冗長上位ラッチ部のデータ保持は、前記比較処理の終了に係る前記第1のタイミングまたは前記比較処理の終了に係る前記第1のタイミングをある遅延時間だけ遅延させた前記第2のタイミングの他方で行う、
請求項30に係る固体撮像装置。 - 前記撮像部の1列、または複数列毎に前記カウント部を設けてカラムカウント部とし、
前記円環遅延回路からのクロックを、前記カラムカウント部のカウントクロックとして用いる、
請求項27〜請求項32のいずれか1つに係る固体撮像装置。 - 前記カラムカウント部は、アップカウントモードおよびダウンカウントモードを有し、第1の比較処理に係るカウントをダウンカウントまたはアップカウントの一方で行い、第2の比較処理に係るカウントをダウンカウントまたはアップカウントの他方で行う、
請求項33に係る固体撮像装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009201522A JP5372667B2 (ja) | 2009-09-01 | 2009-09-01 | Ad変換器および固体撮像装置 |
PCT/JP2010/064891 WO2011027768A1 (ja) | 2009-09-01 | 2010-09-01 | Ad変換器および固体撮像装置 |
US13/408,508 US8885081B2 (en) | 2009-09-01 | 2012-02-29 | A/D converter and solid-state imaging apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009201522A JP5372667B2 (ja) | 2009-09-01 | 2009-09-01 | Ad変換器および固体撮像装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011055196A JP2011055196A (ja) | 2011-03-17 |
JP2011055196A5 JP2011055196A5 (ja) | 2012-10-11 |
JP5372667B2 true JP5372667B2 (ja) | 2013-12-18 |
Family
ID=43649303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009201522A Expired - Fee Related JP5372667B2 (ja) | 2009-09-01 | 2009-09-01 | Ad変換器および固体撮像装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8885081B2 (ja) |
JP (1) | JP5372667B2 (ja) |
WO (1) | WO2011027768A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10237505B2 (en) | 2015-03-26 | 2019-03-19 | Olympus Corporation | Solid-state imaging device using repeater circuits to hold phase information |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5728826B2 (ja) * | 2010-04-30 | 2015-06-03 | ソニー株式会社 | カラムa/d変換器、カラムa/d変換方法、固体撮像素子およびカメラシステム |
JP5540901B2 (ja) * | 2010-06-01 | 2014-07-02 | ソニー株式会社 | 積分型a/d変換器、積分型a/d変換方法、固体撮像素子、およびカメラシステム |
JP2012204842A (ja) * | 2011-03-23 | 2012-10-22 | Olympus Corp | 固体撮像装置 |
JP5749579B2 (ja) * | 2011-06-14 | 2015-07-15 | オリンパス株式会社 | Ad変換回路および固体撮像装置 |
JP5784377B2 (ja) * | 2011-06-14 | 2015-09-24 | オリンパス株式会社 | Ad変換回路および撮像装置 |
JP5659112B2 (ja) * | 2011-09-12 | 2015-01-28 | オリンパス株式会社 | Ad変換回路および撮像装置 |
JP5943576B2 (ja) * | 2011-10-07 | 2016-07-05 | キヤノン株式会社 | 固体撮像装置及び固体撮像装置の駆動方法 |
JP5738739B2 (ja) * | 2011-10-27 | 2015-06-24 | オリンパス株式会社 | 固体撮像装置 |
JP5786669B2 (ja) * | 2011-11-17 | 2015-09-30 | 株式会社Jvcケンウッド | 液晶表示装置 |
JP5769601B2 (ja) * | 2011-11-24 | 2015-08-26 | オリンパス株式会社 | Ad変換回路および撮像装置 |
EP2816731A4 (en) * | 2012-02-17 | 2015-12-30 | Univ Hokkaido Nat Univ Corp | INTEGRATED ANALOG DIGITAL TRANSFORMER AND CMOS IMAGE SENSOR |
US8963759B2 (en) | 2012-05-03 | 2015-02-24 | Semiconductor Components Industries, Llc | Imaging systems with per-column analog-to-digital converter non-linearity correction capabilities |
JP2013255101A (ja) | 2012-06-07 | 2013-12-19 | Olympus Corp | 撮像装置 |
JP5911408B2 (ja) * | 2012-09-19 | 2016-04-27 | オリンパス株式会社 | Ad変換回路および固体撮像装置 |
JP5753154B2 (ja) * | 2012-12-27 | 2015-07-22 | オリンパス株式会社 | 参照信号生成回路、ad変換回路、および撮像装置 |
JP6184153B2 (ja) | 2013-04-18 | 2017-08-23 | オリンパス株式会社 | Ad変換回路および撮像装置 |
JP6273126B2 (ja) * | 2013-11-14 | 2018-01-31 | キヤノン株式会社 | Ad変換器、固体撮像素子および撮像システム |
JP6466645B2 (ja) * | 2014-03-17 | 2019-02-06 | オリンパス株式会社 | 撮像装置 |
JP6249881B2 (ja) | 2014-05-22 | 2017-12-20 | オリンパス株式会社 | 固体撮像装置および撮像装置 |
JP6397033B2 (ja) | 2014-08-29 | 2018-09-26 | オリンパス株式会社 | 撮像装置および撮像システム |
WO2016046904A1 (ja) | 2014-09-24 | 2016-03-31 | オリンパス株式会社 | エンコード回路、ad変換回路、撮像装置、および撮像システム |
KR102262941B1 (ko) * | 2014-12-18 | 2021-06-10 | 에스케이하이닉스 주식회사 | 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법 |
JP2016213549A (ja) * | 2015-04-30 | 2016-12-15 | 国立大学法人北海道大学 | デジタル回路及びA/D(Analog/Digital)変換回路並びにデジタル信号処理方法 |
JP6910255B2 (ja) * | 2017-09-14 | 2021-07-28 | シャープ株式会社 | Ad変換器、および固体撮像素子 |
CN111294531B (zh) * | 2020-03-12 | 2021-11-05 | 西安微电子技术研究所 | 一种高帧频cmos图像传感器及其实现方法 |
CN115379146B (zh) * | 2022-08-25 | 2023-10-27 | 成都微光集电科技有限公司 | 读出电路及读取方法、图像传感器 |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2868266B2 (ja) | 1990-01-25 | 1999-03-10 | 株式会社日本自動車部品総合研究所 | 信号位相差検出回路及び信号位相差検出方法 |
JP3424282B2 (ja) * | 1993-01-29 | 2003-07-07 | 株式会社デンソー | パルス位相差符号化回路 |
US20020158127A1 (en) * | 2001-04-30 | 2002-10-31 | Pulnix America, Inc. | Matrix code reader |
JP4140534B2 (ja) | 2004-02-27 | 2008-08-27 | 株式会社デンソー | A/d変換装置 |
JP4289206B2 (ja) * | 2004-04-26 | 2009-07-01 | ソニー株式会社 | カウンタ回路 |
JP4423111B2 (ja) | 2004-06-01 | 2010-03-03 | キヤノン株式会社 | 撮像素子および撮像システム |
JP4349266B2 (ja) * | 2004-11-22 | 2009-10-21 | 株式会社デンソー | A/d変換装置 |
JP3992049B2 (ja) * | 2005-04-21 | 2007-10-17 | 株式会社デンソー | A/d変換回路の試験方法、及びa/d変換回路 |
JP4442508B2 (ja) * | 2005-04-28 | 2010-03-31 | 株式会社デンソー | A/d変換装置 |
JP2007006368A (ja) * | 2005-06-27 | 2007-01-11 | Denso Corp | A/d変換回路 |
JP4654857B2 (ja) * | 2005-09-26 | 2011-03-23 | ソニー株式会社 | Da変換装置、ad変換装置、半導体装置 |
CN101305519A (zh) * | 2005-11-11 | 2008-11-12 | Nxp股份有限公司 | 积分模数转换器 |
JP4650242B2 (ja) * | 2005-11-30 | 2011-03-16 | 株式会社デンソー | A/d変換回路 |
JP2008092091A (ja) * | 2006-09-29 | 2008-04-17 | Tokyo Institute Of Technology | 積分型a/d変換器、a/d変換器を有する撮像装置及び電子機器 |
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JP4953959B2 (ja) | 2007-07-25 | 2012-06-13 | パナソニック株式会社 | 物理量検知装置およびその駆動方法 |
JP4953970B2 (ja) * | 2007-08-03 | 2012-06-13 | パナソニック株式会社 | 物理量検知装置およびその駆動方法 |
JP4389981B2 (ja) * | 2007-08-06 | 2009-12-24 | ソニー株式会社 | 固体撮像装置、固体撮像装置のアナログ−デジタル変換方法および撮像装置 |
JP4900200B2 (ja) * | 2007-11-15 | 2012-03-21 | ソニー株式会社 | 固体撮像素子、およびカメラシステム |
JP5089405B2 (ja) * | 2008-01-17 | 2012-12-05 | キヤノン株式会社 | 画像処理装置及び画像処理方法並びに撮像装置 |
JP2009272858A (ja) * | 2008-05-07 | 2009-11-19 | Olympus Corp | A/d変換回路 |
JP2009290748A (ja) * | 2008-05-30 | 2009-12-10 | Olympus Corp | A/d変換装置、およびサーボ制御装置 |
JP2009296500A (ja) * | 2008-06-09 | 2009-12-17 | Olympus Corp | 撮像装置 |
JP5407523B2 (ja) * | 2009-04-24 | 2014-02-05 | ソニー株式会社 | 積分型ad変換装置、固体撮像素子、およびカメラシステム |
JP5536584B2 (ja) * | 2010-08-06 | 2014-07-02 | オリンパス株式会社 | 時間検出回路、ad変換器、および固体撮像装置 |
-
2009
- 2009-09-01 JP JP2009201522A patent/JP5372667B2/ja not_active Expired - Fee Related
-
2010
- 2010-09-01 WO PCT/JP2010/064891 patent/WO2011027768A1/ja active Application Filing
-
2012
- 2012-02-29 US US13/408,508 patent/US8885081B2/en active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10237505B2 (en) | 2015-03-26 | 2019-03-19 | Olympus Corporation | Solid-state imaging device using repeater circuits to hold phase information |
Also Published As
Publication number | Publication date |
---|---|
JP2011055196A (ja) | 2011-03-17 |
US8885081B2 (en) | 2014-11-11 |
US20120249850A1 (en) | 2012-10-04 |
WO2011027768A1 (ja) | 2011-03-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120821 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120821 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120821 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130704 |
|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130903 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130918 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5372667 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |