JP5672931B2

JP5672931B2 - Clock recovery circuit and clock data recovery circuit

Info

Publication number: JP5672931B2
Application number: JP2010230381A
Authority: JP
Inventors: 義康土肥; 田村　泰孝; 泰孝田村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2010-10-13
Filing date: 2010-10-13
Publication date: 2015-02-18
Anticipated expiration: 2030-10-13
Also published as: JP2012085142A

Description

本発明は、クロック再生回路及びクロックデータ再生回路に関する。 The present invention relates to a clock recovery circuit and a clock data recovery circuit.

図１（Ａ）〜（Ｃ）はクロックデータ再生（ＣＤＲ：Clock and Data Recovery）回路を説明するための図である。図１（Ａ）は、クロックデータ再生回路の構成例を示すブロック図である。クロックデータ再生回路は、クロック再生回路１０１及びデータ再生回路１０２を有する。クロック再生回路１０１は、ゲーテッド電圧制御発振器（ＶＣＯ）であり、入力データＤｉに同期した再生クロック信号ＣＫｏを生成する。データ再生回路１０２は、再生クロック信号ＣＫｏに同期して入力データＤｉを再生し、再生データＤｏを出力する。 FIGS. 1A to 1C are diagrams for explaining a clock data recovery (CDR) circuit. FIG. 1A is a block diagram illustrating a configuration example of a clock data recovery circuit. The clock data recovery circuit includes a clock recovery circuit 101 and a data recovery circuit 102. The clock recovery circuit 101 is a gated voltage controlled oscillator (VCO) and generates a recovered clock signal CKo synchronized with input data Di. The data reproduction circuit 102 reproduces the input data Di in synchronization with the reproduction clock signal CKo, and outputs the reproduction data Do.

図１（Ｂ）はクロック再生回路１０１の構成例を示す回路図であり、図１（Ｃ）は図１（Ｂ）の回路の動作例を説明するためのタイミングチャートである。クロック再生回路１０１は、ゲーテッドＶＣＯにより構成され、例えば４個のインバータ１１１及び否定論理和（ＮＯＲ）回路１１２を有する。４個のインバータ１１１の直列接続回路は、入力端子がＮＯＲ回路１１２の出力端子に接続される。ＮＯＲ回路１１２は、４個のインバータ１１１の直列接続回路の出力信号及び入力データＤｉの否定論理和信号を再生クロック信号ＣＫｏとして出力する。４個のインバータ１１１を含むループ回路は、リング発振器を構成し、クロック信号を発振する。入力データＤｉがハイレベルのときには、ＮＯＲ回路１１２はローレベルの再生クロック信号ＣＫｏを出力し、クロック停止状態になる。入力データＤｉがハイレベルからローレベルに立ち下がると、ＮＯＲ回路１１２はパルス列の再生クロック信号ＣＫｏの出力を開始し、クロック出力状態になる。これにより、再生クロック信号ＣＫｏは、入力データＤｉの立ち下がりエッジに同期したクロック信号になる。なお、再生クロック信号ＣＫｏは、データ再生回路１０２に入力される際には連続したパルス列となる。インバータ１１１は、遅延素子である。インバータ１１１の遅延時間は、制御電圧Ｖｃにより制御され、リング発振器の発振周波数は、入力データＤｉの基本周波数とほぼ同じになるように設定される。 FIG. 1B is a circuit diagram illustrating a configuration example of the clock recovery circuit 101, and FIG. 1C is a timing chart for explaining an operation example of the circuit in FIG. The clock recovery circuit 101 is configured by a gated VCO, and includes, for example, four inverters 111 and a negative logical sum (NOR) circuit 112. The series connection circuit of the four inverters 111 has an input terminal connected to the output terminal of the NOR circuit 112. The NOR circuit 112 outputs the output signal of the series connection circuit of the four inverters 111 and the negative logical sum signal of the input data Di as the reproduction clock signal CKo. A loop circuit including four inverters 111 constitutes a ring oscillator and oscillates a clock signal. When the input data Di is at the high level, the NOR circuit 112 outputs the low level reproduction clock signal CKo, and the clock is stopped. When the input data Di falls from the high level to the low level, the NOR circuit 112 starts outputting the reproduction clock signal CKo of the pulse train and enters the clock output state. Thereby, the reproduction clock signal CKo becomes a clock signal synchronized with the falling edge of the input data Di. The reproduction clock signal CKo is a continuous pulse train when inputted to the data reproduction circuit 102. The inverter 111 is a delay element. The delay time of the inverter 111 is controlled by the control voltage Vc, and the oscillation frequency of the ring oscillator is set to be substantially the same as the fundamental frequency of the input data Di.

また、入力データを入力してそのエッジタイミングに同期した再生クロックを生成するクロック再生回路と、入力データを入力し再生クロックによって入力データのデータ識別を行うデータ識別回路とを備えたクロックデータ再生回路が知られている（例えば、特許文献１参照）。 A clock data recovery circuit including a clock recovery circuit that inputs input data and generates a recovery clock synchronized with the edge timing, and a data identification circuit that inputs the input data and identifies the data of the input data using the recovery clock Is known (see, for example, Patent Document 1).

特開２００８−２２７７８６号公報JP 2008-227786 A

図１（Ａ）〜（Ｃ）のクロックデータ再生回路において、入力データＤｉは、複数の送信装置から選択的に入力される。各送信装置から入力される入力データＤｉは、相互に周波数及び位相のずれを有する。図１（Ｂ）のゲーテッドＶＣＯの場合、送信装置が切り替わった瞬間の入力データＤｉの入力と同時に、図１（Ｂ）のゲーテッドＶＣＯが形成するループ回路の内部に信号の揺れが発生する。この揺れは、ゲーテッドＶＣＯ内部の位相ジャンプと呼ばれ、リング発振器内部に定常的に発生していた波形とは別の信号成分が入力されることとなる。これにより、リング発振器の安定性が劣化する。言い換えると、送信装置の切り替わりからある程度の時間を要してリング発振器は安定状態に復帰し、再生クロック信号ＣＫｏを生成することができるが、ループ回路が安定状態に収束するまで待つ必要があり、タイミング生成に長時間を要することとなる。 1A to 1C, input data Di is selectively input from a plurality of transmission devices. Input data Di input from each transmitter has a frequency and phase shift from each other. In the case of the gated VCO shown in FIG. 1B, signal fluctuation occurs in the loop circuit formed by the gated VCO shown in FIG. 1B simultaneously with the input of the input data Di at the moment when the transmission device is switched. This fluctuation is called a phase jump in the gated VCO, and a signal component different from the waveform that is constantly generated in the ring oscillator is input. This degrades the stability of the ring oscillator. In other words, the ring oscillator returns to the stable state after a certain amount of time from the switching of the transmission device and can generate the recovered clock signal CKo, but it is necessary to wait until the loop circuit converges to the stable state, It takes a long time to generate timing.

本発明の目的は、安定した再生クロック信号を高速に生成することができるクロック再生回路及びクロックデータ再生回路を提供することである。 An object of the present invention is to provide a clock recovery circuit and a clock data recovery circuit capable of generating a stable recovered clock signal at high speed.

クロック再生回路は、入力データに同期して第１のクロック信号をサンプリング及びホールドする第１のサンプルホールド回路と、前記第１のクロック信号に対して周波数が同じで位相が９０度異なる第２のクロック信号を入力し、前記入力データに同期して前記第２のクロック信号をサンプリング及びホールドする第２のサンプルホールド回路と、前記第１のクロック信号及び前記第２のサンプルホールド回路の出力信号をミキシングする第１のミキサ回路と、前記第２のクロック信号及び前記第１のサンプルホールド回路の出力信号をミキシングする第２のミキサ回路と、前記第２のミキサ回路の出力信号から前記第１のミキサ回路の出力信号を減算することにより再生クロック信号を出力する減算器とを有し、前記再生クロック信号は、前記入力データに対して、周波数及び位相が同じである。 The clock recovery circuit includes a first sample-and-hold circuit that samples and holds a first clock signal in synchronization with input data, and a second sample that has the same frequency and a phase that is 90 degrees different from the first clock signal. A second sample and hold circuit that inputs a clock signal, samples and holds the second clock signal in synchronization with the input data, and outputs the first clock signal and the output signal of the second sample and hold circuit. A first mixer circuit for mixing, a second mixer circuit for mixing the second clock signal and the output signal of the first sample and hold circuit, and the first mixer circuit from the output signal of the second mixer circuit. It possesses a subtracter for outputting a reproduced clock signal by subtracting the output signal of the mixer circuit, the reproduced clock signal For the input data, the frequency and phase are the same.

ループ回路を用いずに再生クロック信号を生成することができるので、安定した再生クロック信号を高速に生成することができる。 Since the reproduction clock signal can be generated without using the loop circuit, a stable reproduction clock signal can be generated at high speed.

図１（Ａ）〜（Ｃ）はクロックデータ再生回路を説明するための図である。1A to 1C are diagrams for explaining a clock data recovery circuit. 第１の実施形態による通信システムの構成例を示す図である。It is a figure which shows the structural example of the communication system by 1st Embodiment. 図３（Ａ）はクロックデータ再生回路の構成例を示す図であり、図３（Ｂ）は入力データ及び再生クロック信号のタイミングチャートである。FIG. 3A is a diagram illustrating a configuration example of a clock data recovery circuit, and FIG. 3B is a timing chart of input data and a recovered clock signal. 図３（Ａ）のクロック再生回路の動作を説明するためのタイミングチャートである。4 is a timing chart for explaining the operation of the clock recovery circuit of FIG. 図５（Ａ）〜（Ｃ）はクロック再生回路の動作を説明するためのＩＱ平面の図である。5A to 5C are IQ plane views for explaining the operation of the clock recovery circuit. 図３（Ａ）の第１のサンプルホールド回路の構成例を示す回路図である。FIG. 4 is a circuit diagram illustrating a configuration example of a first sample and hold circuit in FIG. 図３（Ａ）の第１のミキサ回路、第２のミキサ回路及び減算器の構成例を示す回路図である。FIG. 4 is a circuit diagram illustrating a configuration example of a first mixer circuit, a second mixer circuit, and a subtracter in FIG. 第２の実施形態によるクロック再生回路の構成例を示す図である。It is a figure which shows the structural example of the clock reproduction circuit by 2nd Embodiment. 図９（Ａ）及び（Ｂ）は第３の実施形態によるデータ再生回路の構成例を示す図である。FIGS. 9A and 9B are diagrams showing a configuration example of the data reproducing circuit according to the third embodiment.

（第１の実施形態）
図２は、第１の実施形態による通信システムの構成例を示す図である。複数の加入者側装置２０１及び局舎側装置２０３は、光アクセス網（例えばＦＴＴＨ（Fiber To The Home）網）により接続される。局舎側装置２０３は、１本の光ファイバをスプリッタ２０２により分岐して複数の加入者側装置２０１に接続され、時分割多重通信を行うＰＯＮ（Passive Optical Network）方式が用いられる。加入者側装置２０１は、複数の加入者宅に存在するため、局舎側装置２０３で受信される信号は、局舎側装置２０３から各加入者側装置２０１までの距離や通信品質によって変化する。送受信される信号は、データ信号のみであるため、局舎側装置２０３では信号の受信タイミング信号（再生クロック信号）を生成する必要がある。時分割多重方式が用いられているため、送受信を行っている加入者側装置２０１が切り替わる度に、異なった受信タイミング信号の生成が必要となる。受信タイミング信号を生成している間は、正しくデータの送受信が行うことができないため、通信効率の向上のために、この受信タイミング信号の生成を高速に行う必要がある。一般的に、ＰＯＮ方式においては、最初に加入者側装置２０１から同期パターンを送信し、局舎側装置２０３では同期パターン受信中に受信タイミング信号の生成を行う。これを一般的にはバーストモードＣＤＲと呼ぶ。 (First embodiment)
FIG. 2 is a diagram illustrating a configuration example of a communication system according to the first embodiment. The plurality of subscriber side devices 201 and the station side device 203 are connected by an optical access network (for example, FTTH (Fiber To The Home) network). The station-side apparatus 203 uses a PON (Passive Optical Network) system in which one optical fiber is branched by a splitter 202 and connected to a plurality of subscriber-side apparatuses 201 to perform time division multiplex communication. Since the subscriber-side device 201 exists in a plurality of subscriber houses, the signal received by the station-side device 203 varies depending on the distance from the station-side device 203 to each subscriber-side device 201 and the communication quality. . Since the signal to be transmitted and received is only a data signal, the station side device 203 needs to generate a signal reception timing signal (regenerated clock signal). Since the time division multiplexing method is used, it is necessary to generate a different reception timing signal every time the subscriber side apparatus 201 performing transmission / reception is switched. While the reception timing signal is being generated, data cannot be transmitted / received correctly. Therefore, it is necessary to generate the reception timing signal at a high speed in order to improve communication efficiency. In general, in the PON system, a synchronization pattern is first transmitted from the subscriber side device 201, and the station side device 203 generates a reception timing signal during reception of the synchronization pattern. This is generally called a burst mode CDR.

局舎側装置２０３は、送信回路２０４及び受信回路２０５を有する。受信回路２０５は、光検出器２１１、トランスインピーダンスアンプ２１２、リミッティングアンプ２１３及びクロックデータ再生（ＣＤＲ）回路２１４を有する。光検出器２１１は、光ファイバを介して加入者側装置２０１から受信した光信号を電流信号に変換する。トランスインピーダンスアンプ２１２は、加入者側装置２０１までの距離等の違いにより電流信号の振幅が異なるため、出力信号の振幅が一定になるようにゲインを制御して増幅する。トランスインピーダンスアンプ２１２の出力信号の振幅は小さいので、リミッティングアンプ２１３はトランスインピーダンスアンプ２１２の出力信号を増幅する。クロックデータ再生回路２１４は、リミッティングアンプ２１３の出力信号を基にクロック信号及びデータを再生する。 The station side device 203 includes a transmission circuit 204 and a reception circuit 205. The reception circuit 205 includes a photodetector 211, a transimpedance amplifier 212, a limiting amplifier 213, and a clock data recovery (CDR) circuit 214. The photodetector 211 converts an optical signal received from the subscriber side device 201 via an optical fiber into a current signal. The transimpedance amplifier 212 amplifies by controlling the gain so that the amplitude of the output signal is constant because the amplitude of the current signal differs depending on the distance to the subscriber side device 201 and the like. Since the amplitude of the output signal of the transimpedance amplifier 212 is small, the limiting amplifier 213 amplifies the output signal of the transimpedance amplifier 212. The clock data reproduction circuit 214 reproduces the clock signal and data based on the output signal of the limiting amplifier 213.

クロックデータ再生回路２１４に要求される性能を説明する。加入者側装置２０１及び局舎側装置２０３の内部クロック信号は、規格で定められた値に設定される。規格上、この内部クロック信号は、ある範囲内の誤差を許容する必要がある。加入者側装置２０１及び局舎側装置２０３間で、おおよそ１００ｐｐｍまでの周波数オフセットを許容する必要がある。また、これら内部クロック信号の低周波揺らぎも許容する必要がある。このため、局舎側装置２０３の受信回路２０５では、入力されるデータの周波数揺らぎと位相揺らぎに対応して、受信タイミング信号（再生クロック信号）を生成する必要がある。 The performance required for the clock data recovery circuit 214 will be described. The internal clock signals of the subscriber side apparatus 201 and the station side apparatus 203 are set to values determined by the standard. According to the standard, this internal clock signal needs to allow an error within a certain range. It is necessary to allow a frequency offset of approximately 100 ppm between the subscriber side device 201 and the station side device 203. It is also necessary to allow low frequency fluctuations of these internal clock signals. Therefore, the reception circuit 205 of the station side device 203 needs to generate a reception timing signal (reproduced clock signal) corresponding to the frequency fluctuation and phase fluctuation of the input data.

図３（Ａ）はクロックデータ再生回路２１４の構成例を示す図であり、図３（Ｂ）は入力データＤｉ及び再生クロック信号ＣＫｏのタイミングチャートである。クロックデータ再生回路２１４は、クロック再生回路３０１及びデータ再生回路３０２を有する。クロック再生回路３０１は、入力データＤｉに同期した再生クロック信号ＣＫｏを出力する。データ再生回路３０２は、再生クロック信号ＣＫｏに同期して入力データＤｉを再生し、再生データＤｏを出力する。入力データＤｉの信号周波数と再生クロック信号ＣＫｏの周波数は同じである。例えば、入力データＤｉの信号周波数は１Ｇ［ｂｐｓ］であり、再生クロック信号ＣＫｏの周波数は１Ｇ［Ｈｚ］である。１ユニットインターバル（１ＵＩ）３２０は、入力データＤｉの変化点間の期間であり、１ビット期間である。クロック再生回路３０１は、入力データＤｉの変化点が再生クロック信号ＣＫｏの例えば立ち上がりエッジに一致するような再生クロック信号ＣＫｏを生成する。データ再生回路３０２は、再生クロック信号ＣＫｏの例えば立ち下がりエッジに同期して入力データＤｉの２値判定を行うことにより、入力データＤｉの１ユニットインターバル３２０のセンタ付近の安定したデータを再生データＤｏとして出力することができる。 FIG. 3A is a diagram showing a configuration example of the clock data recovery circuit 214, and FIG. 3B is a timing chart of the input data Di and the recovery clock signal CKo. The clock data recovery circuit 214 includes a clock recovery circuit 301 and a data recovery circuit 302. The clock recovery circuit 301 outputs a recovered clock signal CKo synchronized with the input data Di. The data reproduction circuit 302 reproduces the input data Di in synchronization with the reproduction clock signal CKo, and outputs the reproduction data Do. The signal frequency of the input data Di and the frequency of the recovered clock signal CKo are the same. For example, the signal frequency of the input data Di is 1 G [bps], and the frequency of the recovered clock signal CKo is 1 G [Hz]. One unit interval (1 UI) 320 is a period between changing points of the input data Di, and is a one-bit period. The clock recovery circuit 301 generates a recovered clock signal CKo such that the changing point of the input data Di matches the rising edge of the recovered clock signal CKo, for example. The data recovery circuit 302 performs binary determination of the input data Di in synchronization with, for example, the falling edge of the recovered clock signal CKo, thereby generating stable data near the center of the 1-unit interval 320 of the input data Di. Can be output as

図４は図３（Ａ）のクロック再生回路３０１の動作を説明するためのタイミングチャートであり、図５（Ａ）〜（Ｃ）はクロック再生回路３０１の動作を説明するためのＩＱ平面の図である。クロック再生回路３０１は、電圧制御発振器（ＶＣＯ）３１１、第１のサンプルホールド回路３１２、第２のサンプルホールド回路３１３、第１のミキサ回路３１４、第２のミキサ回路３１５及び減算器３１６を有する。なお、電圧制御発振器３１１は、クロック再生回路３０１の外部に設けてもよい。 4 is a timing chart for explaining the operation of the clock recovery circuit 301 in FIG. 3A. FIGS. 5A to 5C are IQ plane views for explaining the operation of the clock recovery circuit 301. FIG. It is. The clock recovery circuit 301 includes a voltage controlled oscillator (VCO) 311, a first sample hold circuit 312, a second sample hold circuit 313, a first mixer circuit 314, a second mixer circuit 315, and a subtractor 316. Note that the voltage controlled oscillator 311 may be provided outside the clock recovery circuit 301.

電圧制御発振器３１１は、図５（Ａ）に示すように、第１のクロック信号ＣＫｑ及び第２のクロック信号ＣＫｉを生成する。第２のクロック信号ＣＫｉは、第１のクロック信号ＣＫｑに対して周波数が同じで位相が９０度異なる信号である。第１のクロック信号ＣＫｑはｃｏｓ（ωｔ）の余弦波信号（Ｑ信号）であり、第２のクロック信号ＣＫｉはｓｉｎ（ωｔ）の正弦波信号（Ｉ信号）である。 As shown in FIG. 5A, the voltage controlled oscillator 311 generates a first clock signal CKq and a second clock signal CKi. The second clock signal CKi is a signal having the same frequency and a phase difference of 90 degrees with respect to the first clock signal CKq. The first clock signal CKq is a cosine wave signal (Q signal) of cos (ωt), and the second clock signal CKi is a sine wave signal (I signal) of sin (ωt).

第１のクロック信号ＣＫｑ及び第２のクロック信号ＣＫｉの周波数ωは、入力データＤｉの信号周波数ω０とほぼ同じである。例えば、第１のクロック信号ＣＫｑ及び第２のクロック信号ＣＫｉの周波数ωは１ＧＨｚであり、入力データＤｉの信号周波数ω０は１Ｇ［ｂｐｓ］である。ただし、第１のクロック信号ＣＫｑ及び第２のクロック信号ＣＫｉは、入力データＤｉに対して周波数及び位相のずれを有する。クロック再生回路３０１は、第１のクロック信号ＣＫｑ及び第２のクロック信号ＣＫｉを基に、入力データＤｉに対して周波数及び位相が一致した再生クロック信号ＣＫｏを生成する。 The frequency ω of the first clock signal CKq and the second clock signal CKi is substantially the same as the signal frequency ω0 of the input data Di. For example, the frequency ω of the first clock signal CKq and the second clock signal CKi is 1 GHz, and the signal frequency ω0 of the input data Di is 1 G [bps]. However, the first clock signal CKq and the second clock signal CKi have a frequency and phase shift with respect to the input data Di. Based on the first clock signal CKq and the second clock signal CKi, the clock recovery circuit 301 generates a recovered clock signal CKo having the same frequency and phase as the input data Di.

第１のサンプルホールド回路３１２は、入力データＤｉの立ち上がりエッジ及び立ち下がりエッジに同期して第１のクロック信号ＣＫｑをサンプリング及びホールドし、信号ＳＣＫｑを出力する。第２のサンプルホールド回路３１３は、入力データＤｉの立ち上がりエッジ及び立ち下がりエッジに同期して第２のクロック信号ＣＫｉをサンプリング及びホールドし、信号ＳＣＫｉを出力する。 The first sample hold circuit 312 samples and holds the first clock signal CKq in synchronization with the rising edge and falling edge of the input data Di, and outputs a signal SCKq. The second sample and hold circuit 313 samples and holds the second clock signal CKi in synchronization with the rising edge and falling edge of the input data Di, and outputs a signal SCKi.

なお、サンプルホールド回路３１２及び３１３は、入力データＤｉの立ち上がりエッジ及び立ち下がりエッジの両方に同期する場合に限定されず、入力データＤｉの立ち上がりエッジ又は立ち下がりエッジの一方に同期してサンプリング及びホールドを行ってもよい。 Note that the sample hold circuits 312 and 313 are not limited to the case of synchronizing with both the rising edge and the falling edge of the input data Di, and sampling and holding in synchronization with one of the rising edge or the falling edge of the input data Di. May be performed.

第１のサンプルホールド回路３１２は、後述の図６のサンプリングミキサ６０１〜６０４として機能するため、第１のクロック信号ＣＫｑ（＝ｃｏｓ（ωｔ））を入力し、クロック信号ＳＣＫｑ（＝ｃｏｓ（ωｔ０））を出力する。ここで、位相差ｔ０は、第１のクロック信号ＣＫｑ及び入力データＤｉの位相差である。同様に、第２のサンプルホールド回路３１３は、後述の図６のサンプリングミキサ６０１〜６０４として機能するため、第２のクロック信号ＣＫｉ（＝ｓｉｎ（ωｔ））を入力し、クロック信号ＳＣＫｉ（＝ｓｉｎ（ωｔ０））を出力する。 Since the first sample and hold circuit 312 functions as sampling mixers 601 to 604 in FIG. 6 to be described later, the first clock signal CKq (= cos (ωt)) is input and the clock signal SCKq (= cos (ωt0)). ) Is output. Here, the phase difference t0 is a phase difference between the first clock signal CKq and the input data Di. Similarly, since the second sample and hold circuit 313 functions as sampling mixers 601 to 604 in FIG. 6 described later, the second clock signal CKi (= sin (ωt)) is input and the clock signal SCKI (= sin). (Ωt0)) is output.

第１のミキサ回路３１４は、図５（Ｂ）に示すように、第１のクロック信号ＣＫｑ（＝ｃｏｓ（ωｔ））及び第２のサンプルホールド回路３１３の出力信号ＳＣＫｉ（＝ｓｉｎ（ωｔ０））をミキシング（乗算）し、信号ＣＫ１を出力する。信号ＣＫ１は、次式で表わされる。
ＣＫ１＝ＣＫｑ×ＳＣＫｉ
＝ｃｏｓ（ωｔ）×ｓｉｎ（ωｔ０） As shown in FIG. 5B, the first mixer circuit 314 includes a first clock signal CKq (= cos (ωt)) and an output signal SCKi (= sin (ωt0)) of the second sample and hold circuit 313. Are mixed (multiplied) to output a signal CK1. The signal CK1 is expressed by the following equation.
CK1 = CKq × SCKI
= Cos (ωt) × sin (ωt0)

第２のミキサ回路３１５は、図５（Ｂ）に示すように、第２のクロック信号ＣＫｉ（＝ｓｉｎ（ωｔ））及び第１のサンプルホールド回路３１２の出力信号ＳＣＫｑ（＝ｃｏｓ（ωｔ０））をミキシング（乗算）し、信号ＣＫ２を出力する。信号ＣＫ２は、次式で表わされる。
ＣＫ２＝ＣＫｉ×ＳＣＫｑ
＝ｓｉｎ（ωｔ）×ｃｏｓ（ωｔ０） As shown in FIG. 5B, the second mixer circuit 315 includes a second clock signal CKi (= sin (ωt)) and an output signal SCKq (= cos (ωt0)) of the first sample hold circuit 312. Are mixed (multiplied) to output a signal CK2. The signal CK2 is expressed by the following equation.
CK2 = CKi × SCKq
= Sin (ωt) × cos (ωt0)

減算器３１６は、図５（Ｃ）に示すように、第２のミキサ回路３１５の出力信号ＣＫ２から第１のミキサ回路３１４の出力信号ＣＫ１を減算することにより再生クロック信号ＣＫｏを出力する。再生クロック信号ＣＫｏは、次式で表わされる。
ＣＫｏ＝ＣＫ２−ＣＫ１
＝ｓｉｎ（ωｔ）×ｃｏｓ（ωｔ０）−ｃｏｓ（ωｔ）×ｓｉｎ（ωｔ０）
＝ｓｉｎ（ω（ｔ−ｔ０）） As shown in FIG. 5C, the subtractor 316 outputs the reproduction clock signal CKo by subtracting the output signal CK1 of the first mixer circuit 314 from the output signal CK2 of the second mixer circuit 315. The recovered clock signal CKo is expressed by the following equation.
CKo = CK2-CK1
= Sin (ωt) × cos (ωt0) −cos (ωt) × sin (ωt0)
= Sin (ω (t−t0))

再生クロック信号ＣＫｏは、第２のクロック信号ＣＫｉ（＝ｓｉｎ（ωｔ））に対して位相差ｔ０を補正したクロック信号となる。位相差ｔ０を補正することにより、周波数のずれも補正される。その結果、再生クロック信号ＣＫｏは、入力データＤｉに対して周波数及び位相が同じ信号になる。クロック再生回路３０１は、位相差ｔ０を補正した再生クロック信号ＣＫｏを生成することができる。これは受信のためのサンプリング位相調整に相当する。 The reproduced clock signal CKo is a clock signal obtained by correcting the phase difference t0 with respect to the second clock signal CKi (= sin (ωt)). By correcting the phase difference t0, the frequency shift is also corrected. As a result, the recovered clock signal CKo is a signal having the same frequency and phase as the input data Di. The clock recovery circuit 301 can generate a recovered clock signal CKo with the phase difference t0 corrected. This corresponds to sampling phase adjustment for reception.

位相差ｔ０の更新は、入力データＤｉの遷移タイミングで連続的に行われる。位相差を連続的に更新することは、周波数偏差を調整することに等しく、送受信装置間の周波数オフセットを吸収することが可能である。図４に示すように、入力データＤｉの遷移間隔が短期間である場合には、位相差ｔ０の変化が極めて小さく、再生クロック信号ＣＫｏの周波数及び位相はほとんど変化しない。しかし、入力データＤｉの遷移間隔が長期間の場合には、位相差ｔ０の変化が大きくなるため、期間４０１のように、再生クロック信号ＣＫｏの位相が変化する。しかし、本実施形態のクロック再生回路３０１は、図１（Ｂ）のクロック再生回路（ゲーテッドＶＣＯ）に比べて、ループ回路を用いずに再生クロック信号ＣＫｏを生成することができるので、期間４０１においても、安定した再生クロック信号ＣＫｏを高速に生成することができる。本実施形態のクロックデータ再生回路２１４は、入力データＤｉから加入者側装置２０１のクロック信号を再生クロック信号ＣＫｏとして再生し、最適なサンプリングタイミングでデータＤｏを再生することができる。 The update of the phase difference t0 is continuously performed at the transition timing of the input data Di. Updating the phase difference continuously is equivalent to adjusting the frequency deviation and can absorb the frequency offset between the transmitting and receiving apparatuses. As shown in FIG. 4, when the transition interval of the input data Di is a short period, the change in the phase difference t0 is extremely small, and the frequency and phase of the recovered clock signal CKo hardly change. However, when the transition interval of the input data Di is long, the change in the phase difference t0 becomes large, so that the phase of the recovered clock signal CKo changes as in the period 401. However, the clock recovery circuit 301 of this embodiment can generate the recovered clock signal CKo without using a loop circuit as compared with the clock recovery circuit (gated VCO) in FIG. In addition, a stable reproduction clock signal CKo can be generated at high speed. The clock data recovery circuit 214 of the present embodiment can recover the clock signal of the subscriber side device 201 from the input data Di as a recovered clock signal CKo, and can recover the data Do at an optimal sampling timing.

図６は、図３（Ａ）の第１のサンプルホールド回路３１２の構成例を示す回路図である。第１のサンプルホールド回路３１２の構成を例に説明するが、第２のサンプルホールド回路３１３の構成も第１のサンプルホールド回路３１２の構成と同様である。図６では、入力データＤｉの立ち上がりエッジ及び立ち下がりエッジの両方のタイミングでサンプリングを行うダブルエッジトリガのサンプルホールド回路の一例を示す。 FIG. 6 is a circuit diagram illustrating a configuration example of the first sample hold circuit 312 in FIG. Although the configuration of the first sample and hold circuit 312 will be described as an example, the configuration of the second sample and hold circuit 313 is the same as the configuration of the first sample and hold circuit 312. FIG. 6 shows an example of a sample / hold circuit of a double edge trigger that performs sampling at both the rising edge and falling edge timings of the input data Di.

図３（Ａ）ではシングルエンド信号の場合を例に説明したが、シングルエンド信号でも差動信号でもよい。以下、差動信号の場合を例に説明する。図３（Ａ）の電圧制御発振器３１１は、４相のクロック信号ＣＫｑ，／ＣＫｑ，ＣＫｉ，／ＣＫｉを生成する。第１のクロック信号ＣＫｑ及び／ＣＫｑは、相互に位相が反転した差動信号である。第２のクロック信号ＣＫｉ及び／ＣＫｉは、相互に位相が反転した差動信号である。入力データＤｉ及び／Ｄｉは、相互に位相が反転した差動信号である。第１のサンプルホールド回路３１２は、第１のクロック信号ＣＫｑ，／ＣＫｑ及び入力データＤｉ，／Ｄｉを入力し、クロック信号ＳＣＫｑ，／ＳＣＫｑを出力する。クロック信号ＳＣＫｑ，／ＳＣＫｑは、相互に位相が反転した差動信号である。同様に、第２のサンプルホールド回路３１３は、第２のクロック信号ＣＫｉ，／ＣＫｉ及び入力データＤｉ，／Ｄｉを入力し、クロック信号ＳＣＫｉ，／ＳＣＫｉを出力する。クロック信号ＳＣＫｉ，／ＳＣＫｉは、相互に位相が反転した差動信号である。 Although FIG. 3A illustrates the case of a single-ended signal as an example, it may be a single-ended signal or a differential signal. Hereinafter, the case of differential signals will be described as an example. The voltage controlled oscillator 311 in FIG. 3A generates four-phase clock signals CKq, / CKq, CKi, / CKi. The first clock signals CKq and / CKq are differential signals whose phases are inverted from each other. The second clock signals CKi and / CKi are differential signals whose phases are inverted from each other. The input data Di and / Di are differential signals whose phases are inverted from each other. The first sample hold circuit 312 receives the first clock signals CKq and / CKq and the input data Di and / Di, and outputs the clock signals SCKq and / SCKq. The clock signals SCKq, / SCKq are differential signals whose phases are inverted from each other. Similarly, the second sample and hold circuit 313 receives the second clock signals CKi and / CKi and the input data Di and / Di, and outputs the clock signals SCKI and / SCKI. The clock signals SCKi, / SCKi are differential signals whose phases are mutually inverted.

第１のサンプルホールド回路３１２は、サンプリングミキサ６０１〜６０４と、差動増幅回路６０５と、選択回路６０６〜６０９とを有する。サンプリングミキサ６０１は、ｐチャネル電界効果トランジスタ６１１及び６１２を有し、第１のクロック信号ＣＫｑ及び入力データＤｉ，／Ｄｉを入力する。サンプリングミキサ６０２は、ｐチャネル電界効果トランジスタ６１３及び６１４を有し、第１のクロック信号／ＣＫｑ及び入力データＤｉ，／Ｄｉを入力する。サンプリングミキサ６０３は、ｐチャネル電界効果トランジスタ６１５及び６１６を有し、第１のクロック信号ＣＫｑ及び入力データＤｉ，／Ｄｉを入力する。サンプリングミキサ６０４は、ｐチャネル電界効果トランジスタ６１７及び６１８を有し、第１のクロック信号／ＣＫｑ及び入力データＤｉ，／Ｄｉを入力する。 The first sample and hold circuit 312 includes sampling mixers 601 to 604, a differential amplifier circuit 605, and selection circuits 606 to 609. The sampling mixer 601 includes p-channel field effect transistors 611 and 612, and receives the first clock signal CKq and the input data Di and / Di. Sampling mixer 602 has p-channel field effect transistors 613 and 614, and receives first clock signal / CKq and input data Di and / Di. The sampling mixer 603 includes p-channel field effect transistors 615 and 616, and receives the first clock signal CKq and the input data Di and / Di. Sampling mixer 604 has p-channel field effect transistors 617 and 618, and receives first clock signal / CKq and input data Di and / Di.

差動増幅回路６０５は、ｎチャネル電界効果トランジスタ６２３〜６２６、電流源６２１，６２２及び抵抗６２７〜６３０を有し、サンプリングミキサ６０１〜６０４の出力信号を差動入力信号として増幅し、差動出力信号を出力する。 The differential amplifier circuit 605 includes n-channel field effect transistors 623 to 626, current sources 621 and 622, and resistors 627 to 630, amplifies output signals of the sampling mixers 601 to 604 as differential input signals, and outputs differential outputs. Output a signal.

選択回路６０６は、ｐチャネル電界効果トランジスタ６４１及びｎチャネル電界効果トランジスタ６４２を有し、入力データＤｉ，／Ｄｉを入力し、出力信号／ＳＣＫｑの端子に信号を出力する。選択回路６０７は、ｐチャネル電界効果トランジスタ６４３及びｎチャネル電界効果トランジスタ６４４を有し、入力データＤｉ，／Ｄｉを入力し、出力信号ＳＣＫｑの端子に信号を出力する。選択回路６０８は、ｐチャネル電界効果トランジスタ６４５及びｎチャネル電界効果トランジスタ６４６を有し、入力データＤｉ，／Ｄｉを入力し、出力信号／ＳＣＫｑの端子に信号を出力する。選択回路６０９は、ｐチャネル電界効果トランジスタ６４７及びｎチャネル電界効果トランジスタ６４８を有し、入力データＤｉ，／Ｄｉを入力し、出力信号ＳＣＫｑの端子に信号を出力する。 The selection circuit 606 includes a p-channel field effect transistor 641 and an n-channel field effect transistor 642, receives input data Di and / Di, and outputs a signal to the terminal of the output signal / SCKq. The selection circuit 607 includes a p-channel field effect transistor 643 and an n-channel field effect transistor 644, inputs the input data Di, / Di, and outputs a signal to the terminal of the output signal SCKq. The selection circuit 608 includes a p-channel field effect transistor 645 and an n-channel field effect transistor 646, inputs the input data Di and / Di, and outputs a signal to the terminal of the output signal / SCKq. The selection circuit 609 includes a p-channel field effect transistor 647 and an n-channel field effect transistor 648, inputs the input data Di and / Di, and outputs a signal to the terminal of the output signal SCKq.

サンプリングミキサ６０１〜６０４の出力信号は、入力データＤｉ，／Ｄｉの信号周波数ω０とクロック信号ＣＫｑ，ＣＫｉの周波数ωが極めて近いため、入力データＤｉ，／Ｄｉとクロック信号ＣＫｑ，／ＣＫｑとの位相差ｔ０の信号となる。差動増幅回路６０５は、位相差ｔ０の信号を増幅する。選択回路６０６〜６０９は、増幅された位相差ｔ０の信号を選択し、クロック信号ＳＣＫｑ，／ＳＣＫｑを出力する。クロック信号ＳＣＫｑは、ｃｏｓ（ωｔ０）の信号である。以上のように、第１のサンプルホールド回路３１２は、入力データＤｉの立ち上がりエッジ及び立ち下がりエッジの両方のタイミングで、第１のクロック信号ＣＫｑ（＝ｃｏｓ（ωｔ））をサンプリングし、ホールドし、クロック信号ＳＣＫｑ（＝ｃｏｓ（ωｔ０））を出力する。 Since the output signals of the sampling mixers 601 to 604 are very close to the signal frequency ω0 of the input data Di, / Di and the frequency ω of the clock signals CKq, CKi, the level of the input data Di, / Di and the clock signals CKq, / CKq The signal has a phase difference t0. The differential amplifier circuit 605 amplifies the signal having the phase difference t0. The selection circuits 606 to 609 select the amplified signal having the phase difference t0 and output the clock signals SCKq and / SCKq. The clock signal SCKq is a signal of cos (ωt0). As described above, the first sample hold circuit 312 samples and holds the first clock signal CKq (= cos (ωt)) at the timing of both the rising edge and the falling edge of the input data Di. The clock signal SCKq (= cos (ωt0)) is output.

図７は、図３（Ａ）の第１のミキサ回路３１４、第２のミキサ回路３１５及び減算器３１６の構成例を示す回路図である。差動信号の場合を例に説明する。第１のミキサ回路３１４は、ｎチャネル電界効果トランジスタ７０１〜７０６を有し、電流源のｎチャネル電界効果トランジスタ７２１に接続される。第２のミキサ回路３１５は、ｎチャネル電界効果トランジスタ７１１〜７１６を有し、電流源のｎチャネル電界効果トランジスタ７２２に接続される。ｎチャネル電界効果トランジスタ７２１及び７２２のゲートには、バイアス電位Ｖｂが供給される。第１のミキサ回路３１４は、第１のクロック信号ＣＫｑ，／ＣＫｑ及びクロック信号ＳＣＫｉ，／ＳＣＫｉを入力し、クロック信号ＣＫ１，／ＣＫ１を出力する。クロック信号ＣＫ１及び／ＣＫ１は、相互に位相が反転した差動信号である。第２のミキサ回路３１５は、第２のクロック信号ＣＫｉ，／ＣＫｉ及びクロック信号ＳＣＫｑ，／ＳＣＫｑを入力し、クロック信号ＣＫ２，／ＣＫ２を出力する。クロック信号ＣＫ２及び／ＣＫ２は、相互に位相が反転した差動信号である。減算器３１６は、第１のミキサ回路３１４の出力線及び第２のミキサ回路３１５の出力線を配線により接続し、クロック信号ＣＫ２，／ＣＫ２からクロック信号ＣＫ１,／ＣＫ１を減算した信号を再生クロック信号ＣＫｏ，／ＣＫｏとして出力する。再生クロック信号ＣＫｏ及び／ＣＫｏは、相互に位相が反転した差動信号である。抵抗７２３は再生クロック信号ＣＫｏのノード及び電源電位ＶＤＤのノード間に接続され、抵抗７２４は再生クロック信号／ＣＫｏのノード及び電源電位ＶＤＤのノード間に接続される。 FIG. 7 is a circuit diagram illustrating a configuration example of the first mixer circuit 314, the second mixer circuit 315, and the subtractor 316 in FIG. A case of differential signals will be described as an example. The first mixer circuit 314 includes n-channel field effect transistors 701 to 706 and is connected to an n-channel field effect transistor 721 serving as a current source. The second mixer circuit 315 includes n-channel field effect transistors 711 to 716 and is connected to an n-channel field effect transistor 722 serving as a current source. A bias potential Vb is supplied to the gates of the n-channel field effect transistors 721 and 722. The first mixer circuit 314 receives the first clock signals CKq and / CKq and the clock signals SCKI and / SCKI and outputs the clock signals CK1 and / CK1. The clock signals CK1 and / CK1 are differential signals whose phases are inverted from each other. The second mixer circuit 315 receives the second clock signals CKi and / CKi and the clock signals SCKq and / SCKq and outputs the clock signals CK2 and / CK2. The clock signals CK2 and / CK2 are differential signals whose phases are inverted from each other. The subtractor 316 connects the output line of the first mixer circuit 314 and the output line of the second mixer circuit 315 by wiring, and regenerates a signal obtained by subtracting the clock signals CK1 and / CK1 from the clock signals CK2 and / CK2. Output as signals CKo, / CKo. The reproduction clock signals CKo and / CKo are differential signals whose phases are inverted from each other. The resistor 723 is connected between the node of the reproduction clock signal CKo and the node of the power supply potential VDD, and the resistor 724 is connected between the node of the reproduction clock signal / CKo and the node of the power supply potential VDD.

第１のミキサ回路３１４は、第１のクロック信号ＣＫｑの成分を、信号ＳＣＫｉの割合で重み付けし、電流出力する。第２のミキサ回路３１５は、第２のクロック信号ＣＫｉの成分を、信号ＳＣＫｑの割合で重み付けし、電流出力する。減算器３１６は、配線による接続で、ミキサ回路３１４及び３１５の出力電流の減算を行い、抵抗７２３及び７２４で電圧変換し、再生クロック信号ＣＫｏ，／ＣＫｏを生成する。 The first mixer circuit 314 weights the component of the first clock signal CKq by the ratio of the signal SCKi and outputs a current. The second mixer circuit 315 weights the component of the second clock signal CKi by the ratio of the signal SCKq and outputs a current. The subtractor 316 subtracts the output currents of the mixer circuits 314 and 315 by wiring connection, converts the voltage with the resistors 723 and 724, and generates the regenerated clock signals CKo and / CKo.

（第２の実施形態）
図８は、第２の実施形態によるクロック再生回路３０１の構成例を示す図である。本実施形態（図８）は、第１の実施形態（図３（Ａ））に対して、ローパスフィルタ８０１及び８０２を追加したものである。以下、本実施形態（図８）が第１の実施形態（図３（Ａ））と異なる点を説明する。第１のローパスフィルタ８０１は、第１のサンプルホールド回路３１２の出力信号ＳＣＫｑをフィルタリングし、高周波数帯域の信号を減衰させ、低周波数帯域の信号を通過させる。第２のローパスフィルタ８０２は、第２のサンプルホールド回路３１３の出力信号ＳＣＫｉをフィルタリングし、高周波数帯域の信号を減衰させ、低周波数帯域の信号を通過させる。第１のミキサ回路３１４は、第１のクロック信号ＣＫｑ及び第２のローパスフィルタ８０２の出力信号をミキシングし、信号ＣＫ１を出力する。第２のミキサ回路３１５は、第２のクロック信号ＣＫｉ及び第１のローパスフィルタ８０１の出力信号をミキシングし、信号ＣＫ２を出力する。 (Second Embodiment)
FIG. 8 is a diagram illustrating a configuration example of the clock recovery circuit 301 according to the second embodiment. In the present embodiment (FIG. 8), low-pass filters 801 and 802 are added to the first embodiment (FIG. 3A). Hereinafter, differences of the present embodiment (FIG. 8) from the first embodiment (FIG. 3A) will be described. The first low-pass filter 801 filters the output signal SCKq of the first sample and hold circuit 312, attenuates the high frequency band signal, and passes the low frequency band signal. The second low-pass filter 802 filters the output signal SCKi of the second sample-and-hold circuit 313, attenuates the high-frequency band signal, and passes the low-frequency band signal. The first mixer circuit 314 mixes the first clock signal CKq and the output signal of the second low-pass filter 802, and outputs a signal CK1. The second mixer circuit 315 mixes the second clock signal CKi and the output signal of the first low-pass filter 801, and outputs a signal CK2.

サンプルホールド回路３１２及び３１３は、入力データＤｉの遷移毎に位相差検出を行うため、入力データＤｉの位相に高周波の位相揺らぎ（ジッタ：Ｊｉｔｔｅｒ）が重畳されている場合がある。ジッタは、入力データＤｉの周波数及び位相揺らぎに無相関であり、送受信装置間の周波数位相調整を妨げる単なるノイズとなる。そのため、このジッタを除去する必要がある。本実施形態では、第１のサンプルホールド回路３１２の後段に第１のローパスフィルタ８０１を設け、第２のサンプルホールド回路３１３の後段に第２のローパスフィルタ８０２を設ける。ローパスフィルタ８０１及び８０２は、サンプルホールド回路３１２及び３１３の出力信号から高周波ジッタを除去することができるので、安定した再生クロック信号ＣＫｏを生成することができる。 Since the sample hold circuits 312 and 313 perform phase difference detection for each transition of the input data Di, there are cases where high-frequency phase fluctuation (jitter) is superimposed on the phase of the input data Di. Jitter is uncorrelated with the frequency and phase fluctuations of the input data Di, and is merely noise that hinders frequency phase adjustment between the transmitting and receiving apparatuses. Therefore, it is necessary to remove this jitter. In the present embodiment, a first low-pass filter 801 is provided after the first sample-and-hold circuit 312, and a second low-pass filter 802 is provided after the second sample-and-hold circuit 313. Since the low-pass filters 801 and 802 can remove high-frequency jitter from the output signals of the sample hold circuits 312 and 313, a stable reproduction clock signal CKo can be generated.

（第３の実施形態）
図９（Ａ）及び（Ｂ）は、第３の実施形態によるデータ再生回路３０２（図３（Ａ））の構成例を示す図である。図９（Ａ）は、データ再生回路３０２の構成例を示す図である。データ再生回路３０２は、バッファ９０１、遅延ロックループ（ＤＬＬ）回路９０２及びデータ判定回路９０３を有する。バッファ９０１は、増幅やタイミング調整等のため、再生クロック信号ＣＫｏをバッファリング（増幅）し、再生クロック信号ＣＫ３を出力する。遅延ロックループ回路９０２は、バッファ９０１によりバッファリングされた再生クロック信号ＣＫ３に同期するように入力データＤｉを遅延し、データＤ１を出力する。バッファ９０１が再生クロック信号ＣＫｏをバッファリングすることにより、再生クロック信号ＣＫ３は入力データＤｉに対して遅延が生じる。そこで、遅延ロックループ回路９０２は、バッファ９０１による再生クロック信号ＣＫ３の位相ずれを補正する。遅延ロックループ回路９０２が入力データＤｉを遅延することにより、入力データＤ１及び再生クロック信号ＣＫ３の位相は相互に同じになる。データ判定回路９０３は、例えばＤ型フリップフロップであり、バッファ９０１によりバッファリングされた再生クロック信号ＣＫ３に同期して遅延ロックループ回路９０２の出力データＤ１を２値判定し、再生データＤｏを出力する。データ判定回路９０３がＤ型フリップフロップの場合、Ｄ端子にデータＤ１が入力され、クロック端子に再生クロック信号ＣＫ３が入力され、Ｑ端子から再生データＤｏを出力する。具体的には、データ判定回路９０３は、スライサ回路であり、例えば、図３（Ｂ）と同様に、再生クロック信号ＣＫ３（ＣＫｏ）の立ち下がりエッジに同期して、データＤ１（Ｄｉ）の２値判定を行う。データＤ１が閾値より大きいときには「１」のハイレベルの再生データＤｏが出力され、データＤ１が閾値より小さいときには「０」のローレベルの再生データＤｏが出力される。 (Third embodiment)
FIGS. 9A and 9B are diagrams showing a configuration example of the data reproduction circuit 302 (FIG. 3A) according to the third embodiment. FIG. 9A is a diagram illustrating a configuration example of the data reproduction circuit 302. The data reproduction circuit 302 includes a buffer 901, a delay lock loop (DLL) circuit 902, and a data determination circuit 903. The buffer 901 buffers (amplifies) the recovered clock signal CKo for amplification and timing adjustment, and outputs the recovered clock signal CK3. The delay lock loop circuit 902 delays the input data Di so as to synchronize with the reproduction clock signal CK3 buffered by the buffer 901, and outputs the data D1. Since the buffer 901 buffers the recovered clock signal CKo, the recovered clock signal CK3 is delayed with respect to the input data Di. Therefore, the delay locked loop circuit 902 corrects the phase shift of the recovered clock signal CK3 caused by the buffer 901. Since the delay lock loop circuit 902 delays the input data Di, the phases of the input data D1 and the recovered clock signal CK3 are the same. The data determination circuit 903 is, for example, a D-type flip-flop, and performs binary determination on the output data D1 of the delay lock loop circuit 902 in synchronization with the reproduction clock signal CK3 buffered by the buffer 901, and outputs the reproduction data Do. . When the data determination circuit 903 is a D-type flip-flop, the data D1 is input to the D terminal, the reproduction clock signal CK3 is input to the clock terminal, and the reproduction data Do is output from the Q terminal. Specifically, the data determination circuit 903 is a slicer circuit, and, for example, similarly to FIG. 3B, the data D1 (Di) 2 is synchronized with the falling edge of the reproduction clock signal CK3 (CKo). Perform value judgment. When the data D1 is larger than the threshold, the high-level reproduction data Do of “1” is output, and when the data D1 is smaller than the threshold, the low-level reproduction data Do of “0” is output.

図９（Ｂ）は、図９（Ａ）の遅延ロックループ回路９０２の構成例を示す図である。遅延ロックループ回路９０２は、デジタル制御遅延ライン（ＤＣＤＬ: Digital Controlled Delay Line）９１１、位相検出器（ＰＤ: Phase Detector）９１２及びアップダウンカウンタ９１３を有する。デジタル制御遅延ライン９１１は、入力データＤｉに対して遅延コードＤＣに応じた遅延時間の遅延を行い、データＤ１を出力する。位相検出器９１２は、再生クロック信号ＣＫ３に対するデータＤ１の位相差を検出し、位相差に応じてアップ信号ＵＰ又はダウン信号ＤＮを出力する。アップダウンカウンタ９１３は、アップ信号ＵＰ及びダウン信号ＤＮのカウントを行い、カウント値に応じて遅延コードＤＣをデジタル制御遅延ライン９１１に出力する。このループ回路により、データＤ１及び再生クロック信号ＣＫ３の位相差が０に近づく方向に動作し、やがてデータＤ１及び再生クロック信号ＣＫ３の位相が同じになる。 FIG. 9B is a diagram illustrating a configuration example of the delay locked loop circuit 902 in FIG. The delay lock loop circuit 902 includes a digitally controlled delay line (DCDL) 911, a phase detector (PD) 912, and an up / down counter 913. The digital control delay line 911 delays the input data Di by a delay time corresponding to the delay code DC and outputs data D1. The phase detector 912 detects the phase difference of the data D1 with respect to the reproduced clock signal CK3, and outputs an up signal UP or a down signal DN according to the phase difference. The up / down counter 913 counts the up signal UP and the down signal DN, and outputs a delay code DC to the digital control delay line 911 according to the count value. This loop circuit operates so that the phase difference between the data D1 and the recovered clock signal CK3 approaches 0, and the phases of the data D1 and the recovered clock signal CK3 eventually become the same.

第１〜第３の実施形態によれば、クロック再生回路３０１は、図１（Ｂ）のゲーテッドＶＣＯのようなループ回路を用いずに再生クロック信号ＣＫｏを生成することができるので、安定した再生クロック信号ＣＫｏを高速に生成することができる。 According to the first to third embodiments, the clock recovery circuit 301 can generate the recovered clock signal CKo without using a loop circuit such as the gated VCO of FIG. The clock signal CKo can be generated at high speed.

データクロック再生回路２１４は、図２の通信システムの他、チップ間通信、筐体内（間）のデータ通信を行う高速インターフェースに適用可能であり、特にバースト伝送用受信装置に適用可能である。 The data clock recovery circuit 214 can be applied to a high-speed interface that performs inter-chip communication and internal (in-between) data communication in addition to the communication system of FIG. 2, and is particularly applicable to a burst transmission receiver.

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

３０１クロック再生回路
３０２データ再生回路
３１１電圧制御発振器
３１２第１のサンプルホールド回路
３１３第２のサンプルホールド回路
３１４第１のミキサ回路
３１５第２のミキサ回路
３１６減算器 301 clock recovery circuit 302 data recovery circuit 311 voltage controlled oscillator 312 first sample hold circuit 313 second sample hold circuit 314 first mixer circuit 315 second mixer circuit 316 subtractor

Claims

入力データに同期して第１のクロック信号をサンプリング及びホールドする第１のサンプルホールド回路と、
前記第１のクロック信号に対して周波数が同じで位相が９０度異なる第２のクロック信号を入力し、前記入力データに同期して前記第２のクロック信号をサンプリング及びホールドする第２のサンプルホールド回路と、
前記第１のクロック信号及び前記第２のサンプルホールド回路の出力信号をミキシングする第１のミキサ回路と、
前記第２のクロック信号及び前記第１のサンプルホールド回路の出力信号をミキシングする第２のミキサ回路と、
前記第２のミキサ回路の出力信号から前記第１のミキサ回路の出力信号を減算することにより再生クロック信号を出力する減算器とを有し、
前記再生クロック信号は、前記入力データに対して、周波数及び位相が同じであることを特徴とするクロック再生回路。 A first sample and hold circuit that samples and holds a first clock signal in synchronization with input data;
A second sample hold for inputting a second clock signal having the same frequency and a phase difference of 90 degrees with respect to the first clock signal, and sampling and holding the second clock signal in synchronization with the input data. Circuit,
A first mixer circuit for mixing the first clock signal and the output signal of the second sample and hold circuit;
A second mixer circuit for mixing the second clock signal and the output signal of the first sample and hold circuit;
Possess a subtracter for outputting a reproduced clock signal by subtracting the output signal of the first mixer circuit from the output signal of the second mixer circuit,
The clock recovery circuit , wherein the recovered clock signal has the same frequency and phase as the input data .

さらに、前記第１のサンプルホールド回路の出力信号をフィルタリングする第１のローパスフィルタと、
前記第２のサンプルホールド回路の出力信号をフィルタリングする第２のローパスフィルタとを有し、
前記第１のミキサ回路は、前記第１のクロック信号及び前記第２のローパスフィルタの出力信号をミキシングし、
前記第２のミキサ回路は、前記第２のクロック信号及び前記第１のローパスフィルタの出力信号をミキシングすることを特徴とする請求項１記載のクロック再生回路。 A first low pass filter for filtering the output signal of the first sample and hold circuit;
A second low pass filter for filtering the output signal of the second sample and hold circuit;
The first mixer circuit mixes the first clock signal and the output signal of the second low-pass filter,
2. The clock recovery circuit according to claim 1, wherein the second mixer circuit mixes the second clock signal and an output signal of the first low-pass filter.

入力データに同期した再生クロック信号を出力するクロック再生回路と、
前記再生クロック信号に同期して前記入力データを再生するデータ再生回路とを有し、
前記クロック再生回路は、
前記入力データに同期して第１のクロック信号をサンプリング及びホールドする第１のサンプルホールド回路と、
前記第１のクロック信号に対して周波数が同じで位相が９０度異なる第２のクロック信号を入力し、前記入力データに同期して前記第２のクロック信号をサンプリング及びホールドする第２のサンプルホールド回路と、
前記第１のクロック信号及び前記第２のサンプルホールド回路の出力信号をミキシングする第１のミキサ回路と、
前記第２のクロック信号及び前記第１のサンプルホールド回路の出力信号をミキシングする第２のミキサ回路と、
前記第２のミキサ回路の出力信号から前記第１のミキサ回路の出力信号を減算することにより再生クロック信号を出力する減算器とを有し、
前記再生クロック信号は、前記入力データに対して、周波数及び位相が同じであることを特徴とするクロックデータ再生回路。 A clock recovery circuit for outputting a recovered clock signal synchronized with input data;
A data reproduction circuit for reproducing the input data in synchronization with the reproduction clock signal;
The clock recovery circuit includes:
A first sample and hold circuit that samples and holds a first clock signal in synchronization with the input data;
A second sample hold for inputting a second clock signal having the same frequency and a phase difference of 90 degrees with respect to the first clock signal, and sampling and holding the second clock signal in synchronization with the input data. Circuit,
A first mixer circuit for mixing the first clock signal and the output signal of the second sample and hold circuit;
A second mixer circuit for mixing the second clock signal and the output signal of the first sample and hold circuit;
Possess a subtracter for outputting a reproduced clock signal by subtracting the output signal of the first mixer circuit from the output signal of the second mixer circuit,
The clock data recovery circuit , wherein the recovered clock signal has the same frequency and phase as the input data .

前記クロック再生回路は、
前記第１のサンプルホールド回路の出力信号をフィルタリングする第１のローパスフィルタと、
前記第２のサンプルホールド回路の出力信号をフィルタリングする第２のローパスフィルタとを有し、
前記第１のミキサ回路は、前記第１のクロック信号及び前記第２のローパスフィルタの出力信号をミキシングし、
前記第２のミキサ回路は、前記第２のクロック信号及び前記第１のローパスフィルタの出力信号をミキシングすることを特徴とする請求項３記載のクロックデータ再生回路。 The clock recovery circuit includes:
A first low pass filter for filtering the output signal of the first sample and hold circuit;
A second low pass filter for filtering the output signal of the second sample and hold circuit;
The first mixer circuit mixes the first clock signal and the output signal of the second low-pass filter,
4. The clock data recovery circuit according to claim 3, wherein the second mixer circuit mixes the second clock signal and the output signal of the first low-pass filter.

前記データ再生回路は、
前記再生クロック信号をバッファリングするバッファと、
前記バッファによりバッファリングされた再生クロック信号に同期するように前記入力データを遅延する遅延ロックループ回路と、
前記バッファによりバッファリングされた再生クロック信号に同期して前記遅延ロックループ回路の出力データを２値判定するデータ判定回路と
を有することを特徴とする請求項３又は４記載のクロックデータ再生回路。 The data reproduction circuit includes:
A buffer for buffering the recovered clock signal;
A delay-locked loop circuit that delays the input data to synchronize with the recovered clock signal buffered by the buffer;
5. The clock data recovery circuit according to claim 3, further comprising a data determination circuit that binary-determines the output data of the delay lock loop circuit in synchronization with the recovery clock signal buffered by the buffer.