JP7239719B2 - フラッシュメモリデバイス - Google Patents

Description

本発明は、フラッシュメモリデバイスに関し、より詳細には、フラッシュメモリデバイスにおけるプログラミング方法に関する。

不揮発性メモリは、電力を印加することなくその記憶データを長期間保持することができるメモリである。フラッシュメモリデバイスは、広範な用途のための一般的なタイプの不揮発性メモリに発展している。フラッシュメモリデバイスは、パーソナルコンピュータ、デジタルカメラ、デジタルメディアプレーヤ、デジタルレコーダ、車両、無線デバイス、携帯電話、およびリムーバブルメモリモジュールなどの電子システムで一般的に使用されており、フラッシュメモリの用途は拡大し続けている。

フラッシュメモリは、ＮＯＲフラッシュおよびＮＡＮＤフラッシュとして知られている２つの基本アーキテクチャのうちの１つを使用する。典型的には、ＮＡＮＤフラッシュメモリデバイス用のメモリセルのアレイは、ストリングのメモリセルが互いに直列にソース－ドレインで接続されるように配置される。フラッシュメモリは、多数のフローティングゲートトランジスタを含むメモリアレイを備えることができる。ＮＡＮＤアーキテクチャアレイは、従来のＮＯＲアレイが行うように、そのフラッシュメモリセルのアレイを行および列のマトリックスに配置するので、アレイの各フラッシュメモリセルのゲートは、行によってワード線に結合される。しかしながら、ＮＯＲとは異なり、各メモリセルはソース線および列ビット線には直接結合されない。代わりに、アレイのメモリセルは、典型的には８、１６、３２、またはそれ以上のストリングに一緒に配置される。ストリング内のメモリセルは、共通ソース線と列ビット線との間でソース－ドレインで直列に互いに結合される。

いくつかのフラッシュメモリは、メモリセル当たり１ビットを超えるデータを記憶するように設計されている。メモリセル当たり１ビットを超えるデータを記憶するフラッシュメモリは、マルチレベルセル（ＭＬＣ）フラッシュメモリと呼ばれる。ＭＬＣフラッシュメモリは、通常、インクリメンタルステップパルスプログラミング（ＩＳＰＰ）を使用してプログラムされる。インクリメンタルステップパルスプログラミングでは、選択されたメモリセルは複数のプログラミングループによってプログラミングされ、各プログラミングループは、選択されたメモリセルにプログラム電圧が印加されてその状態を修正するプログラミング動作と、選択されたメモリセルに検証電圧が印加されて目標状態に達したかどうかを決定する検証動作とを含む。このようにプログラミングループを実行することにより、選択されたメモリセルは徐々にプログラムされ、オーバープログラムなどの特定のプログラミングエラーを回避することができる。

フラッシュメモリデバイスをプログラムする方法の一実施形態は、選択ワード線を選択するために複数のワード線のうちの第１のワード線を選択するステップであって、選択ワード線は対象メモリセルに対応する、ステップと、プログラミングループを実行するステップと、を含む。プログラミングループは、選択ワード線にプログラム電圧を印加するステップと、対象メモリセルに対して検証を実行するステップと、を含む。検証は、選択ワード線にプリパルス電圧を印加するステップと、複数のワード線のうちの選択されていないワード線に複数のパス電圧を印加するステップと、プリパルス電圧を印加した後、選択ワード線に一連のインクリメンタル検証電圧を印加するステップと、プリパルス電圧を印加した後、複数のワード線のうちの第２のワード線にフローティング電圧を印加するステップと、を含む。選択ワード線に隣接する第２のワード線は、選択ワード線の後にプログラムされる。

フラッシュメモリデバイスをプログラムする方法の一実施形態は、選択ワード線を選択するために複数のワード線のうちの第１のワード線を選択するステップであって、選択ワード線は対象メモリセルに対応する、ステップと、プログラミングループを実行するステップと、を含む。プログラミングループは、選択ワード線にプログラム電圧を印加するステップと、対象メモリセルに対して検証を実行するステップと、を含む。検証は、選択ワード線にプリパルス電圧を印加するステップと、複数のワード線のうちの選択されていないワード線に複数のパス電圧を印加するステップと、プリパルス電圧を印加した後、選択ワード線に一連のインクリメンタル検証電圧を印加するステップと、プリパルス電圧を印加した後、プリパルス電圧を印加した後、複数のワード線のうちの第２のワード線をシステム電圧レベルまで放電するステップと、第２のワード線をシステム電圧レベルまで放電した後、第２のワード線にフローティング電圧を印加するステップと、を含む。選択ワード線に隣接する第２のワード線は、選択ワード線の後にプログラムされる。

フラッシュメモリデバイスをプログラムする方法の一実施形態は、選択ワード線を選択するために複数のワード線のうちの第１のワード線を選択するステップであって、選択ワード線は対象メモリセルに対応する、ステップと、プログラミングループを実行するステップと、を含む。プログラミングループは、選択ワード線にプログラム電圧を印加するステップと、対象メモリセルに対して検証を実行するステップと、を含む。検証は、選択ワード線にプリパルス電圧を印加するステップと、複数のワード線のうちの選択されていないワード線に複数のパス電圧を印加するステップと、プリパルス電圧を印加した後、選択ワード線に一連のインクリメンタル検証電圧を印加するステップと、プリパルス電圧を印加した後、複数のワード線のうちの第２のワード線を接地電圧レベルまで放電するステップと、第２のワード線を接地電圧レベルまで放電した後、第２のワード線にフローティング電圧を印加するステップと、を含む。選択ワード線に隣接する第２のワード線は、選択ワード線の後にプログラムされる。

本発明のこれらおよび他の目的は、様々な図および図面に示されている好ましい実施形態の以下の詳細な説明を読めば、当業者には明らかになるであろう。

一実施形態において実装されるフラッシュメモリデバイスの図である。 ２ビットＭＬＣメモリセルの閾値電圧範囲の一例を示す図である。 ３ビットＭＬＣメモリセルの閾値電圧範囲の一例を示す図である。 選択されたメモリセルをプログラムするために使用されるインクリメンタルステップパルスプログラミング（ＩＳＰＰ）方式を示す図である。 選択されたメモリセルをプログラムするために使用されるインクリメンタルステップパルスプログラミング（ＩＳＰＰ）方式を示す図である。 選択されたメモリセルをプログラムするために使用されるインクリメンタルステップパルスプログラミング（ＩＳＰＰ）方式を示す図である。 一実施形態において実装されるメモリセルのストリングの図である。 一実施形態のプログラミング方法の検証方式を示す。 従来技術の検証時間を示す図である。 一実施形態の検証時間を示す図である。 一実施形態のプログラミング方法の検証方式を示す。 一実施形態のプログラミング方法の検証方式を示す。 フラッシュメモリデバイスをプログラムするための方法のフローチャートである。

図１は、本発明の一実施形態のフラッシュメモリデバイス１００を示す。フラッシュメモリデバイス１００は、複数のメモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）を含み、ＭおよびＮは正の整数である。本発明のいくつかの実施形態では、不揮発性メモリデバイス１００は、ＮＡＮＤ型フラッシュメモリとすることができる。Ｎ個のメモリセルを同じワード線に結合することができ、Ｍ個のメモリセルを同じビット線に結合することができる。例えば、メモリセルＣ（１，１）～Ｃ（１，Ｎ）の行をワード線ＷＬ１に結合することができ、メモリセルＣ（Ｍ，１）～Ｃ（Ｍ，Ｎ）の行をワード線ＷＬＭに結合することができる。メモリセルＣ（１，１）～Ｃ（Ｍ，１）の列をビット線ＢＬ１に結合することができ、メモリセルＣ（Ｍ，１）～Ｃ（Ｍ，Ｎ）の列をビット線ＢＬＮに結合することができる。メモリ列の一方の末端は、そのメモリ列に対応するビット線トランジスタＴｂを介してビット線に結合され、他方の末端は、ソース線トランジスタＴｓを介してソース線に結合される。ビット線ＢＬ１～ＢＬＮは、選択されたビット線ＢＬｎ上の電圧または電流を感知することによって対象メモリセルの状態を検出するセンス回路（例えば、センス増幅器）３００に結合され、ｎは１以上Ｎ以下の正の整数である。フラッシュメモリデバイス１００は、メモリセルアレイへのプログラミングパルスを実施するための制御回路（図示せず）をさらに含む。

メモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）は、シングルレベルメモリセル（ＳＬＣ）またはマルチレベルメモリセル（ＭＬＣ）として構成され得る。データ状態は、メモリセルに記憶された特定の範囲の閾値電圧を有するメモリセルに割り当てられる。ＳＬＣは、１つのメモリセルにおける単一の２進数のデータを可能にし、一方ＭＬＣは、閾値電圧の範囲および密度に応じて２つ以上の２進数を１つのメモリセルに記憶することを可能にする。例えば、１ビットは２つの閾値電圧範囲、２ビットは４つの範囲、３ビットは８つの範囲．．．などによって表され得る。ＳＬＣメモリは、２つの閾値電圧範囲を使用して、０または１を表す１ビットのデータ（２つの範囲）を記憶する。ＭＬＣメモリは、２ビットのデータ（４つの範囲）、３ビットのデータ（８つの範囲）またはそれ以上を記憶するように構成することができる。

図２Ａは、２ビットＭＬＣメモリセルの閾値電圧範囲の一例を示す図である。メモリセルは、４つの異なる範囲Ｓ０、Ｓ１，Ｓ２、およびＳ３のうちの１つに入る閾値電圧にプログラムされてもよく、各々は、２ビットのパターンに対応するデータ状態を表す。各範囲Ｓ０～Ｓ３の間には、重複を避けるためのマージンが確保されている。例えば、メモリセルの電圧が第１の閾値電圧範囲Ｓ０内にある場合、そのセルは「１１」状態を記憶し、これは通常、消去状態を表す。メモリセルの電圧が第２の閾値電圧範囲Ｓ１内にある場合、そのセルは「１０」状態を記憶する。メモリセルの電圧が第３の閾値電圧範囲Ｓ２内にある場合、そのセルは「００」状態を記憶する。メモリセルの電圧が第４の閾値電圧範囲Ｓ３内にある場合、そのセルは「０１」状態を記憶する。

図２Ｂは、３ビットＭＬＣメモリセルの閾値電圧範囲の一例を示す図である。メモリセルは、４つの異なる範囲Ｌ０、Ｌ１，Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６およびＬ７のうちの１つに入る閾値電圧にプログラムされてもよく、各々は、３ビットのパターンに対応するデータ状態を表す。例えば、メモリセルの電圧が第１の閾値電圧範囲Ｌ０内にある場合、そのセルは「１１１」状態を記憶し、これは通常、消去状態を表す。メモリセルの電圧が第２の閾値電圧範囲Ｌ１内にある場合、そのセルは「１１０」状態を記憶する。メモリセルの電圧が第３の閾値電圧範囲Ｌ２内にある場合、そのセルは「１０１」状態を記憶する。メモリセルの電圧が第４の閾値電圧範囲Ｌ３内にある場合、そのセルは「１００」状態を記憶する。メモリセルの電圧が第５の閾値電圧範囲Ｌ４内にある場合、そのセルは「０１１」状態を記憶する。メモリセルの電圧が第６の閾値電圧範囲Ｌ５内にある場合、そのセルは「０１０」状態を記憶する。メモリセルの電圧が第７の閾値電圧範囲Ｌ６内にある場合、そのセルは「００１」状態を記憶する。メモリセルの電圧が第８の閾値電圧範囲Ｌ７内にある場合、そのセルは「０００」状態を記憶する。

フラッシュプログラミングは、１つまたは複数のプログラミングパルスをワード線、例えば図１のワード線ＷＬ_ｍに印加することを含み、ｍは１～Ｍの整数である。これは、各メモリセルＣ（ｍ，１）～Ｃ（ｍ，Ｎ）のゲートを制御するためである。例えば、プログラミングパルスは１５Ｖで開始し、その後のプログラミングパルスごとに増加してもよい。このプログラミング方法は、一般的に知られているインクリメンタルステップパルスプログラミング（ＩＳＰＰ）である。ワード線ＷＬ_ｍにプログラミングパルスが印加される間、これらのメモリセルのチャネルを有する基板にも電圧が印加され、チャネルから選択されたメモリセルのフローティングゲートへの電荷転送をもたらす。チャネルからの電子は、直接注入またはファウラーノルドハイムトンネリングによってフローティングゲートに注入することができる。したがって、プログラムされた状態では、閾値電圧は通常０より大きい。

図３Ａは、選択されたメモリセルをプログラムするために使用されるインクリメンタルステップパルスプログラミング（ＩＳＰＰ）方式をさらに示す図である。図３Ａの例は、一般的なＩＳＰＰ方式である。プログラミングパルスのプログラム電圧は、選択されたメモリセルのゲートを制御するために印加される。プログラミングパルスのプログラム電圧のレベルは、連続する各ループにおいて増加する。

プログラミングパルス間で、選択されたメモリセルをチェックしてそれらがそれらの目標プログラミング状態に達したかどうかを決定するために検証動作が実行される。図３Ｂでは、２ビットＭＬＣメモリセルにおいて、Ｃ（ｍ，ｎ）などの選択されたメモリセルが図２Ａの閾値電圧分布Ｓ０～Ｓ３のうちの１つに対応する状態（例えば、目標状態）に正常にプログラムされているかどうかを決定するために、一連の３つの増加する検証電圧を使用して検証動作が実行される。同様に、図３Ｃでは、Ｃ（ｍ，ｎ）などの選択されたメモリセルが図２Ｂの閾値電圧分布Ｌ０～Ｌ７のうちの１つに対応する状態に正常にプログラムされているかどうかを決定するために、一連の７つの増加する検証電圧を使用して３ビットＭＬＣメモリセルの検証動作が実行される。

メモリセルＣ（ｍ，ｎ）がその目標プログラミング状態に達した場合、メモリセルＣ（ｍ，ｎ）に結合されたビット線ＢＬ_ｎに禁止電圧をバイアスすることによってそれは禁止されてそれ以上プログラムされない。感知動作に続いて、プログラミングが完了していないメモリセルが依然として存在する場合、追加のプログラミングパルスが印加される。プログラミングパルスを印加し、続いて感知動作を実行するこのプロセスは、すべての選択されたメモリセルがそれらの目標プログラミング状態に達するまで継続する。最大数のプログラミングパルスが印加され、いくつかの選択されたメモリセルがまだプログラミングを完了していない場合、それらのメモリセルは欠陥メモリセルとして指定される。

図１においても、各非選択ワード線、例えば、ＷＬ_ｍを除くワード線ＷＬ_１～ＷＬ_Ｍにパス電圧が印加される。印加されるパス電圧は、異なるワード線で異なり得る。選択ワード線ＷＬ_ｍに隣接するワード線ＷＬ_ｍ－１は９Ｖのパス電圧を有してもよく、他のワード線は８Ｖのパス電圧を有してもよい。パス電圧は、メモリセルのプログラミングを開始しないように常に十分に低い。また、プログラミングのために選択されたメモリセルを有するメモリセルストリングに結合されていないビット線に禁止電圧が印加される。プログラミング動作中、プログラミングのために代替ビット線をアクティブ化または非アクティブ化することができる。例えば、ＢＬ_２、ＢＬ_４．．．などの偶数ビット線は、これらのビット線に結合されたメモリセルをプログラムするためにアクティブ化することができ、一方、ＢＬ_１、ＢＬ_３．．．などの奇数ビット線は、これらのビット線に結合されたメモリセルをプログラムすることから非アクティブ化される。その後、後続のプログラミング動作は、偶数ビット線を非アクティブ化し、奇数ビット線をアクティブ化することができる。

図３ＡのＩＳＰＰ方式を用いたプログラミング動作に要する時間は、メモリセルの状態数に比例して増加する傾向がある。さらに、これらのプログラミング動作では、検証動作が総プログラミング時間の大部分を占める傾向がある。このため、フラッシュメモリデバイスでは、選択されたメモリセルのプログラム状態の数が比較的多い場合でも、検証時間を短縮する検証方式が必要となる。

以下の説明は、図４および図５を参照する。図４は、本発明の一実施形態において実装されるメモリセルのストリングの図である。図５は、本発明の一実施形態のプログラミング方法の検証方式を示す。検証動作において、すべてのワード線ＷＬ_１～ＷＬ_Ｍは、システム電圧Ｖｄｄで開始する。時刻ｔ１において、選択ワード線ＷＬ_ｍおよび第１の隣接ワード線ＷＬ_ｍ＋１にプリパルス電圧が印加される。また、第２の隣接ワード線ＷＬ_ｍ－１非選択ワード線（ＷＬ_ｍ、ＷＬ_ｍ＋１を除くすべてのワード線）に第１のパス電圧Ｖｐａｓｓ１が印加される。時刻ｔ２において、選択ワード線ＷＬ_ｍおよび第１の隣接ワード線ＷＬ_ｍ＋１が放電を開始する。第２の隣接ワード線ＷＬ_ｍ－１には、第２のパス電圧Ｖｐａｓｓ２が印加される。残りの非選択ワード線は、第１のパス電圧Ｖｐａｓｓ１のレベルに維持される。時刻ｔ３において、選択ワード線ＷＬ_ｍに一連のインクリメンタル検証電圧Ｖｖｒｙが印加され、この場合、７つの検証電圧が印加される。また、第１の隣接ワード線ＷＬ_ｍ＋１上の電圧がシステム電圧Ｖｄｄまで低下すると、第１の隣接ワード線ＷＬ_ｍ＋１にフローティング電圧が印加される。第２の隣接ワード線ＷＬ_ｍ－１上の電圧は第２のパス電圧Ｖｐａｓｓ２に維持され、残りの非選択ワード線上の電圧は第１のパス電圧Ｖｐａｓｓ１に維持される。時刻ｔ４において、選択ワード線ＷＬ_ｍおよび第１の隣接ワード線ＷＬ_ｍ＋１にポストパルス電圧が印加される。第２の隣接ワード線ＷＬ_ｍ－１は第１のパス電圧Ｖｐａｓｓ１のレベルまで放電され、残りの非選択ワード線上の電圧は第１のパス電圧Ｖｐａｓｓ１に維持される。時刻ｔ５において、ＷＬ_ｍ、ＷＬ_ｍ＋１およびＷＬ_ｍ－１を含むすべてのワード線がシステム電圧Ｖｄｄのレベルまで放電され、したがって検証動作が終了する。検証電圧Ｖｖｒｙが選択ワード線ＷＬ_ｍに印加されると、第１の隣接ワード線ＷＬ_ｍ＋１に関連するメモリセルは依然として消去状態にあり、したがって、第１の隣接ワード線ＷＬ_ｍ＋１にフローティング電圧を印加しても、後続のプログラミング動作に影響を与えない。第２の隣接ワード線ＷＬ_ｍ－１はもはや消去状態にない可能性があるため、その中にプログラムされたセルの変更を回避するために、第２の隣接ワード線ＷＬ_ｍ－１にフローティング電圧を印加すべきではない。さらに、検証動作中、フローティング電圧は、選択ワード線ＷＬ_ｍと第１の隣接ワード線ＷＬ_ｍ＋１との間の寄生キャパシタＣａｐの結合効果によって上昇する。

図６Ａは、従来技術の検証電圧設定時間を示す図である。図６Ｂは、本発明の一実施形態の検証電圧設定時間を示す図である。図に示すように、実施形態の方法は、従来技術よりも目標検証電圧Ｖｔａｒｇｅｔに達するのに必要な時間が短い。ＷＬ_ｍ、ＷＬ_ｍ＋１およびＷＬ_ｍ－１などの図４のワード線間の寄生容量Ｃａｐは、それらのワード線の電圧充電時間に影響を及ぼす。第１の隣接ワード線ＷＬ_ｍ＋１にフローティング電圧を印加すると、寄生容量Ｃａｐの影響が低減されるため、検証電圧が目標検証電圧Ｖｔａｒｇｅｔに達するまでのランプアップ時間が短縮される。したがって、全体的なプログラミング性能を向上させることができる。また、第１の隣接ワード線ＷＬ_ｍ＋１にフローティング電圧を印加することにより、回路の消費電力をある程度低減することができる。さらに、本方法は、設計および製造を複雑にする付加回路を必要とせずに実施することができる。

図７は、本発明の別の実施形態のプログラミング方法の検証方式を示す。図７に示す検証動作は、フローティング電圧が時刻ｔ２において直ちに第１の隣接ワード線ＷＬ_ｍ＋１に印加されることを除いて、図５の図とほぼ同様である。フローティング電圧は、時間ｔ４まで第１の隣接ワード線ＷＬ_ｍ＋１上で維持される。残りの動作は、図５に示す図と実質的に同じである。

図８は、本発明のさらに別の実施形態のプログラミング方法の検証方式を示す。図８に示す検証動作は、第１の隣接ワード線ＷＬ_ｍ＋１上の電圧が時間ｔ３において接地電圧ＧＮＤまで降下するとフローティング電圧が第１の隣接ワード線ＷＬ_ｍ＋１に印加されることを除いて、図５の図とほぼ同様である。フローティング電圧は、時間ｔ４まで第１の隣接ワード線ＷＬ_ｍ＋１上で維持される。残りの動作は、図５に示す図と実質的に同じである。

図９は、フラッシュメモリデバイスをプログラムするための方法９００のフローチャートである。方法は、前述の検証動作を組み込む。方法９００は、以下を含む。
Ｓ９０２：対象メモリセルに対応するワード線を選択し、プログラミングループ回数を０に設定する。
Ｓ９０４：プログラミングループ回数が最大ループ回数に達したかどうかを決定する。達した場合はステップＳ９２０に進み、達していない場合はＳ９０６に進む。
Ｓ９０６：選択ワード線にプログラム電圧を印加する。
Ｓ９０８：選択ワード線にプリパルス電圧を印加し、非選択ワード線に複数のパス電圧を印加する。
Ｓ９１０：選択ワード線に一連のインクリメンタル検証電圧を印加し、第１の隣接ワード線にフローティング電圧を印加する。
Ｓ９１２：選択ワード線にポストパルス電圧を印加する。
Ｓ９１４：すべてのワード線を放電する。
Ｓ９１６：目標電圧よりも大きい閾値電圧を有するメモリセルの数が所定の数よりも大きいかどうかを決定し、大きい場合はステップ９２０に進み、小さい場合はステップＳ９１８に進む。
Ｓ９１８：プログラム電圧を上げ、プログラミングループ回数を１増やし、ステップＳ９０４に進む。
Ｓ９２０：プログラムの終了。

要約すると、本実施形態のプログラミング方法は、選択ワード線に最も近く、かつ選択ワード線の後にプログラムされた隣接ワード線にフローティング電圧を印加するステップを含む。ワード線間の寄生容量の影響を低減することができる。したがって、検証電圧のランプアップ時間を効果的に短縮することができ、したがって検証時間を短縮し、全体的なプログラミング性能を向上することができる。また、この方法は、回路の消費電力をある程度低減することができる。さらに、本方法は、設計および製造を複雑にする付加回路を必要とせずに実施することができる。

当業者は、本発明の教示を保持しながら、デバイスおよび方法の多数の修正および変更を行うことができることを容易に理解するであろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ限定されると解釈されるべきである。

Claims (13)

1. メモリデバイスであって、
   第１のメモリセルと、
   第２のメモリセルと、
   前記第１のメモリセルに結合された第１のワード線であって、
   第１の期間中にプログラム電圧を受け取り、
   前記第１の期間の後の第２の期間中に検証電圧を受け取るように構成された第１のワード線と、
   前記第２のメモリセルに結合され、前記第１のワード線に隣接する第２のワード線であって、未だ前記プログラム電圧を受け取っておらず、前記第１の期間と前記第２の期間との間の第３の期間中にプリパルス電圧を受け取るように構成された、第２のワード線と、を含み、
   前記第１のワード線は、前記第２のワード線に直接かつ物理的に隣接しており、
   前記第２のワード線は、前記第３の期間の後の第４の期間中にフローティング電圧を受け取るようにさらに構成される、メモリデバイス。
2. 前記第４の期間は、前記第２の期間と少なくとも部分的に重複する、請求項１に記載のメモリデバイス。
3. 前記第４の期間および前記第２の期間は同時に終了する、請求項２に記載のメモリデバイス。
4. 前記第４の期間および前記第２の期間は同時に開始する、請求項２に記載のメモリデバイス。
5. 前記第４の期間は、前記第２の期間よりも早く開始する、請求項２に記載のメモリデバイス。
6. 前記第２のワード線は、前記第４の期間の後の第５の期間中にポストパルス電圧を受け取るようにさらに構成される、請求項１に記載のメモリデバイス。
7. 第３のメモリセルと、
   前記第３のメモリセルに結合され、前記第２の期間中にパス電圧を受け取るように構成された第３のワード線と、をさらに含む、
   請求項１に記載のメモリデバイス。
8. 前記第３のワード線は、前記第２のワード線に直接かつ物理的に隣接している、請求項７に記載のメモリデバイス。
9. メモリデバイスであって、
   第１のメモリセルと、
   第２のメモリセルと、
   前記第１のメモリセルに結合された第１のワード線と、
   前記第２のメモリセルに結合され、未だプログラム電圧を印加されておらず、前記第１のワード線に隣接する第２のワード線と、
   前記第１および第２のワード線に結合された制御回路であって、
   第１の期間中に前記第１のワード線に前記プログラム電圧を印加し、
   前記第１の期間の後の第２の期間中に前記第１のワード線に検証電圧を印加し、
   前記第１の期間と前記第２の期間との間の第３の期間中に前記第２のワード線にプリパルス電圧を印加するように構成される、制御回路と、を含み、
   前記第１のワード線は、前記第２のワード線に直接かつ物理的に隣接しており、
   前記制御回路は、前記第３の期間の後の第４の期間中に前記第２のワード線にフローテ
   ィング電圧を印加するようにさらに構成される、メモリデバイス。
10. 前記第４の期間は、前記第２の期間と少なくとも部分的に重複する、請求項９に記載のメモリデバイス。
11. 前記第４の期間および前記第２の期間は同時に終了する、請求項１０に記載のメモリデバイス。
12. 前記第４の期間および前記第２の期間は同時に開始する、請求項１０に記載のメモリデバイス。
13. 前記第４の期間は、前記第２の期間よりも早く開始する、請求項１０に記載のメモリデバイス。

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