JP5581642B2 - 半導体装置の製造方法 - Google Patents
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Description
上記半導体装置の製造方法において、導電体層をSiC層の主面上に形成する工程では、前記導電体層としてチタン膜とアルミニウム膜と珪素膜とを含む積層体が形成され、チタン膜の厚みは100Å以上400Å以下であってもよい。
上記半導体装置の製造方法において、珪素膜の厚みは100Å以上500Å以下であってもよい。
上記半導体装置の製造方法において、アルミニウム膜の厚みはチタン膜の1.5倍以上6倍以下であってもよい。
上記半導体装置の製造方法において、導電体層をSiC層の主面上に形成する工程は、主表面上にチタン膜を形成する工程と、チタン膜上にアルミニウム膜を形成する工程と、アルミニウム膜上に珪素膜を形成する工程を有していてもよい。
まず、実施の形態1におけるMOSFETについて説明する。図1を参照して、実施の形態1におけるMOSFET1は、炭化珪素(SiC)からなり、導電型がn型(第1導電型)の基板であるn+SiC基板11と、SiCからなり、導電型がn型(第1導電型)の半導体層としてのn−SiC層12と、導電型がp型(第2導電型)の第2導電型領域としての一対のpボディ13と、導電型がn型(第1導電型)の高濃度第1導電型領域としてのn+ソース領域14と、導電型がp型(第2導電型)の高濃度第2導電型領域としてのp+領域18とを備えている。n+SiC基板11は、高濃度のn型不純物(導電型がn型である不純物)、たとえばN(窒素)を含んでいる。MOSFET1がn+SiC基板上に周期的に繰り返すように複数並ぶことにより、全体として1台のデバイスを形成する。
p+領域18は、p型不純物、たとえばAl、Bなどをpボディ13に含まれるp型不純物よりも高い濃度、たとえば1×1020cm−3の濃度で含んでいる。なお、図1の第2の主面12Bが延在する方向に関して、pボディ13の内部の一対のn+ソース領域14およびp+領域18は互いに接触するように配置されている。
実施の形態2におけるMOSFET1は、実施の形態1におけるMOSFET1と同様に、主要な構成要素は図1の概略断面図で表わされるものである。ただし、実施の形態2は、MOSFET1の製造方法に関して実施の形態1と若干の相違がある。具体的には、ソースコンタクト電極上や、ゲートライナーを形成するゲート電極上に酸化による高抵抗層が形成されることを抑制するために、上記の各電極上に保護膜を形成する工程が含まれている。以下、本実施の形態2におけるMOSFET1の製造方法について説明する。
実施の形態3におけるMOSFET1は、実施の形態1および2におけるMOSFET1と同様に、主要な構成要素は図1の概略断面図で表わされるものである。ただし実施の形態3は、MOSFET1の製造方法に関して実施の形態1および2と若干の相違がある。具体的には、ソースコンタクト電極の主面上が酸化されることにより高抵抗層が形成されることを抑制するために、ソースコンタクト電極が形成された後、速やかに表面電極パッドを形成する。つまり実施の形態3における表面電極パッドは、実施の形態2における保護膜140(図18〜図23参照)に相当する役割を有する。以下、本実施の形態2におけるMOSFET1の製造方法について説明する。
実施の形態4におけるMOSFET1は、実施の形態1におけるMOSFET1と同様に、主要な構成要素は図1の概略断面図で表わされるものである。またその完成した態様は図16の概略断面図で表わされるものである。しかし実施の形態4においては、実施の形態1に示すソースコンタクト電極16の電極主面16A上や、ゲートコンタクトホール23内の電極主面23A上が酸化されることを抑制するために、工程(S80)において合金化されたソースコンタクト電極16が形成された後、工程(S120)において当該ソースコンタクト電極16の主面上に表面電極パッド27が形成されるまでの間、酸素を含む雰囲気中にて当該n+SiC基板11を100℃以上に加熱する処理を行なわないよう考慮している。このようにすれば、当該ソースコンタクト電極16の主面上などに高抵抗層が形成されることを抑制することができる。このため、図28を参照して、図2の実施の形態1のフローチャート中に含まれる、高抵抗層を除去する工程(S110)を省略することができる。このようにすれば、実施の形態1に比べて工程数を減少させることができ、製造コストを削減することができる。なお、工程(S80)から工程(S120)にかけての間、酸素を含む雰囲気中にて当該n+SiC基板11を100℃以上に加熱する処理を行なわないようにすることがより好ましい。なお、上述した工程(S80)から工程(S120)にかけての間、酸素を含む雰囲気中にて当該n+SiC基板11を60℃以上に加熱する処理を行なわないようにすることがより好ましい。
Claims (9)
- 炭化珪素からなるSiC層を準備する工程と、
前記SiC層の主面上に、チタンとアルミニウムと珪素とを含有するオーミック電極を形成する工程とを備える半導体装置の製造方法であり、
前記SiC層を準備する工程は、導電型がn型であるn型領域と、導電型がp型であるp型領域とを形成する工程を含み、
前記オーミック電極を形成する工程は、前記n型領域と前記p型領域とのそれぞれと接触するように前記オーミック電極となるべき導電体層を前記SiC層の主面上に形成する工程と、前記導電体層を前記オーミック電極とするため熱処理する工程とを含み、
前記熱処理する工程の後、前記オーミック電極の表面を酸素含有雰囲気に曝露するときの前記オーミック電極の温度を100℃以下にする、半導体装置の製造方法。 - 前記オーミック電極を形成する工程の後に、前記オーミック電極の一方の主面上に電極パッドを形成する工程をさらに備える、請求項1に記載の半導体装置の製造方法。
- 前記オーミック電極を形成する工程の後、前記電極パッドを形成する工程の前に、前記オーミック電極の一方の主面上に形成された高抵抗層を除去する工程を備える、請求項2に記載の半導体装置の製造方法。
- 前記オーミック電極を形成する工程の後、前記電極パッドを形成する工程の前に、前記オーミック電極の一方の主面上を酸素含有雰囲気中にて100℃以下に保つ工程を備える、請求項2に記載の半導体装置の製造方法。
- 前記オーミック電極を形成する工程の後、前記電極パッドを形成する工程の前に、前記オーミック電極の一方の主面上に保護膜を形成する工程を備える、請求項2に記載の半導体装置の製造方法。
- 前記導電体層を前記SiC層の主面上に形成する工程では、前記導電体層としてチタン膜とアルミニウム膜と珪素膜とを含む積層体が形成され、
前記チタン膜の厚みは100Å以上400Å以下である、請求項1〜請求項5のいずれか1項に記載の半導体装置の製造方法。 - 前記珪素膜の厚みは100Å以上500Å以下である、請求項1〜請求項6のいずれか1項に記載の半導体装置の製造方法。
- 前記アルミニウム膜の厚みは前記チタン膜の1.5倍以上6倍以下である、請求項1〜請求項7のいずれか1項に記載の半導体装置の製造方法。
- 前記導電体層を前記SiC層の主面上に形成する工程は、前記主表面上にチタン膜を形成する工程と、前記チタン膜上にアルミニウム膜を形成する工程と、前記アルミニウム膜上に珪素膜を形成する工程を有する、請求項1〜請求項8のいずれか1項に記載の半導体装置の製造方法。
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