JP5572283B2 - 電圧検知回路 - Google Patents

Description

本発明は電圧検知回路に関し、特に、半導体装置の内部で生成される内部電圧の変動を検知する電圧検知回路に関する。また、本発明は、このような電圧検知回路を備える半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に用いられる電源電圧は年々低下しており、これにより消費電力の低減が実現されている。過去における電源電圧は一般に５Ｖであったが、その後３．３Ｖに低下し、現在では１．２Ｖ程度の電圧が用いられることがある。

しかしながら、半導体装置の種類によっては、電源電圧よりも高い電圧が必要な内部回路が存在する。例えば、ＤＲＡＭにおいては、選択されたワード線が電源電圧よりも高い電圧に設定されることがあり、この場合、ワード線駆動回路には昇圧された内部電圧が必要となる。

しかしながら、半導体装置の内部で生成される内部電圧は、外部から供給される電圧に比べて電圧変動が生じやすいという問題がある。このため、内部電圧をより安定化させるためには、内部電圧をモニターする電圧検知回路を用い、その出力を内部電圧生成回路にフィードバックさせる必要がある（特許文献１〜３参照）。

図１３は、従来の電圧検知回路の回路図である。

図１３に示す電圧検知回路１は、半導体装置の内部で昇圧された内部電圧ＶＰＰの変動を検知する回路であり、高位側の電位ＶＰＰが供給される電源配線と低位側の電位ＶＳＳ（通常はグランド電位）が供給される電源配線との間に直列接続された３つの抵抗２〜４を備えている。検出信号Ｖｄｉｆｆは抵抗３と抵抗４の接続点から出力され、コンパレータ５に供給される。コンパレータ５は、基準電圧Ｖｒｅｆと検出信号Ｖｄｉｆｆとを比較し、これに基づいて判定信号Ｓを生成する。判定信号Ｓは図示しない内部電圧生成回路に供給され、これによって内部電圧生成回路による昇圧動作が制御される。

しかしながら、図１３に示した電圧検知回路１は、内部電圧ＶＰＰを抵抗分割することによって検出信号Ｖｄｉｆｆを生成していることから、内部電圧ＶＰＰが変動しても、検出信号Ｖｄｉｆｆに現れる変動量は小さくなる。具体的には、
Ｖｄｉｆｆ＝ＶＰＰ／３
となり、検出信号Ｖｄｉｆｆの変動量も内部電圧ＶＰＰの変動量の１／３となる。このため、電圧変動に対する感度が低く、内部電圧を十分に安定化させることが困難であった。
特開平１０−１３４５７４号公報 特開２０００−０１４１３４号公報 特開２００１−０６７１３２号公報

したがって、本発明の目的は、電圧の変動をより高感度に検出可能な電圧検知回路及びこれを備える半導体装置を提供することである。

本発明による電圧検知回路は、第１及び第２の配線間の電圧を検知する電圧検知回路であって、第１及び第２の配線間に直列接続された少なくとも第１及び第２のトランジスタを備え、第１のトランジスタのゲートに第１の基準電圧が供給され、第２のトランジスタのゲートとドレインが短絡され、第１のトランジスタのドレインと第２のトランジスタのソースの接続点から検出信号が出力されることを特徴とする。

また、本発明による半導体装置は、上記の電圧検知回路と、第１又は第２の配線に印加する電位を生成する内部電圧生成回路と、検出信号と第２の基準電圧とを比較するコンパレータとを備え、内部電圧生成回路は、コンパレータの出力に基づいて制御されることを特徴とする。

本発明によれば、第１のトランジスタのゲート−ソース間電圧と、第２のトランジスタのソース−ドレイン間電圧が一致するため、第２のトランジスタによる電圧降下量は第１のトランジスタのゲート−ソース間電圧によって一義的に定められる。このため、検出信号には電圧変動がそのまま反映され、その結果、従来よりも高い感度で電圧をモニターすることが可能となる。

第１及び第２のトランジスタは、両方がＮチャンネル型ＭＯＳトランジスタであっても構わないし、両方がＰチャンネル型ＭＯＳトランジスタであっても構わない。前者の場合、第１のトランジスタのソースを低位側の配線に接続すればよい。逆に、後者の場合、第１のトランジスタのソースを高位側の配線に接続すればよい。

尚、トランジスタの「ソース」とは、Ｎチャンネル型ＭＯＳトランジスタにおいては低電位側に接続されるノードを指し、Ｐチャンネル型ＭＯＳトランジスタにおいては高電位側に接続されるノードを指す。同様に、トランジスタの「ドレイン」とは、Ｎチャンネル型ＭＯＳトランジスタにおいては高電位側に接続されるノードを指し、Ｐチャンネル型ＭＯＳトランジスタにおいては低電位側に接続されるノードを指す。

このように、本発明によれば、電圧の変動をより高感度に検出することが可能となる。このため、半導体装置の内部電圧をより高精度に安定化させることが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体装置の主要部の構成を示すブロック図である。

図１に示す半導体装置１００は、外部から供給される電源電圧ＶＤＤによって動作する半導体装置であり、昇圧された内部電圧ＶＰＰを生成する内部電圧生成回路１１０と、電源電圧ＶＤＤによって動作する内部回路１２１と、内部電圧ＶＰＰによって動作する内部回路１２２とを備えている。半導体装置１００の種類については特に限定されず、ＤＲＡＭやフラッシュメモリー等のメモリー系半導体装置であっても構わないし、ＣＰＵやＤＳＰ等のプロセッサ系半導体装置であっても構わない。

内部電圧生成回路１１０によって生成される内部電圧ＶＰＰは、電源電圧ＶＤＤよりも高い電圧である。電源電圧や内部電圧は、いずれも高位側電位と低位側電位との電位差によって定義され、低位側電位（ＶＳＳ）はいずれもグランド電位である。したがって、本実施形態では、内部電圧ＶＰＰの高位側電位は電源電圧ＶＤＤの高位側電位よりも高い。本明細書においては、電源電圧の低位側電位ＶＳＳとの電位差を単に「電圧」と呼ぶことがある。例えば、高位側電位ＶＤＤと低位側電位ＶＳＳの電位差である電源電圧は、単にＶＤＤと表すことがある。後述する内部電圧ＶＰＰや基準電圧Ｖｒｅｆ等についても同様である。

電源電圧ＶＤＤによって動作する内部回路１２１は、相対的に低電圧で動作可能な回路ブロックである。一方、内部電圧ＶＰＰによって動作する内部回路１２２は、相対的に高電圧で動作させる必要のある回路ブロックである。一例として、本実施形態による半導体装置１００がＤＲＡＭである場合、アドレスカウンタやコマンドデコーダなどの各種コントロール回路が内部回路１２１に相当し、ワード線を活性化させるワード線駆動回路などが内部回路１２２に相当する。

図１に示すように、本実施形態による半導体装置１００は、安定化された基準電圧Ｖｒｅｆを生成する基準電圧生成回路１３０と、内部電圧ＶＰＰをモニターする電圧検知回路１０とをさらに備えている。電圧検知回路１０は、内部電圧ＶＰＰをモニターすることによって判定信号Ｓを生成する。判定信号Ｓは内部電圧生成回路１１０に供給され、これによって内部電圧生成回路１１０による昇圧動作が制御される。基準電圧生成回路１３０により生成される基準電圧Ｖｒｅｆは単一の電位であっても構わないし、後述するように複数の基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２・・・によって構成されていても構わない。

図２は、電圧検知回路１０の回路図である。

図２に示す電圧検知回路１０は、高位側の電位ＶＰＰが供給される電源配線と低位側の電位ＶＳＳ（通常はグランド電位）が供給される電源配線との間に、この順に直列接続された３つのＮチャンネル型ＭＯＳトランジスタ１１〜１３を備えている。これら３つのトランジスタ１１〜１３は、互いに同じトランジスタサイズを有している。

このうち、２つのトランジスタ１１，１２については、ゲートとドレインが短絡されたいわゆるダイオード接続がされている。残りのトランジスタ１３については、ゲートに基準電圧Ｖｒｅｆ１が供給される。そして、トランジスタ１２とトランジスタ１３の接続点、換言すれば、トランジスタ１２のソースとトランジスタ１３のドレインとの接続点から検出信号Ｖｄｉｆｆが出力される。

検出信号Ｖｄｉｆｆはコンパレータ１４に供給される。コンパレータ１４は、基準電圧Ｖｒｅｆ２と検出信号Ｖｄｉｆｆとを比較し、これに基づいて判定信号Ｓを生成する。判定信号Ｓは、図１に示した内部電圧生成回路１１０に供給され、これによって内部電圧生成回路による昇圧動作が制御される。内部電圧生成回路１１０の回路構成及びその動作については後述する。基準電圧Ｖｒｅｆ１とＶｒｅｆ２については同じ電位であっても構わないし、異なる電位であっても構わない。

図２に示すように、トランジスタ１１〜１３は直列接続されていることから、これらトランジスタには互いに等しい電流が流れる。そして、本実施形態ではトランジスタ１３のゲートに基準電圧Ｖｒｅｆ１が供給されていることから、トランジスタ１３のゲート−ソース間電圧ＶｇｓはＶｒｅｆ１と一致する。

上述の通り、これらトランジスタ１１〜１３のトランジスタサイズは互いに等しいため、流れる電流量が等しければ、ゲート−ソース間電圧Ｖｇｓも互いに等しくなるはずである。そして、トランジスタ１１，１２はダイオード接続されていることから、これらトランジスタのソース−ドレイン間電圧もＶｒｅｆ１と一致することになる。

その結果、トランジスタ１１，１２の接続点（接点ａ１）のレベルは
ＶＰＰ−Ｖｒｅｆ１
で与えられ、トランジスタ１２，１３の接続点（接点ｂ１）のレベル、すなわち、検出信号Ｖｄｉｆｆのレベルは
ＶＰＰ−２×Ｖｒｅｆ１ ・・・（１）
で与えられることになる。

式（１）から明らかなように、検出信号Ｖｄｉｆｆには、内部電圧ＶＰＰの変動がそのまま反映される。つまり、図１３に示した従来の電圧検知回路においては、内部電圧ＶＰＰの変動量に対して検出信号Ｖｄｉｆｆの変動量は１／３に減衰するが、本実施形態による電圧検知回路１０では、内部電圧ＶＰＰの変動量がそのまま検出信号Ｖｄｉｆｆの変動量となる。

しかも、トランジスタ１１〜１３がＮチャンネル型ＭＯＳトランジスタであり、トランジスタ１１，１２のゲートが検知対象である内部電圧ＶＰＰ側に接続されていることから、ゲート−ソース間容量の存在によって内部電圧ＶＰＰの変動が高感度に伝達される。つまり、内部電圧ＶＰＰの変動はトランジスタ１１のゲートに直接的に伝わるとともに、トランジスタ１１のゲート−ソース間容量を介してソースにも伝達される。トランジスタ１２についても同様である。このような容量結合が存在する結果、内部電圧ＶＰＰの変動は高感度に伝達され、検出信号Ｖｄｉｆｆの応答性が高められる。

検出信号Ｖｄｉｆｆの変動は、コンパレータ１４によって基準電圧Ｖｒｅｆ２と比較され、その結果に応じて判定信号Ｓの論理レベルが決まる。このため、コンパレータ１４は、従来よりも高い感度で電圧をモニターすることが可能となる。

コンパレータ１４は、検出信号Ｖｄｉｆｆのレベルが基準電圧Ｖｒｅｆ２よりも高ければ判定信号Ｓをローレベルとし、逆に、検出信号Ｖｄｉｆｆのレベルが基準電圧Ｖｒｅｆ２よりも低ければ判定信号Ｓをハイレベルとする。このようにして生成された判定信号Ｓは、図１に示した内部電圧生成回路１１０にフィードバックされる。

図３（ａ）は内部電圧生成回路１１０の具体的な回路構成の一例を示す図であり、図３（ｂ）はその動作波形図である。

図３（ａ）に示す例による内部電圧生成回路１１０は、電源電圧ＶＤＤの２倍の内部電圧ＶＰＰを生成するための回路であり、ＮチャンネルＭＯＳトランジスタｔ１〜ｔ３と、これらトランジスタの動作を制御する制御回路ｓ１によって構成されている。

トランジスタｔ１は、電源電圧ＶＤＤが供給される電源配線と接点Ｃとの間に接続されており、そのゲートには制御回路ｓ１より制御電圧Ｎ１が供給される。トランジスタｔ２はソースとドレインが短絡されており、キャパシタとして機能する。トランジスタｔ２のゲートは接点Ｃに接続され、ソース／ドレインには制御回路ｓ１より制御電圧Ｂが供給される。トランジスタｔ３は、接点Ｃと出力端との間に接続されており、そのゲートには制御回路ｓ１より制御電圧Ｎ２が供給される。トランジスタｔ１のスレッショルド電圧は２ＶＤＤとＶＤＤの中間電圧に設定され、トランジスタｔ３のスレッショルド電圧はＶＤＤ＋ＶＰＰとＶＤＤの中間電圧に設定されている。

このような構成を有する内部電圧生成回路１１０は、図３（ｂ）に示すように、チャージ動作とポンピング動作を交互に繰り返すことによって、出力である内部電圧ＶＰＰを生成する。

チャージ動作は、制御電圧Ｎ１，Ｂ，Ｎ２をそれぞれ２ＶＤＤ，ＶＳＳ，ＶＤＤとすることにより行う。その結果、トランジスタｔ１はオン、トランジスタｔ３はオフとなることから、トランジスタｔ２の充電が開始され、接点Ｃの電圧は、図３（ｂ）に示すようにＶＤＤにチャージされる。

ポンピング動作は、制御電圧Ｎ１，Ｂ，Ｎ２を、それぞれＶＤＤ，ＶＤＤ，ＶＤＤ＋ＶＰＰとすることにより行う。その結果、トランジスタｔ１はオフ、トランジスタｔ３はオンとなることから、内部電圧生成回路１１０の出力端には、トランジスタｔ２の充電電圧と電圧Ｂの合計電圧２ＶＤＤが出力される。

このような動作を交互に繰り返すことにより、内部電圧生成回路１１０の出力である内部電圧ＶＰＰは、電源電圧ＶＤＤの２倍に昇圧される。しかしながら、生成された内部電圧ＶＰＰは負荷によって変動することから、これを安定させるためには、制御電圧のデューティを変化させる必要がある。このような制御は、判定信号Ｓの論理レベルに基づき、制御回路ｓ１によって行われる。これにより、内部電圧生成回路１１０の出力である内部電圧ＶＰＰが安定化される。

図４（ａ）は内部電圧生成回路１１０の具体的な回路構成の他の例を示す図であり、図４（ｂ）はその動作波形図である。

図４（ａ）に示す例による内部電圧生成回路１１０は、電源電圧ＶＤＤの３倍の内部電圧ＶＰＰを生成するための回路であり、ＮチャンネルＭＯＳトランジスタｔ４〜ｔ１０と、これらトランジスタの動作を制御する制御回路ｓ２によって構成されている。

トランジスタｔ４，ｔ６，ｔ７は、ＶＤＤとＶＳＳ間に直列接続されており、そのゲートには制御回路ｓ２よりそれぞれ制御電圧Ｎ１，Ｐ１，Ｎ２が供給される。トランジスタｔ５はソースとドレインが短絡されており、キャパシタとして機能する。トランジスタｔ５のゲートは接点Ｄに接続され、ソース／ドレインには制御回路ｓ２より制御電圧Ａが供給される。トランジスタｔ８〜ｔ１０は、図３（ａ）に示したトランジスタｔ１〜ｔ３に対応している。

制御回路ｓ２は、図３により説明した制御回路ｓ１と同様にして各電圧Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｐ１，Ａ，Ｂ，Ｃを制御し、内部電圧生成回路１１０の出力端にＶＰＰ＝３ＶＤＤを出力させる。図４に示す例においても、制御回路ｓ２は、判定信号Ｓの論理レベルに基づき各制御電圧のデューティを変化させ、これによって内部電圧ＶＰＰを安定させる。

図３及び図４に示した回路はあくまで内部電圧生成回路１１０の一例であり、これらと異なる回路構成であっても構わない。

以上説明したように、本実施形態によれば、内部電圧ＶＰＰの変動がそのまま検出信号Ｖｄｉｆｆに反映されることから、コンパレータ１４による電圧判定を高感度に行うことが可能となる。その結果、内部電圧生成回路１１０により生成される内部電圧ＶＰＰのレベルをより安定化させることが可能となる。

図５は、変形例による電圧検知回路２０の回路図である。

図５に示す電圧検知回路２０は、図２に示した電圧検知回路１０の代わりに使用可能な回路であり、一対の電源配線間に直列接続された３つのＰチャンネル型ＭＯＳトランジスタ２１〜２３を備えている。これら３つのトランジスタ２１〜２３は、互いに同じトランジスタサイズを有している。

このうち、２つのトランジスタ２２，２３については、ゲートとドレインが短絡されたいわゆるダイオード接続がされている。残りのトランジスタ２１については、ゲートに基準電圧Ｖｒｅｆ１が供給される。そして、トランジスタ２１とトランジスタ２２の接続点、換言すれば、トランジスタ２１のドレインとトランジスタ２２のソースとの接続点から検出信号Ｖｄｉｆｆが出力される。検出信号Ｖｄｉｆｆはコンパレータ２４に供給され、基準電圧Ｖｒｅｆ２との比較が行われる。

図５に示すように、トランジスタ２１〜２３は直列接続されていることから、これらトランジスタには互いに等しい電流が流れる。そして、本実施形態ではトランジスタ２１のゲートに基準電圧Ｖｒｅｆ１が供給されていることから、トランジスタ２１のゲート−ソース間電圧ＶｇｓはＶＰＰ−Ｖｒｅｆ１で与えられる。

上述の通り、これらトランジスタ２１〜２３のトランジスタサイズは互いに等しいため、流れる電流量が等しければ、ゲート−ソース間電圧Ｖｇｓも互いに等しくなるはずである。そして、トランジスタ２２，２３はダイオード接続されていることから、これらトランジスタのソース−ドレイン間電圧もＶＰＰ−Ｖｒｅｆ１で与えられることになる。

その結果、トランジスタ２２，２３の接続点（接点ｂ２）のレベルは
ＶＰＰ−Ｖｒｅｆ１
で与えられ、トランジスタ２１，２２の接続点（接点ａ２）のレベル、すなわち、検出信号Ｖｄｉｆｆのレベルは
２×ＶＰＰ−２×Ｖｒｅｆ１ ・・・（２）
で与えられることになる。

式（２）から明らかなように、検出信号Ｖｄｉｆｆには、内部電圧ＶＰＰの変動が２倍に増幅されて現れていることが分かる。このため、コンパレータ２４は、さらに高い感度で電圧をモニターすることが可能となる。変動の増幅度は、接点ａ２とＶＳＳ電位との間にダイオード接続されるトランジスタの数と一致する。したがって、接点ａ２とＶＳＳ電位との間のトランジスタを１個とすれば増幅度は１倍となり、接点ａ２とＶＳＳ電位との間のトランジスタを３個とすれば増幅度は３倍となる。

このように、検知対象となる電圧（本実施形態では内部電圧ＶＰＰ）が印加される電源配線側にトランジスタのソースを接続する構成とすれば、増幅された検出信号Ｖｄｉｆｆを得ることが可能となる。

次に、本発明の第２の実施形態について説明する。

図６は、本発明の好ましい第２の実施形態による半導体装置の主要部の構成を示すブロック図である。同図において、半導体装置１００と同一の回路要素には同一の符号を付している。

図６に示す半導体装置１０１も、半導体装置１００と同様、外部から供給される電源電圧によって動作する半導体装置である。この半導体装置１０１は、安定化された基準電圧Ｖｒｅｆを生成する基準電圧生成回路１３１と、内部電圧ＶＰＰをモニターする電圧検知回路３０と、ＶＳＳよりも低い内部電圧ＶＢＢを生成する内部電圧生成回路１１１と、内部電圧ＶＢＢによって動作する内部回路１２３とを備えている。

内部電圧ＶＢＢによって動作する内部回路１２３は、マイナス電圧を供給する必要のある回路ブロックである。

電圧検知回路３０は、内部電圧ＶＢＢをモニターすることによって判定信号Ｓを生成する。判定信号Ｓは内部電圧生成回路１１１に供給され、これによって内部電圧生成回路１１１によるＶＢＢ生成動作が制御される。

基準電圧生成回路１３１により生成される基準電圧Ｖｒｅｆは２つの基準電圧Ｖｒｅｆ３，Ｖｒｅｆ４から構成される。

図７は、電圧検知回路３０の回路図である。

図７に示す電圧検知回路３０は、基準電圧生成回路１３１から電位Ｖｒｅｆ３が供給される配線（第２の配線）と電圧ＶＢＢが供給される電源配線（第１の配線）との間に、この順に直列接続された３つのＮチャンネル型ＭＯＳトランジスタ３１（第３のトランジスタ），３２（第２のトランジスタ），３３（第１のトランジスタ）を備えている。これら３つのトランジスタ３１〜３３は、互いに同じトランジスタサイズを有している。

このうち、２つのトランジスタ３１，３２については、ゲートとドレインが短絡されたいわゆるダイオード接続がされている。残りのトランジスタ３３については、ゲートに基準電圧Ｖｒｅｆ４（第１の基準電圧）が供給される。そして、トランジスタ３２とトランジスタ３３の接続点、換言すれば、トランジスタ３２のソースとトランジスタ３３のドレインとの接続点から検出信号Ｖｄｉｆｆが出力される。

検出信号Ｖｄｉｆｆは、コンパレータ３４に供給される。コンパレータ１４は、基準電圧Ｖｒｅｆ４と検出信号Ｖｄｉｆｆとを比較し、これに基づいて判定信号Ｓを生成する。判定信号Ｓは、図６に示した内部電圧生成回路１１１に供給され、これによって内部電圧生成回路１１１によるＶＢＢ生成動作が制御される。

図７に示すように、トランジスタ３１〜３３は直列接続されていることから、これらトランジスタには互いに等しい電流が流れる。そして、本実施形態ではトランジスタ３３のゲートに基準電圧Ｖｒｅｆ４が供給されていることから、トランジスタ３３のゲート−ソース間電圧ＶｇｓはＶｒｅｆ４−ＶＢＢと一致する。

上述の通り、これらトランジスタ３１〜３３のトランジスタサイズは互いに等しいため、流れる電流量が等しければ、ゲート−ソース間電圧Ｖｇｓも互いに等しくなるはずである。そして、トランジスタ３１，３２はダイオード接続されていることから、これらトランジスタのソース−ドレイン間電圧もＶｒｅｆ４−ＶＢＢと一致することになる。

その結果、トランジスタ３１，３２の接続点（接点ａ３）のレベルは
Ｖｒｅｆ３−（Ｖｒｅｆ４−ＶＢＢ）
で与えられ、トランジスタ３２，３３の接続点（接点ｂ３）のレベル、すなわち、検出信号Ｖｄｉｆｆのレベルは
Ｖｒｅｆ３−２×（Ｖｒｅｆ４−ＶＢＢ） ・・・（３）
で与えられることになる。

式（３）から明らかなように、検出信号Ｖｄｉｆｆには、内部電圧ＶＢＢの変動が２倍に増幅されていることが分かる。このため、コンパレータ３４は、さらに高い感度で電圧をモニターすることが可能となる。変動の増幅度は、接点ｂ３とＶｒｅｆ３電位との間にダイオード接続されるトランジスタの数と一致する。したがって、接点ｂ３とＶｒｅｆ３電位との間のトランジスタを１個とすれば増幅度は１倍となり、接点ｂ３とＶｒｅｆ３電位との間のトランジスタを３個とすれば増幅度は３倍となる。

検出信号Ｖｄｉｆｆの変動は、コンパレータ３４によって基準電圧Ｖｒｅｆ４と比較され、その結果に応じて判定信号Ｓの論理レベルが決まる。このため、コンパレータ３４は、従来よりも高い感度で電圧をモニターすることが可能となる。

コンパレータ３４は、検出信号Ｖｄｉｆｆのレベルが基準電圧Ｖｒｅｆ４よりも低ければ判定信号Ｓをローレベルとし、逆に、検出信号Ｖｄｉｆｆのレベルが基準電圧Ｖｒｅｆ２よりも高ければ判定信号Ｓをハイレベルとする。このようにして生成された判定信号Ｓは、図６に示した内部電圧生成回路１１１にフィードバックされる。

以上説明したように、本実施形態によれば、内部電圧ＶＢＢの変動が２倍となって検出信号Ｖｄｉｆｆに反映されることから、コンパレータ３４による電圧判定を高感度に行うことが可能となる。その結果、内部電圧生成回路１１１により生成される内部電圧ＶＰＰのレベルをより安定化させることが可能となる。

図８は、変形例による電圧検知回路４０の回路図である。

図８に示す電圧検知回路４０は、図７に示した電圧検知回路３０の代わりに使用可能な回路であり、電位Ｖｒｅｆ３が供給される配線と電圧ＶＢＢが供給される電源配線との間に直列接続された３つのＰチャンネル型ＭＯＳトランジスタ４１〜４３を備えている。これら３つのトランジスタ４１〜４３は、互いに同じトランジスタサイズを有している。

このうち、２つのトランジスタ４２，４３については、ゲートとドレインが短絡されたいわゆるダイオード接続がされている。残りのトランジスタ４１については、ゲートに基準電圧Ｖｒｅｆ４が供給される。そして、トランジスタ４１とトランジスタ４２の接続点、換言すれば、トランジスタ４１のドレインとトランジスタ４２のソースとの接続点から検出信号Ｖｄｉｆｆが出力される。検出信号Ｖｄｉｆｆはコンパレータ４４に供給され、基準電圧Ｖｒｅｆ４との比較が行われる。

図８に示すように、トランジスタ４１〜４３は直列接続されていることから、これらトランジスタには互いに等しい電流が流れる。そして、本実施形態ではトランジスタ４１のゲートに基準電圧Ｖｒｅｆ４が供給されていることから、トランジスタ４１のゲート−ソース間電圧ＶｇｓはＶｒｅｆ３−Ｖｒｅｆ４で与えられる。

上述の通り、これらトランジスタ４１〜４３のトランジスタサイズは互いに等しいため、流れる電流量が等しければ、ゲート−ソース間電圧Ｖｇｓも互いに等しくなるはずである。そして、トランジスタ４２，４３はダイオード接続されていることから、これらトランジスタのソース−ドレイン間電圧もＶｒｅｆ３−Ｖｒｅｆ４で与えられることになる。

その結果、トランジスタ４２，４３の接続点（接点ｂ４）のレベルは
ＶＢＢ＋Ｖｒｅｆ３−Ｖｒｅｆ４
で与えられ、トランジスタ４１，４２の接続点（接点ａ４）のレベル、すなわち、検出信号Ｖｄｉｆｆのレベルは
ＶＢＢ＋２×（Ｖｒｅｆ３−Ｖｒｅｆ４） ・・・（４）
で与えられることになる。

式（４）から明らかなように、検出信号Ｖｄｉｆｆには、内部電圧ＶＢＢの変動がそのまま反映されていることが分かる。このため、コンパレータ４４は、高い感度で電圧をモニターすることが可能となる。

次に、本発明の第３の実施形態について説明する。

図９は、本発明の好ましい第３の実施形態による内部降圧電源発生回路の回路図である。

図９に示す内部降圧電源発生回路２００は、外部から供給される電源電圧を降圧して電圧Ｖｏｕｔを生成する回路であり、電圧検知回路としての機能も有している。この半導体装置２００は、ＤＲＡＭやフラッシュメモリー等のメモリー系半導体装置やＣＰＵやＤＳＰ等のプロセッサ系半導体装置の内部にも備えられるものである。

ここで、説明のために、まず、本発明の背景技術にかかる内部降圧電源発生回路を２例説明する。その後、半導体装置２００について詳細に説明する。

図１４は、第１の背景技術にかかる内部降圧電源発生回路１０００の回路図である。内部降圧電源発生回路１０００は、コンパレータ１００１、Ｐチャンネル型のＭＯＳトランジスタ１００２、抵抗１００３，１００４を備えており、トランジスタ１００２、抵抗１００３，１００４は、高位側の電位ＶＤＤが供給される電源配線と低位側の電位ＶＳＳが供給される電源配線との間にこの順で直列接続されている。また、コンパレータ１００１の反転入力端子には基準電圧Ｖｒｅｆ５が供給され、同非反転入力端子は抵抗１００３，１００４の接続点と接続されている。電圧Ｖｏｕｔは、トランジスタ１００２と抵抗１００３の接続点から取り出される。

抵抗１００３と抵抗１００４の抵抗値は同一に設定されており、その結果、コンパレータ１００１の非反転入力端子には検出信号Ｖｄｉｆｆ＝（１／２）Ｖｏｕｔが入力される。これにより、コンパレータ１００１は、（１／２）ＶｏｕｔとＶｒｅｆ５とを比較することになる。コンパレータ１００１は、比較結果を反映させた判定信号Ｓを生成してトランジスタ１００２のゲートに出力し、それによってＶｏｕｔを調節する。

ここで、コンパレータ１００１にはＶｏｕｔの半分の値が入力されるため、Ｖｏｕｔの変動量も半分となってしまう。このため、内部降圧電源発生回路１０００では、電圧変動に対するコンパレータ１００１の感度が低く、内部電圧を十分に安定化させることが困難であった。

図１５は、第２の背景技術にかかる内部降圧電源発生回路１０１０の回路図である。内部降圧電源発生回路１０１０は、内部降圧電源発生回路１０００の抵抗１００３，１００４に代えて、Ｎチャンネル型のＭＯＳトランジスタ１０１３，１０１４を備えている。トランジスタ１０１３，１０１４は、いずれもダイオード接続されている。また、コンパレータ１００１の非反転入力端子はトランジスタ１０１３，１０１４の接続点と接続されている。電圧Ｖｏｕｔは、トランジスタ１００２とトランジスタ１０１３の接続点から取り出される。

トランジスタ１０１３とトランジスタ１０１４のトランジスタサイズは同一に設定されており、その結果、コンパレータ１００１の非反転入力端子には検出信号Ｖｄｉｆｆ＝（１／２）Ｖｏｕｔが入力される。したがって、内部降圧電源発生回路１０１０も内部降圧電源発生回路１０００と同様に、電圧変動に対するコンパレータ１００１の感度が低く、内部電圧を十分に安定化させることが困難であった。

さて、ここから本実施形態にかかる半導体装置２００について説明する。図９に示すように、内部降圧電源発生回路２００は、コンパレータ２０１、Ｐチャンネル型のＭＯＳトランジスタ２０２（第３のトランジスタ）、Ｎチャンネル型のＭＯＳトランジスタ２０３（第２のトランジスタ），２０４（第１のトランジスタ）を備えており、トランジスタ２０２，２０３，２０４は、高位側の電位ＶＤＤが供給される電源配線（第２の配線）と低位側の電位ＶＳＳが供給される電源配線（第１の配線）との間にこの順で直列接続されている。また、トランジスタ２０３はダイオード接続されている。さらに、コンパレータ２０１の反転入力端子には基準電圧Ｖｒｅｆ５が供給され、同非反転入力端子はトランジスタ２０３，２０４の接続点と接続されている。また、基準電圧Ｖｒｅｆ５は、トランジスタ２０４のゲートにも供給される。電圧Ｖｏｕｔは、トランジスタ２０２とトランジスタ２０３の接続点から取り出される。さらに、トランジスタ２０３，２０４は、互いに同じトランジスタサイズを有している。

この場合、トランジスタ２０４のゲート−ソース間電圧ＶｇｓはＶｒｅｆ５となる。上述の通り、トランジスタ２０３，２０４のトランジスタサイズは互いに等しいため、流れる電流量が等しければ、ゲート−ソース間電圧Ｖｇｓも互いに等しくなるはずである。そして、トランジスタ２０３はダイオード接続されていることから、トランジスタ２０３のソース−ドレイン間電圧もＶｒｅｆ５で与えられることになる。

その結果、トランジスタ２０３，２０４の接続点（接点ｃ１）のレベル、すなわち、コンパレータ２０１の非反転入力端子に入力される検出信号Ｖｄｉｆｆのレベルは
Ｖｏｕｔ−Ｖｒｅｆ５ ・・・（５）
で与えられることになる。

式（５）から明らかなように、検出信号Ｖｄｉｆｆには、電圧Ｖｏｕｔの変動がそのまま反映される。つまり、図１４や図１５に示した内部降圧電源発生回路においては、電圧Ｖｏｕｔの変動量に対してコンパレータ３１の非反転入力端子に入力される信号の変動量は１／２に減衰するが、本実施形態による内部降圧電源発生回路２００では、電圧Ｖｏｕｔの変動量がそのままコンパレータ２０１の非反転入力端子への入力に反映される。

検出信号Ｖｄｉｆｆの変動は、コンパレータ２０１によって基準電圧Ｖｒｅｆ５と比較され、その結果に応じてコンパレータ２０１の出力信号の論理レベルが決まる。このため、コンパレータ２０１は、従来よりも高い感度で電圧をモニターすることが可能となる。

コンパレータ２０１は、検出信号Ｖｄｉｆｆのレベルが基準電圧Ｖｒｅｆ２よりも高ければ判定信号Ｓをローレベルとし、逆に、検出信号Ｖｄｉｆｆのレベルが基準電圧Ｖｒｅｆ２よりも低ければ判定信号Ｓをハイレベルとする。このようにして生成された判定信号Ｓによってトランジスタ２０２のオンオフが制御されることにより、コンパレータ２０１の判定結果が電圧Ｖｏｕｔにフィードバックされる。

以上説明したように、本実施形態によれば、内部電圧Ｖｏｕｔの変動がそのまま検出信号Ｖｄｉｆｆに反映されることから、コンパレータ２０１による電圧判定を高感度に行うことが可能となる。その結果、内部降圧電源発生回路２００により生成される電圧Ｖｏｕｔのレベルをより安定化させることが可能となる。

なお、図９に示す内部降圧電源発生回路２００では、コンパレータ２０１とトランジスタ２０４に同じ基準電圧Ｖｒｅｆ５を供給しているが、図１０に示すように、互いに異なる基準電圧を供給しても構わない。

図１０に示す例では、コンパレータ２０１に基準電圧Ｖｒｅｆ６が供給され、トランジスタ２０４に基準電圧Ｖｒｅｆ７が供給されている。この場合、電圧ＶｏｕｔはＶｒｅｆ６＋Ｖｒｅｆ７に調整される。基準電圧Ｖｒｅｆ６とＶｒｅｆ７との関係については特に限定されないが、Ｖｒｅｆ７をＶｒｅｆ６より高電位に設定することが好ましい。これによれば、トランジスタ２０４のゲート−ソース間電圧Ｖｇｓ＝Ｖｒｅｆ７を十分に確保することが可能となり、低電圧下での動作を安定させることが可能となる。

図１１は、変形例による内部降圧電源発生回路の回路図である。

図１１に示す内部降圧電源発生回路２１０は、図９に示した内部降圧電源発生回路２００の代わりに使用可能な回路であり、Ｎチャンネル型ＭＯＳトランジスタ２０３，２０４に代えてＰチャンネル型ＭＯＳトランジスタ２１３，２１４を備えている。

内部降圧電源発生回路２１０においては、トランジスタ２０２（第３のトランジスタ），２１３（第１のトランジスタ），２１４（第２のトランジスタ）は、高位側の電位ＶＤＤが供給される電源配線（第１の配線）と低位側の電位ＶＳＳが供給される電源配線（第２の配線）との間にこの順で直列接続されている。また、トランジスタ２１４はダイオード接続されている。さらに、コンパレータ２０１の反転入力端子には基準電圧Ｖｒｅｆ５が供給され、同非反転入力端子はトランジスタ２１３，２１４の接続点と接続されている。また、基準電圧Ｖｒｅｆ５は、トランジスタ２１３のゲートにも供給される。電圧Ｖｏｕｔは、トランジスタ２０２とトランジスタ２１３の接続点から取り出される。さらに、トランジスタ２１３，２１４は、互いに同じトランジスタサイズを有している。

この場合、トランジスタ２０４のゲート−ソース間電圧ＶｇｓはＶｏｕｔ−Ｖｒｅｆ５となる。上述の通り、トランジスタ２１３，２１４のトランジスタサイズは互いに等しいため、流れる電流量が等しければ、ゲート−ソース間電圧Ｖｇｓも互いに等しくなるはずである。そして、トランジスタ２１４はダイオード接続されていることから、トランジスタ２１４のソース−ドレイン間電圧もＶｏｕｔ−Ｖｒｅｆ５で与えられることになる。

その結果、トランジスタ２１３，２１４の接続点（接点ｃ２）のレベル、すなわち、コンパレータ２０１の非反転入力端子に入力される検出信号Ｖｄｉｆｆのレベルは
Ｖｏｕｔ−Ｖｒｅｆ５ ・・・（６）
で与えられることになる。

式（６）から明らかなように、本変形例によっても、検出信号Ｖｄｉｆｆには、電圧Ｖｏｕｔの変動がそのまま反映される。したがって、コンパレータ２０１による電圧判定を高感度に行うことが可能となる。その結果、内部降圧電源発生回路２１０により生成される電圧Ｖｏｕｔのレベルをより安定化させることが可能となる。

なお、図１１に示す内部降圧電源発生回路２１０では、コンパレータ２０１とトランジスタ２１４に同じ基準電圧Ｖｒｅｆ５を供給しているが、図１２に示すように、互いに異なる基準電圧を供給しても構わない。

図１２に示す例では、コンパレータ２０１に基準電圧Ｖｒｅｆ６が供給され、トランジスタ２１４に基準電圧Ｖｒｅｆ７が供給されている。この場合、電圧ＶｏｕｔはＶｒｅｆ６＋Ｖｒｅｆ７に調整される。基準電圧Ｖｒｅｆ６とＶｒｅｆ７との関係については特に限定されないが、Ｖｒｅｆ７をＶｒｅｆ６より低電位に設定することが好ましい。これによれば、トランジスタ２１４のゲート−ソース間電圧Ｖｇｓ＝Ｖｒｅｆ７を十分に確保することが可能となり、低電圧下での動作を安定させることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

本発明の実施形態１にかかる半導体装置の主要部の構成を示すブロック図である。 本発明の実施形態１にかかる電圧検知回路の回路図である。 （ａ）は、本発明の実施形態１にかかる内部電圧生成回路の具体的な回路構成の一例を示す図である。（ｂ）は、その動作波形図である。 （ａ）は、本発明の実施形態１にかかる内部電圧生成回路の具体的な回路構成の他の一例を示す図である。（ｂ）は、その動作波形図である。 本発明の実施形態１の変形例にかかる電圧検知回路の回路図である。 本発明の実施形態２にかかる半導体装置の主要部の構成を示すブロック図である。 本発明の実施形態２にかかる電圧検知回路の回路図である。 本発明の実施形態２の変形例にかかる電圧検知回路の回路図である。 本発明の実施形態３にかかる内部降圧電源発生回路の回路図である。 本発明の実施形態３の変形例にかかる内部降圧電源発生回路の回路図である。 本発明の実施形態３の他の変形例にかかる内部降圧電源発生回路の回路図である。 本発明の実施形態３のさらに他の変形例にかかる内部降圧電源発生回路の回路図である。 本発明の背景技術にかかる電圧検知回路の回路図である。 本発明の背景技術にかかる内部降圧電源発生回路の回路図である。 本発明の背景技術にかかる内部降圧電源発生回路の回路図である。

符号の説明

１０，２０，３０，４０ 電圧検知回路
１１，１２，１３，３１，３２，３３，２０３，２０４ Ｎチャンネル型ＭＯＳトランジスタ
１４，２４，３４，４４，２０１ コンパレータ
２１，２２，２３，４１，４２，４３，２０２，２１３，２１４ Ｐチャンネル型ＭＯＳトランジスタ
１００，１０１ 半導体装置
１１０，１１１ 内部電圧生成回路
１２１，１２２，１２３ 内部回路
１３０，１３１ 基準電圧生成回路
２００，２１０ 内部降圧電源発生回路

Claims (4)

1. 第１及び第２の配線間の電圧を検知する電圧検知回路であって、前記第１及び第２の配線間に直列接続された少なくとも第１及び第２のトランジスタを備え、
   前記第１のトランジスタのゲートに第１の基準電圧が供給され、前記第２のトランジスタのゲートとドレインが短絡され、前記第１のトランジスタのドレインと前記第２のトランジスタのソースの接続点から検出信号が出力され、
   前記検出信号と第２の基準電圧とを比較するコンパレータをさらに備え、
   前記第２の配線と前記第２のトランジスタとの間に接続された第３のトランジスタをさらに備え、前記第３のトランジスタのゲートに前記コンパレータの出力が供給され、
   前記第１及び第２のトランジスタがＮチャンネル型ＭＯＳトランジスタであり、前記第１の基準電圧が前記第２の基準電圧よりも高電位であることを特徴とする電圧検知回路。
2. 前記第１のトランジスタのソースが前記第１の配線に接続され、前記第１の配線に印加される電位は前記第２の配線に印加される電位よりも低いことを特徴とする請求項１に記載の電圧検知回路。
3. 第１及び第２の配線間の電圧を検知する電圧検知回路であって、前記第１及び第２の配線間に直列接続された少なくとも第１及び第２のトランジスタを備え、
   前記第１のトランジスタのゲートに第１の基準電圧が供給され、前記第２のトランジスタのゲートとドレインが短絡され、前記第１のトランジスタのドレインと前記第２のトランジスタのソースの接続点から検出信号が出力され、
   前記検出信号と第２の基準電圧とを比較するコンパレータをさらに備え、
   前記第１の配線と前記第１のトランジスタとの間に接続された第３のトランジスタをさらに備え、前記第３のトランジスタのゲートに前記コンパレータの出力が供給され、
   前記第１及び第２のトランジスタがＰチャンネル型ＭＯＳトランジスタであり、前記第１の基準電圧が前記第２の基準電圧よりも低電位であることを特徴とする電圧検知回路。
4. 前記第１のトランジスタと前記第２のトランジスタが同じサイズであることを特徴とする請求項１乃至３のいずれか一項に記載の電圧検知回路。

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