JPH03209695A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH03209695A JPH03209695A JP2005506A JP550690A JPH03209695A JP H03209695 A JPH03209695 A JP H03209695A JP 2005506 A JP2005506 A JP 2005506A JP 550690 A JP550690 A JP 550690A JP H03209695 A JPH03209695 A JP H03209695A
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- 230000003068 static effect Effects 0.000 description 4
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- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路装置に関し、電源供給回路、特に電
圧制御回路を内蔵する集積回路装置に関する。
圧制御回路を内蔵する集積回路装置に関する。
従来、この種の集積回路装置は、スタティックメモリの
ように、本来低電圧で動作する回路を、標準的な電源電
圧、例えば5Vで使うため、−例を第4図に示すような
電圧制御回路を内蔵していた。
ように、本来低電圧で動作する回路を、標準的な電源電
圧、例えば5Vで使うため、−例を第4図に示すような
電圧制御回路を内蔵していた。
メモリデバイス等、集積回路装置の高集積度化の進展と
共に、構成回路素子の動作電圧は、益々低下する方向に
あり、従って、この種の電圧制御回路を内蔵するものが
多用される傾向にある。
共に、構成回路素子の動作電圧は、益々低下する方向に
あり、従って、この種の電圧制御回路を内蔵するものが
多用される傾向にある。
電圧制御回路とは、外部から供給される電源電圧を、集
積回路を構成しているトランジスタ等の回路素子に対し
、鰻適な動作電圧を与えるよう調整するとともに、安定
化するための回路である。
積回路を構成しているトランジスタ等の回路素子に対し
、鰻適な動作電圧を与えるよう調整するとともに、安定
化するための回路である。
第4図を参照すると、従来のこの種の電圧制御回路は、
外部電源端子1と、基準電圧発生回路2と、カレントミ
ラー回路を負荷とした能動負荷形差動増幅器3と、出力
用PチャンネルMOSトランジスタQ51と、電圧制御
された電源を内部の各回路素子に供給する内部電源バス
6とから構成されていた。
外部電源端子1と、基準電圧発生回路2と、カレントミ
ラー回路を負荷とした能動負荷形差動増幅器3と、出力
用PチャンネルMOSトランジスタQ51と、電圧制御
された電源を内部の各回路素子に供給する内部電源バス
6とから構成されていた。
第4図において、基準電圧発生回路2は、接地側にダイ
オード接続された複数個のMOSトランジスタQ22.
Q23〜Q2nを直列接続して基準電圧源とし、これと
、外部電源端子1との間に、定電流源として動作するM
OSトランジスタQ21が接続されている周知のもので
ある。両者の接続点N1は、周知のカレントミラー回路
を負荷とする能動負荷形差動増幅器3に接続されている
。
オード接続された複数個のMOSトランジスタQ22.
Q23〜Q2nを直列接続して基準電圧源とし、これと
、外部電源端子1との間に、定電流源として動作するM
OSトランジスタQ21が接続されている周知のもので
ある。両者の接続点N1は、周知のカレントミラー回路
を負荷とする能動負荷形差動増幅器3に接続されている
。
能動負荷形差動増幅器3は、NチャンネルMOSトラン
ジスタQ31.Q32からなる差動増幅器の一方のQ3
2のドレイン電流を、PチャンネルMOSトランジスタ
Q34.Q35からなるカレントミラー回路の入力電流
とし、そのカレントミラー回路の出力電流と、差動増幅
器の他の一方のQ31のトレイン電流とを共通の負荷で
あるQ51のゲートに供給する。また、Q33は、差動
増幅器のソース抵抗を能動定電流源としたものである。
ジスタQ31.Q32からなる差動増幅器の一方のQ3
2のドレイン電流を、PチャンネルMOSトランジスタ
Q34.Q35からなるカレントミラー回路の入力電流
とし、そのカレントミラー回路の出力電流と、差動増幅
器の他の一方のQ31のトレイン電流とを共通の負荷で
あるQ51のゲートに供給する。また、Q33は、差動
増幅器のソース抵抗を能動定電流源としたものである。
特長としては、高利得、出力電圧の任意設定、集積回路
への適用性等があげられるものであった。
への適用性等があげられるものであった。
次に、出力用PチャンネルMOSトランジスタQ51は
、ソースが外部電源端子1に、ドレインが内部電源バス
6にそれぞれ接続され、周知のシリーズレギュレータ回
路となっている。ゲートには、前述の通り、能動負荷形
差動増幅器3のQ31のドレイン出力電圧が加えられる
ので、この電圧によりドレイン側、すなはち、内部電源
バス6の電圧VCC+を制御することになる。また、こ
のVColは、能動負荷形差動増幅器3の他の一方のQ
32のゲートに加えられている。従って、出力電圧vc
c lは、Q31のゲートに加えられている基準電圧v
N1と比較され、これと同電圧となるよう、全体として
制御されることになるものであった。
、ソースが外部電源端子1に、ドレインが内部電源バス
6にそれぞれ接続され、周知のシリーズレギュレータ回
路となっている。ゲートには、前述の通り、能動負荷形
差動増幅器3のQ31のドレイン出力電圧が加えられる
ので、この電圧によりドレイン側、すなはち、内部電源
バス6の電圧VCC+を制御することになる。また、こ
のVColは、能動負荷形差動増幅器3の他の一方のQ
32のゲートに加えられている。従って、出力電圧vc
c lは、Q31のゲートに加えられている基準電圧v
N1と比較され、これと同電圧となるよう、全体として
制御されることになるものであった。
上述した従来の集積回路装置では、内蔵されている電圧
制御回路の主要構成要素である差動増幅器の動作原理か
ら必要とする定電流として、常に数mA程度の動作電流
が流れる。このため、本来殆ど電流を消費しないメモリ
デバイス等のデータ保持電流を増大させていた。このこ
とは、特に低データ保持電流を特徴とするスタティック
メモリのようなデバイスに用いるには、不適当であり大
きな欠点であった。
制御回路の主要構成要素である差動増幅器の動作原理か
ら必要とする定電流として、常に数mA程度の動作電流
が流れる。このため、本来殆ど電流を消費しないメモリ
デバイス等のデータ保持電流を増大させていた。このこ
とは、特に低データ保持電流を特徴とするスタティック
メモリのようなデバイスに用いるには、不適当であり大
きな欠点であった。
また、−mにメモリデバイス等は、これを制御する中央
処理装置(CPU)からのチップ選択信号(C3)によ
り、動作状態と待機状態とを切替える機能を備えている
。この待機状態のとき、電圧制御回路が、前述の理由の
ように、差動増幅器の動作電流として数mAの電流を消
費し、待機時の電流を増大するという欠点もあった。
処理装置(CPU)からのチップ選択信号(C3)によ
り、動作状態と待機状態とを切替える機能を備えている
。この待機状態のとき、電圧制御回路が、前述の理由の
ように、差動増幅器の動作電流として数mAの電流を消
費し、待機時の電流を増大するという欠点もあった。
本発明の集積回路装置は、集積回路とその集積回路に電
源を供給する電源供給回路とを有する積回路装置におい
て、前記電源供給回路が、前記集積回路構成素子に電源
を供給する第一の電源バスと、 外部供給電圧を、所要の電圧に調整し前記電源バスに供
給する電圧制御手段と、 前記外部供給電圧が予め定められた電圧しきい値以下に
なったときこれを検出する電圧検出手段と、 前記電圧検出手段の検出結果に応じて、前記電圧制御手
段を外部電源から切離すと共に、前記外部電源から前記
電源バスに直接電源を供給するよう切替える切替手段を
備えるものである。
源を供給する電源供給回路とを有する積回路装置におい
て、前記電源供給回路が、前記集積回路構成素子に電源
を供給する第一の電源バスと、 外部供給電圧を、所要の電圧に調整し前記電源バスに供
給する電圧制御手段と、 前記外部供給電圧が予め定められた電圧しきい値以下に
なったときこれを検出する電圧検出手段と、 前記電圧検出手段の検出結果に応じて、前記電圧制御手
段を外部電源から切離すと共に、前記外部電源から前記
電源バスに直接電源を供給するよう切替える切替手段を
備えるものである。
次に、本発明について図面を参照して説明する。
第1図は、本発明の第1の実施例の回路図である。第1
図において、基準電圧発生回路2は、従来の技術のとこ
ろで説明したものと同様に、接地側にダイオード接続さ
れた複数個のMOS)ランジスタQ22.Q23〜Q2
nを直列接続して基準電圧源とし、これと、外部電源端
子1との間に、定電流源として動作するMOS)ランジ
スタQ21が接続されている周知のものである。両者の
接続点N1は、カレントミラー回路を負荷とする能動負
荷形差動増幅器3と、PチャンネルMOSトランジスタ
Q41及びNチャンネルMOSトランジスタQ42とか
ら構成される電圧検出回路4にそれぞれ接続されている
。
図において、基準電圧発生回路2は、従来の技術のとこ
ろで説明したものと同様に、接地側にダイオード接続さ
れた複数個のMOS)ランジスタQ22.Q23〜Q2
nを直列接続して基準電圧源とし、これと、外部電源端
子1との間に、定電流源として動作するMOS)ランジ
スタQ21が接続されている周知のものである。両者の
接続点N1は、カレントミラー回路を負荷とする能動負
荷形差動増幅器3と、PチャンネルMOSトランジスタ
Q41及びNチャンネルMOSトランジスタQ42とか
ら構成される電圧検出回路4にそれぞれ接続されている
。
電圧検出回路4のMOS)ランジスタQ41゜Q42の
ゲート及びドレインは共通接続され、Q41のソースは
外部電源端子1に、Q42のソースは接地されている。
ゲート及びドレインは共通接続され、Q41のソースは
外部電源端子1に、Q42のソースは接地されている。
ここでQ41等PチャンネルMOSトランジスタのの設
計上のしきい値電圧V丁は、−0,7Vとする。また、
Q411)ゲートノチャンネル幅は、Q42のそれに比
し、非常に大きく、例えば100倍程度とする。その出
力端子N2は、能動負荷形差動増幅器3のソース測定電
流源であるNチャンネルMOS)ランジスタQ33のゲ
ートと、スイッチ回路5のPチャンネルMOSトランジ
スタQ52及びQ53のゲートに接続されている。
計上のしきい値電圧V丁は、−0,7Vとする。また、
Q411)ゲートノチャンネル幅は、Q42のそれに比
し、非常に大きく、例えば100倍程度とする。その出
力端子N2は、能動負荷形差動増幅器3のソース測定電
流源であるNチャンネルMOS)ランジスタQ33のゲ
ートと、スイッチ回路5のPチャンネルMOSトランジ
スタQ52及びQ53のゲートに接続されている。
スイッチ回路5は、ソースが外部電源端子1に接続され
ているPチャンネルMOS)−ランジスタQ51.Q5
2.Q53で構成され、Q51のゲートには能動負荷形
差動増幅器3の出力が接続されている。また、Q51.
Q53のドレインは、内部電源バス6に接続されている
。
ているPチャンネルMOS)−ランジスタQ51.Q5
2.Q53で構成され、Q51のゲートには能動負荷形
差動増幅器3の出力が接続されている。また、Q51.
Q53のドレインは、内部電源バス6に接続されている
。
次に本実施例の動作について説明する。
第1図において、外部電源端子1の電圧V。CEの最小
値、すなはち本集積回路装置の最小動作電圧は+4.5
V 、集積回路装置の内部電源バス6の電圧vcc I
は+3.3vの設計とする。
値、すなはち本集積回路装置の最小動作電圧は+4.5
V 、集積回路装置の内部電源バス6の電圧vcc I
は+3.3vの設計とする。
まず、VCCEが+4.5V以上の場合について説明す
る。
る。
基準電圧発生回路1のノードN1は基準電圧出力であり
、その電圧はVCCEが+4.5V以上のときは+ 3
.3Vである。ノードN1の出力は、能動負荷形差動増
幅器3の基準電圧入力端子であるQ31のゲートにに加
えられる。能動負荷形差動増幅器3は、従来の技術の項
で説明したものとほぼ同様のものである。すなはち、N
チャンネルMOS)ランジスタQ31.Q32からなる
差動増幅器の一方のQ32のドレイン電流を、Pチャン
ネルMOSトランジスタQ34.Q35からなるカレン
トミラー回路の入力電流とし、そのカレントミラ回路の
出力電流と、差動増幅器の他の一方のQ31のトレイン
電流とを共通の負荷であるQ51のゲートに供給する。
、その電圧はVCCEが+4.5V以上のときは+ 3
.3Vである。ノードN1の出力は、能動負荷形差動増
幅器3の基準電圧入力端子であるQ31のゲートにに加
えられる。能動負荷形差動増幅器3は、従来の技術の項
で説明したものとほぼ同様のものである。すなはち、N
チャンネルMOS)ランジスタQ31.Q32からなる
差動増幅器の一方のQ32のドレイン電流を、Pチャン
ネルMOSトランジスタQ34.Q35からなるカレン
トミラー回路の入力電流とし、そのカレントミラ回路の
出力電流と、差動増幅器の他の一方のQ31のトレイン
電流とを共通の負荷であるQ51のゲートに供給する。
また、Q31.Q32のソース側のQ33は、差動増幅
器のソース抵抗を能動定電流源としたものである。ただ
し、Q3Bのゲートは、前述のように、電圧検出回路4
の出力端子であるノードN2に接続されており、この信
号によりオンオフされる。
器のソース抵抗を能動定電流源としたものである。ただ
し、Q3Bのゲートは、前述のように、電圧検出回路4
の出力端子であるノードN2に接続されており、この信
号によりオンオフされる。
出力用PチャンネルMOSトランジスタQ51は、ソー
スが外部電源端子1に、ドレインが内部電源バス6にそ
れぞれ接続されている。ゲートには、前述の通り、能動
負荷形差動増幅器3のQ31のドレイン出力電圧が加え
られるので、この電圧によりドレイン側、すなはち内部
電源バス6の電圧VCCIを制御することになる。また
、このVCCIは、能動負荷形差動増幅器の他の一方の
Q32のゲートに加えられている。従って、Q31のゲ
ートに加えられている基準電圧■8.の3.3vと比較
され、同電圧となるよう、全体として制御されることに
なる。
スが外部電源端子1に、ドレインが内部電源バス6にそ
れぞれ接続されている。ゲートには、前述の通り、能動
負荷形差動増幅器3のQ31のドレイン出力電圧が加え
られるので、この電圧によりドレイン側、すなはち内部
電源バス6の電圧VCCIを制御することになる。また
、このVCCIは、能動負荷形差動増幅器の他の一方の
Q32のゲートに加えられている。従って、Q31のゲ
ートに加えられている基準電圧■8.の3.3vと比較
され、同電圧となるよう、全体として制御されることに
なる。
ノードN1の電圧VNIは、また、電圧検出回路4を構
成しているQ41.Q42のゲートに入力される。この
とき、外部電源電圧VCCEと、Q41のしきい値電圧
VTと、N1における電圧vNlとが次式の関係を満た
していれば、Q41はオンとなる。
成しているQ41.Q42のゲートに入力される。この
とき、外部電源電圧VCCEと、Q41のしきい値電圧
VTと、N1における電圧vNlとが次式の関係を満た
していれば、Q41はオンとなる。
VCCE V7 ≧vN1
、’、 VCC4≧VNI + l Vt l・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・1前述ノ通す、VNI = 3jV、l Vt
l =0.7Vであるので、VCCEが4v以上であれ
ばQ41はオンとなる。
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・1前述ノ通す、VNI = 3jV、l Vt
l =0.7Vであるので、VCCEが4v以上であれ
ばQ41はオンとなる。
ここでは、VCCBは+4,5v以上としているので、
Q41は当然オンとなる。
Q41は当然オンとなる。
また、NチャンネルMOSトランジスタであるQ42は
、そのしきい値電圧以上のゲート電圧であれば、オンと
なる。この場合も、一般的な値である0、7vを採用す
ると、ゲート電圧はVNI = 34Vであるから、充
分Q42のしきい値電圧を越えるのでオンとなる。
、そのしきい値電圧以上のゲート電圧であれば、オンと
なる。この場合も、一般的な値である0、7vを採用す
ると、ゲート電圧はVNI = 34Vであるから、充
分Q42のしきい値電圧を越えるのでオンとなる。
従って、電圧検出回路4のMOS)ランジスタQ41.
Q42の両方共、オンの状態となる。ところで、周知の
ように、MOSトランシタの飽和領域のドレイン電流は
、ゲートのチャンネル幅に比例する。またトレイン抵抗
は、ゲートのチャンネル幅に反比例する。故に、Q41
とQ42両方のドレイン側、すなはち電圧検出回路4の
出力端子であるノードN2における電圧は、両者のドレ
イン飽和電流の比、あるいは抵抗の比で決まる。
Q42の両方共、オンの状態となる。ところで、周知の
ように、MOSトランシタの飽和領域のドレイン電流は
、ゲートのチャンネル幅に比例する。またトレイン抵抗
は、ゲートのチャンネル幅に反比例する。故に、Q41
とQ42両方のドレイン側、すなはち電圧検出回路4の
出力端子であるノードN2における電圧は、両者のドレ
イン飽和電流の比、あるいは抵抗の比で決まる。
前述のように、Q41のゲートのチャンネル幅は、Q4
2のそれに比し非常に大きいので、この場合は、Q42
による影響を無視出き、殆ど、Q41のみにより決まっ
て、はぼ、vccε、すなけち約+4.5vとなる。こ
れが、電圧検出回路4のハイレベル出力である。
2のそれに比し非常に大きいので、この場合は、Q42
による影響を無視出き、殆ど、Q41のみにより決まっ
て、はぼ、vccε、すなけち約+4.5vとなる。こ
れが、電圧検出回路4のハイレベル出力である。
ノードN2の、すなはち、電圧検出回路4の出力は、ま
ず、能動形差動増幅器3のソース測定電流源であるNチ
ャンネルMOSトランジスタQ33のゲートに加えられ
て、これをオンにし、能動負荷形差動増幅器3を動作状
態にする。同時に、スイッチ回路5のPチャンネルMO
8)ランジスタQ52及びQ53のゲートにも加えられ
ているので、これらをオフにする。Q52のドレインは
、出力用PチャンネルMOSトランジスタQ51のゲー
トに接続されており、Q52がオフのときは、Q51の
電圧制御動作は影響を受けないので、内部電源バス6の
電圧vcc lが正規の+3.3■に保たれる。
ず、能動形差動増幅器3のソース測定電流源であるNチ
ャンネルMOSトランジスタQ33のゲートに加えられ
て、これをオンにし、能動負荷形差動増幅器3を動作状
態にする。同時に、スイッチ回路5のPチャンネルMO
8)ランジスタQ52及びQ53のゲートにも加えられ
ているので、これらをオフにする。Q52のドレインは
、出力用PチャンネルMOSトランジスタQ51のゲー
トに接続されており、Q52がオフのときは、Q51の
電圧制御動作は影響を受けないので、内部電源バス6の
電圧vcc lが正規の+3.3■に保たれる。
次に、外部電源電圧V。CEが低下して+4v以下とな
った場合について説明する。
った場合について説明する。
まず、VCCEが+3.3v以上の場合は、基準電圧発
生回路2の出力電圧、すなはち、ノードN1の電圧は、
+3jVに保たれる。一方、電圧検出回路4のPチャン
ネルMOSトランジスタQ41は、オンとなるための1
式の条件、VCCE≧VNI + l VTが成立しな
くなるのでオフとなる。また、NチャンネルMOSトラ
ンジスタQ42は、依然としてオンのままであるので、
ノードN2の電圧は接地電位、すなはちOvとなる。こ
れが、電圧検出回路4のロウレベル出力である。この結
果、まず、能動負荷形差動増幅器3は、ソース定電流源
Q33がオフとなるので不動作状態となり電流が流れな
くなる。同時に、スイッチ回路5のQ52がオンとなる
ので、出力PチャンネルMOSトランジスタQ51のゲ
ートにはvcctが印加され、ソース電圧と同じになる
のでオフとなる。さらに、スイッチ回路5のQ53も、
同時にオンとなり、外部電源電圧■。o6が、Q53を
経由して内部電源バス6に印加されることになる。従っ
て、内部電源バス6の電圧vcc lは、はぼ、vcc
tと同電圧に保たれて変化することになる。
生回路2の出力電圧、すなはち、ノードN1の電圧は、
+3jVに保たれる。一方、電圧検出回路4のPチャン
ネルMOSトランジスタQ41は、オンとなるための1
式の条件、VCCE≧VNI + l VTが成立しな
くなるのでオフとなる。また、NチャンネルMOSトラ
ンジスタQ42は、依然としてオンのままであるので、
ノードN2の電圧は接地電位、すなはちOvとなる。こ
れが、電圧検出回路4のロウレベル出力である。この結
果、まず、能動負荷形差動増幅器3は、ソース定電流源
Q33がオフとなるので不動作状態となり電流が流れな
くなる。同時に、スイッチ回路5のQ52がオンとなる
ので、出力PチャンネルMOSトランジスタQ51のゲ
ートにはvcctが印加され、ソース電圧と同じになる
のでオフとなる。さらに、スイッチ回路5のQ53も、
同時にオンとなり、外部電源電圧■。o6が、Q53を
経由して内部電源バス6に印加されることになる。従っ
て、内部電源バス6の電圧vcc lは、はぼ、vcc
tと同電圧に保たれて変化することになる。
さらに、外部電源電圧VCCEが低下して+3.3v以
下となると、基準電圧発生回路2の定電流源であるトラ
ンジスタQ21のソース・ドレイン間の電圧が逆極性と
なり電流が流れなくなるので、この回路の電流消費も零
となる。このとき、能動負荷形差動増幅器3は、依然と
して不動作の状態、すなはち、電流消費は零である。こ
れは、本実施例の集積回路装置の主用途であるスタティ
ックメモリ素子の典型的なデータ保持電圧である2〜3
Vのときの状況であり、従って、集積回路装置全体の電
流消費が極めて少ないことが理解されよう。
下となると、基準電圧発生回路2の定電流源であるトラ
ンジスタQ21のソース・ドレイン間の電圧が逆極性と
なり電流が流れなくなるので、この回路の電流消費も零
となる。このとき、能動負荷形差動増幅器3は、依然と
して不動作の状態、すなはち、電流消費は零である。こ
れは、本実施例の集積回路装置の主用途であるスタティ
ックメモリ素子の典型的なデータ保持電圧である2〜3
Vのときの状況であり、従って、集積回路装置全体の電
流消費が極めて少ないことが理解されよう。
また、本実施例の構成要素である、基準電圧発生回路、
能動負荷形差動増幅器等の増幅回路、電圧検出回路、ス
イッチ回路等については、種々の変形が考えられるが、
本発明の主旨を逸脱しない限り、適用できることは勿論
である。
能動負荷形差動増幅器等の増幅回路、電圧検出回路、ス
イッチ回路等については、種々の変形が考えられるが、
本発明の主旨を逸脱しない限り、適用できることは勿論
である。
次に、本発明の第2の実施例について説明する。
第2図は、本発明の第2の実施例の回路図である。第2
図において、外部電源端子1、基準電圧発生回路2、能
動負荷形差動増幅器3、及びスイッチ回路5は細部を除
き、第1図の第1の実施例と殆ど同様である。従って、
ここでは、第1の実施例と異なる部分について、重点的
に説明することにして重複を省くことにする。
図において、外部電源端子1、基準電圧発生回路2、能
動負荷形差動増幅器3、及びスイッチ回路5は細部を除
き、第1図の第1の実施例と殆ど同様である。従って、
ここでは、第1の実施例と異なる部分について、重点的
に説明することにして重複を省くことにする。
第2図を参照すると、能動負荷形差動増幅器3の動作不
動作の制御は、本実施例の集積回路装置と組合され、こ
れを制御する中央処理装置(CPU)からのチップ選択
信号(CS)により実行される。ただし第2図では、C
PUの表示は省かれている。ここで、C8は、複数個の
メモリデバイスを同時に使用してアドレス容量を増す場
合に必要となるもので、それぞれのメモリデバイスの動
作状態と待機状態とを切替える機能を備えている。本実
施例では、C8は、プラス数Vのハイ及び接地電位であ
るロウのパイレベル信号とする。
動作の制御は、本実施例の集積回路装置と組合され、こ
れを制御する中央処理装置(CPU)からのチップ選択
信号(CS)により実行される。ただし第2図では、C
PUの表示は省かれている。ここで、C8は、複数個の
メモリデバイスを同時に使用してアドレス容量を増す場
合に必要となるもので、それぞれのメモリデバイスの動
作状態と待機状態とを切替える機能を備えている。本実
施例では、C8は、プラス数Vのハイ及び接地電位であ
るロウのパイレベル信号とする。
すなはち、C8が、ハイレベルのときは、動作状態を、
ロウレベルのときは、待機状態をそれぞれ選択するもの
とする。
ロウレベルのときは、待機状態をそれぞれ選択するもの
とする。
次に、電圧検出回路4は、第1の実施例と大きく異なる
部分である。PチャンネルMO3)ランジスタQ41及
びNチャンネルMO3)ランジスタQ42からなる電圧
検出の部分は、第1の実施例と同じであるが、これに、
PチャンネルMOSトランジスタQ43とNチャンネル
MO3)ランジスタQ44とからなる相補形インバータ
回路41、さらに、C45,C46からなる相補形イン
バータ回路42が続いている。なお、インバータ回路4
2は、内部電源バス6から電源を得ている。
部分である。PチャンネルMO3)ランジスタQ41及
びNチャンネルMO3)ランジスタQ42からなる電圧
検出の部分は、第1の実施例と同じであるが、これに、
PチャンネルMOSトランジスタQ43とNチャンネル
MO3)ランジスタQ44とからなる相補形インバータ
回路41、さらに、C45,C46からなる相補形イン
バータ回路42が続いている。なお、インバータ回路4
2は、内部電源バス6から電源を得ている。
スイッチ回路5は、前述のように、第1の実施例と殆ど
同様であるが、出力トランジスタQ51のゲート制御ト
ランジスタQ52のゲートには、前述のC8が印加され
ること、及び、電圧低下時のバイパス用トランジスタQ
53のゲートには、C45,C46からなるインバータ
回路の出力が印加されていること、さらに、C51のゲ
ートのチャンネル幅は、C53のそれに比し、非常に大
きく、例えば100倍程度となっていることなどが異な
る。
同様であるが、出力トランジスタQ51のゲート制御ト
ランジスタQ52のゲートには、前述のC8が印加され
ること、及び、電圧低下時のバイパス用トランジスタQ
53のゲートには、C45,C46からなるインバータ
回路の出力が印加されていること、さらに、C51のゲ
ートのチャンネル幅は、C53のそれに比し、非常に大
きく、例えば100倍程度となっていることなどが異な
る。
次に、本実施例の動作について説明する。
第2図において、まず、外部電源端子1における電圧V
CCεは、最小動作電圧である+4.5v以上とする。
CCεは、最小動作電圧である+4.5v以上とする。
また、チップ選択信号C8は、ハイレベル、すなはち、
動作状態を選択しているものとする。さらに、内部電源
バス6の設計値は第1の実施例と同様+3.3vとする
。
動作状態を選択しているものとする。さらに、内部電源
バス6の設計値は第1の実施例と同様+3.3vとする
。
従って、基準電圧発生回路2の出力電圧は、ノドN1に
おいて+3.3vであり、能動負荷形差動増幅器3と、
電圧検出回路4にそれぞれ印加される。
おいて+3.3vであり、能動負荷形差動増幅器3と、
電圧検出回路4にそれぞれ印加される。
能動負荷形差動増幅器3は、ハイレベルC8を受けて、
ソース測定電流源トランジスタQ33がオンとなってい
るので動作状態となっている。同時に、スイッチ回路5
のC52はオフとなっているので、出力トランジスタQ
51は、能動負荷形差動増幅器3による電圧制御動作を
行ない、内部電源電圧VCCIを+3.3vに保つ。
ソース測定電流源トランジスタQ33がオンとなってい
るので動作状態となっている。同時に、スイッチ回路5
のC52はオフとなっているので、出力トランジスタQ
51は、能動負荷形差動増幅器3による電圧制御動作を
行ない、内部電源電圧VCCIを+3.3vに保つ。
この場合、電圧検出回路4のノードN2の出力信号は、
ハイレベルであり、従って、インバータ回路41の出力
端子であるノードN3の出力信号はロウレベル、インバ
ータ回路42の出力端子であるノードN4の出力信号は
ハイレベルとなる。
ハイレベルであり、従って、インバータ回路41の出力
端子であるノードN3の出力信号はロウレベル、インバ
ータ回路42の出力端子であるノードN4の出力信号は
ハイレベルとなる。
しかし、前述のように、インバータ回路42は内部電源
バスに接続されているので、ノードN4のハイレベル信
号は、はぼ、VCCI、すなはち、+3.3■である。
バスに接続されているので、ノードN4のハイレベル信
号は、はぼ、VCCI、すなはち、+3.3■である。
このノードN4のハイレベル信号は、スイッチ回路5の
PチャンネルMO3)ランジスタQ53のゲートに加え
られる。この結果、Q53は、等価的に、ゲートとドレ
インとが短絡されダイオード接続されたことになるので
、飽和領域動作となる。故に、Q5BはV。CIlニー
VCCIがしきい値電圧vT以上の場合、オンの状態と
なる。Q53のソース電圧は、前提により、VCC4、
すなはち、H,5V以上であるので、Q53はオンの状
態を維持する。従って、この場合は、電圧制御出力トラ
ンジスタQ51と、Q53との両方共導通状態となる。
PチャンネルMO3)ランジスタQ53のゲートに加え
られる。この結果、Q53は、等価的に、ゲートとドレ
インとが短絡されダイオード接続されたことになるので
、飽和領域動作となる。故に、Q5BはV。CIlニー
VCCIがしきい値電圧vT以上の場合、オンの状態と
なる。Q53のソース電圧は、前提により、VCC4、
すなはち、H,5V以上であるので、Q53はオンの状
態を維持する。従って、この場合は、電圧制御出力トラ
ンジスタQ51と、Q53との両方共導通状態となる。
しかし、前述の様に、Q51のゲートのチャンネル幅は
、Q53のそれよりもはるかに大きいので、第1の実施
例のところで説明した電圧検出回路4のQ41とQ42
との関係のように、Q53の動作は殆ど影響しないので
、内部電源バス6の電圧は、Q51の動作により決まる
。
、Q53のそれよりもはるかに大きいので、第1の実施
例のところで説明した電圧検出回路4のQ41とQ42
との関係のように、Q53の動作は殆ど影響しないので
、内部電源バス6の電圧は、Q51の動作により決まる
。
次に、チップ選択信号C8がロウレベル、すなはち、待
機状態になった場合について説明する。
機状態になった場合について説明する。
外部電源電圧VCCEは+4.5V以上と変らないもの
とする。
とする。
この場合も、基準電圧発生回路2の出力電圧は、ノード
N1において、+3jVであり、能動負荷形差動増幅器
3と、電圧検出回路4にそれぞれ印加される。
N1において、+3jVであり、能動負荷形差動増幅器
3と、電圧検出回路4にそれぞれ印加される。
能動負荷形差動増幅器3は、ロウレベルC8を受けて、
ソース測定電流源トランジスタQ33がオフとなるので
不動作状態となり、電流が流れなくなる。同時に、スイ
ッチ回路5のQ52はオンとなるので、出力トランジス
タQ51はゲートにVCCEが印加されるのでオフとな
る。
ソース測定電流源トランジスタQ33がオフとなるので
不動作状態となり、電流が流れなくなる。同時に、スイ
ッチ回路5のQ52はオンとなるので、出力トランジス
タQ51はゲートにVCCEが印加されるのでオフとな
る。
また、電圧検出回路4の動作は、前述のハイレベルC8
の場合と全く同様であり、従って、インバータ回路42
の出力端子であるノードN4の出力信号はハイレベルと
なる。この結果、Q53は、等価的にゲートとドレイン
とが短絡されダイオード接続されたことになるので、飽
和領域動作となり、オンの状態を維持する。故に、外部
電源電圧VCeEが、Q53を経由して内部電源バス6
に印加されることになる。 従って、内部電源バス6の
電圧V。ctは、はぼ、VcctlV↑1に保たれて変
化することになる。
の場合と全く同様であり、従って、インバータ回路42
の出力端子であるノードN4の出力信号はハイレベルと
なる。この結果、Q53は、等価的にゲートとドレイン
とが短絡されダイオード接続されたことになるので、飽
和領域動作となり、オンの状態を維持する。故に、外部
電源電圧VCeEが、Q53を経由して内部電源バス6
に印加されることになる。 従って、内部電源バス6の
電圧V。ctは、はぼ、VcctlV↑1に保たれて変
化することになる。
従って、この待機状態では、能動負荷形差動増幅器の電
流が遮断されるので、集積回路としての消費電流が極め
て小さくなる。
流が遮断されるので、集積回路としての消費電流が極め
て小さくなる。
次に、チップ選択信号C8がロウのまま、外部電源電圧
VCCEが低下した場合について説明する。
VCCEが低下した場合について説明する。
第1の実施例で説明したように、まず、VCCEが+3
.3V以上の場合は、基準電圧発生口、路2の出力電圧
、すなはち、ノードN1の電圧は、+3jVに保たれる
。前述のように、この場合は、電圧検出回路4のノード
N2の力信号はロウレベルとなり、従って、インバータ
回路41の出力端子であるノードN3の出力信号はハイ
レベル、インバータ回路42の出力端子であるノードN
4の出力信号はロウレベル、すなはち、接地電位となる
。従ってスイッチ回路5のQ53は、ゲート電圧の方が
、ソース電圧よりも負に高電位となるのでオンの状態と
なり、はぼ、外部電源電圧VCCEが内部電源バス6に
加えられることになる。 さらに、外部電源電圧V。o
6が低下して+3.3v以下となる場合も第1の実施例
と同様であるので、説明を省略する。
.3V以上の場合は、基準電圧発生口、路2の出力電圧
、すなはち、ノードN1の電圧は、+3jVに保たれる
。前述のように、この場合は、電圧検出回路4のノード
N2の力信号はロウレベルとなり、従って、インバータ
回路41の出力端子であるノードN3の出力信号はハイ
レベル、インバータ回路42の出力端子であるノードN
4の出力信号はロウレベル、すなはち、接地電位となる
。従ってスイッチ回路5のQ53は、ゲート電圧の方が
、ソース電圧よりも負に高電位となるのでオンの状態と
なり、はぼ、外部電源電圧VCCEが内部電源バス6に
加えられることになる。 さらに、外部電源電圧V。o
6が低下して+3.3v以下となる場合も第1の実施例
と同様であるので、説明を省略する。
この第2の実施例においては、適用する集積回路装置の
典型例として、スタティックメモリデバイスをあげる。
典型例として、スタティックメモリデバイスをあげる。
この場合、内部電源バス6を分割して、その一方をメモ
リセルアレイ専用とし、バイパストランジスタQ53よ
り電源供給するようにし、他の一方をその他の回路用と
して、電圧制御出力トランジスタQ51より電源供給す
るようにすることも出きる。この利点は、待機時の消費
電流は、殆どメモリセルアレイのデータ保持用のみとな
るので、−層消費電力が低減比きることである。さらに
、メモリセルアレイに内部電源電圧でなく、より高電圧
の外部電源電圧を印加することにより、データの保持信
頼性を一層増大させるという利点がある。
リセルアレイ専用とし、バイパストランジスタQ53よ
り電源供給するようにし、他の一方をその他の回路用と
して、電圧制御出力トランジスタQ51より電源供給す
るようにすることも出きる。この利点は、待機時の消費
電流は、殆どメモリセルアレイのデータ保持用のみとな
るので、−層消費電力が低減比きることである。さらに
、メモリセルアレイに内部電源電圧でなく、より高電圧
の外部電源電圧を印加することにより、データの保持信
頼性を一層増大させるという利点がある。
次に、本発明の第3の実施例について説明する。
第3図は、本発明の第3の実施例の回路図である。第3
図において、外部電源端子1、基準電圧発生回路2及び
内部電源バス6は細部を除き、第1及び第2の実施例と
殆ど同様である。また、電圧検出回路4は、第2の実施
例と殆ど同様である。従って、ここでは、第1及び第2
の実施例と異なる部分について、重点的に説明すること
にして、重複を省くことにする。
図において、外部電源端子1、基準電圧発生回路2及び
内部電源バス6は細部を除き、第1及び第2の実施例と
殆ど同様である。また、電圧検出回路4は、第2の実施
例と殆ど同様である。従って、ここでは、第1及び第2
の実施例と異なる部分について、重点的に説明すること
にして、重複を省くことにする。
この第3の実施例では、第1及び第2の実施例における
能動負荷形差動増幅器の代りに、直列接続された複数の
ダイオードD71〜D7nから構成された電圧降下回路
7を用いている。
能動負荷形差動増幅器の代りに、直列接続された複数の
ダイオードD71〜D7nから構成された電圧降下回路
7を用いている。
また、スイッチ回路5は、PチャンネルMOSトランジ
スタQ53のみから構成される。
スタQ53のみから構成される。
次に、本実施例の動作について説明する。
第3図において、まず、外部電源端子1における電圧V
CCEは、最小動作電圧である+4.5V以上とする。
CCEは、最小動作電圧である+4.5V以上とする。
さらに、基準電圧発生回路2の出力電圧はノードN1に
おいて、+3.3Vであるとし、電圧検出回路4に印加
される。従って、電圧検出回路4の出力端子であるノー
ドN4の出力は、ハイレベル、すなはち、はぼ内部電源
電圧VCCIとなっており、PチャンネルMOS)ラン
シタQ53のゲトにに加えられ、これをオンの状態に維
持する。
おいて、+3.3Vであるとし、電圧検出回路4に印加
される。従って、電圧検出回路4の出力端子であるノー
ドN4の出力は、ハイレベル、すなはち、はぼ内部電源
電圧VCCIとなっており、PチャンネルMOS)ラン
シタQ53のゲトにに加えられ、これをオンの状態に維
持する。
次に、外部電源電圧VCCEが低下した場合について説
明する。 第1及び第2の実施例で説明したように、ま
ず、VCCBが+3,3V以上の場合は、電圧検出回路
4のインバータ回路42の出力端子であるノードN4の
出力信号はロウレベルとなる。従って、スイッチ回路5
のQ53はオンの状態を継続し、外部電源電圧VCCE
が内部電源バス6に加えられることになる。
明する。 第1及び第2の実施例で説明したように、ま
ず、VCCBが+3,3V以上の場合は、電圧検出回路
4のインバータ回路42の出力端子であるノードN4の
出力信号はロウレベルとなる。従って、スイッチ回路5
のQ53はオンの状態を継続し、外部電源電圧VCCE
が内部電源バス6に加えられることになる。
さらに、外部電源電圧VCCEが低下して+3.3v以
下となる場合も、第1及び第2の実施例と同様であるの
で説明を省略する。
下となる場合も、第1及び第2の実施例と同様であるの
で説明を省略する。
前述のように、内部電源バス6には、電源が外部電源端
子1から電圧降下回路7を経由して供給される。然して
、内部電源電圧vcc Iは、外部電源電圧VCCEよ
り電圧降下回路7の電圧降下分だけ低下した値となる。
子1から電圧降下回路7を経由して供給される。然して
、内部電源電圧vcc Iは、外部電源電圧VCCEよ
り電圧降下回路7の電圧降下分だけ低下した値となる。
この電圧降下の値は、電圧降下回路7のダイオードの直
列個数、及びPN接合面積等で決る電流供給能力等によ
り自由に設定比きる。
列個数、及びPN接合面積等で決る電流供給能力等によ
り自由に設定比きる。
基準電圧発生回路2の動作電流は、電圧検出回路4、及
び第1及び第2の実施例における能動負荷形差動増幅器
の入力容量等の負荷容量に関係する。この理由は、外部
電源電圧V。CEの変動に対する基準電圧出力vN1の
追従特性が、これらの容量と基準電圧発生回路2の出力
抵抗とで決まる時定数に依存し、この出力抵抗は、基準
電圧発生回路2の動作電流が大きいほど小さくなるので
、適切な追従特性を得るには、負荷容量が大きいほど、
動作電流を大きくする必要があるからである。
び第1及び第2の実施例における能動負荷形差動増幅器
の入力容量等の負荷容量に関係する。この理由は、外部
電源電圧V。CEの変動に対する基準電圧出力vN1の
追従特性が、これらの容量と基準電圧発生回路2の出力
抵抗とで決まる時定数に依存し、この出力抵抗は、基準
電圧発生回路2の動作電流が大きいほど小さくなるので
、適切な追従特性を得るには、負荷容量が大きいほど、
動作電流を大きくする必要があるからである。
この第3の実施例では、これまでの説明から明かなよう
に、基準電圧発生回路2の負荷は、電圧検出回路4のみ
である。このため、比較的に重負荷である能動負荷形差
動増幅器を考慮しなくてもよいので、動作電流を小さく
設計比きるという利点がある。従って、集積回路装置全
体として、−層消費電流を小さく出きるという利点があ
る。
に、基準電圧発生回路2の負荷は、電圧検出回路4のみ
である。このため、比較的に重負荷である能動負荷形差
動増幅器を考慮しなくてもよいので、動作電流を小さく
設計比きるという利点がある。従って、集積回路装置全
体として、−層消費電流を小さく出きるという利点があ
る。
以上説明したように本発明によれば、外部から供給され
る電源電圧の低下を検出し、予め設定されたしきい値以
下となったとき、内部電源バスの電圧を制御する電圧制
御回路を不動作にすると共に、外部電源端子から直接内
部電源バスに電流を供給するよう切替えることにより、
外部電圧がデータ保持電圧以下に低下した場合に、消費
電流を著しく低減する、スタティックメモリ等の集積回
路装置を提供比きる効果がある。
る電源電圧の低下を検出し、予め設定されたしきい値以
下となったとき、内部電源バスの電圧を制御する電圧制
御回路を不動作にすると共に、外部電源端子から直接内
部電源バスに電流を供給するよう切替えることにより、
外部電圧がデータ保持電圧以下に低下した場合に、消費
電流を著しく低減する、スタティックメモリ等の集積回
路装置を提供比きる効果がある。
第1図、第2図、第3図は本発明の第1.第2、第3の
実施例をそれぞれ示す回路図、第4図は従来の集積回路
装置に内蔵された電圧制御回路の一例を示す回路図であ
る。 1・・・外部電源端子、2・・・基準電圧発生回路、3
・・・能動負荷形差動増幅器、4・・・電圧検出回路、
5・・・スイッチ回路、6・・・内部電源バス、7・・
・電圧降下回路、41.42・・・インバータ回路。
実施例をそれぞれ示す回路図、第4図は従来の集積回路
装置に内蔵された電圧制御回路の一例を示す回路図であ
る。 1・・・外部電源端子、2・・・基準電圧発生回路、3
・・・能動負荷形差動増幅器、4・・・電圧検出回路、
5・・・スイッチ回路、6・・・内部電源バス、7・・
・電圧降下回路、41.42・・・インバータ回路。
Claims (1)
- 【特許請求の範囲】 1、集積回路とその集積回路に電源を供給する電源供給
回路とを有する積回路装置において、前記電源供給回路
が、 前記集積回路構成素子に電源を供給する第一の電源バス
と、 外部供給電圧を、所要の電圧に調整し前記電源バスに供
給する電圧制御手段と、 前記外部供給電圧が予め定められた電圧しきい値以下に
なったときこれを検出する電圧検出手段と、 前記電圧検出手段の検出結果に応じて、前記電圧制御手
段を外部電源から切離すと共に、前記外部電源から前記
電源バスに直接電源を供給するよう切替える切替手段を
備えることを特徴とする集積回路装置。 2、前記外部供給電圧が前記電圧しきい値以上では、前
記電圧制御手段を動作状態にし、以下では不動作状態に
することを特徴とする請求項1記載の集積回路装置。 3、集積回路の動作状態または待機状態を選択する信号
により、前記電圧制御手段を動作状態または不動作状態
に制御することを特徴とする請求項1記載の集積回路装
置。 4、請求項1、2または3記載の集積回路装置において
、前記集積回路がメモリ回路及びその制御回路を有し、
外部電源が常時供給される第二の電源バスが前記メモリ
回路に接続され、前記第一の電源バスが前記制御回路に
接続されることを特徴とする集積回路装置。 5、前記電圧制御回路が少なくとも一個のダイオードか
ら構成されることを特徴とする請求項1記載の集積回路
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005506A JPH03209695A (ja) | 1990-01-12 | 1990-01-12 | 集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005506A JPH03209695A (ja) | 1990-01-12 | 1990-01-12 | 集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03209695A true JPH03209695A (ja) | 1991-09-12 |
Family
ID=11613086
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005506A Pending JPH03209695A (ja) | 1990-01-12 | 1990-01-12 | 集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03209695A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04212786A (ja) * | 1990-02-08 | 1992-08-04 | Toshiba Corp | 半導体集積回路 |
JPH05109288A (ja) * | 1991-10-18 | 1993-04-30 | Nec Corp | 半導体集積回路 |
JPH06236686A (ja) * | 1993-01-22 | 1994-08-23 | Nec Corp | 半導体装置 |
JP2007317203A (ja) * | 2006-05-26 | 2007-12-06 | Samsung Electro-Mechanics Co Ltd | 供給電圧変換装置 |
JP2009110175A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | 電圧検知回路及びこれを備える半導体装置 |
JP2010067343A (ja) * | 2009-12-21 | 2010-03-25 | Renesas Technology Corp | 半導体集積回路 |
-
1990
- 1990-01-12 JP JP2005506A patent/JPH03209695A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04212786A (ja) * | 1990-02-08 | 1992-08-04 | Toshiba Corp | 半導体集積回路 |
JPH05109288A (ja) * | 1991-10-18 | 1993-04-30 | Nec Corp | 半導体集積回路 |
JPH06236686A (ja) * | 1993-01-22 | 1994-08-23 | Nec Corp | 半導体装置 |
JP2007317203A (ja) * | 2006-05-26 | 2007-12-06 | Samsung Electro-Mechanics Co Ltd | 供給電圧変換装置 |
JP4562750B2 (ja) * | 2006-05-26 | 2010-10-13 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | 供給電圧変換装置 |
US7939883B2 (en) | 2006-05-26 | 2011-05-10 | Samsung Electro-Mechanics Co., Ltd. | Voltage regulating apparatus having a reduced current consumption and settling time |
JP2009110175A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | 電圧検知回路及びこれを備える半導体装置 |
JP2010067343A (ja) * | 2009-12-21 | 2010-03-25 | Renesas Technology Corp | 半導体集積回路 |
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