JPH03209695A

JPH03209695A - 集積回路装置

Info

Publication number: JPH03209695A
Application number: JP2005506A
Authority: JP
Inventors: Isao Sasaki; 佐々木　勇男
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-01-12
Filing date: 1990-01-12
Publication date: 1991-09-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、集積回路装置に関し、電源供給回路、特に電
圧制御回路を内蔵する集積回路装置に関する。

〔従来の技術〕

従来、この種の集積回路装置は、スタティックメモリの
ように、本来低電圧で動作する回路を、標準的な電源電
圧、例えば５Ｖで使うため、−例を第４図に示すような
電圧制御回路を内蔵していた。

メモリデバイス等、集積回路装置の高集積度化の進展と
共に、構成回路素子の動作電圧は、益々低下する方向に
あり、従って、この種の電圧制御回路を内蔵するものが
多用される傾向にある。

電圧制御回路とは、外部から供給される電源電圧を、集
積回路を構成しているトランジスタ等の回路素子に対し
、鰻適な動作電圧を与えるよう調整するとともに、安定
化するための回路である。

第４図を参照すると、従来のこの種の電圧制御回路は、
外部電源端子１と、基準電圧発生回路２と、カレントミ
ラー回路を負荷とした能動負荷形差動増幅器３と、出力
用ＰチャンネルＭＯＳトランジスタＱ５１と、電圧制御
された電源を内部の各回路素子に供給する内部電源バス
６とから構成されていた。

第４図において、基準電圧発生回路２は、接地側にダイ
オード接続された複数個のＭＯＳトランジスタＱ２２．
Ｑ２３〜Ｑ２ｎを直列接続して基準電圧源とし、これと
、外部電源端子１との間に、定電流源として動作するＭ
ＯＳトランジスタＱ２１が接続されている周知のもので
ある。両者の接続点Ｎ１は、周知のカレントミラー回路
を負荷とする能動負荷形差動増幅器３に接続されている
。

能動負荷形差動増幅器３は、ＮチャンネルＭＯＳトラン
ジスタＱ３１．Ｑ３２からなる差動増幅器の一方のＱ３
２のドレイン電流を、ＰチャンネルＭＯＳトランジスタ
Ｑ３４．Ｑ３５からなるカレントミラー回路の入力電流
とし、そのカレントミラー回路の出力電流と、差動増幅
器の他の一方のＱ３１のトレイン電流とを共通の負荷で
あるＱ５１のゲートに供給する。また、Ｑ３３は、差動
増幅器のソース抵抗を能動定電流源としたものである。

特長としては、高利得、出力電圧の任意設定、集積回路
への適用性等があげられるものであった。

次に、出力用ＰチャンネルＭＯＳトランジスタＱ５１は
、ソースが外部電源端子１に、ドレインが内部電源バス
６にそれぞれ接続され、周知のシリーズレギュレータ回
路となっている。ゲートには、前述の通り、能動負荷形
差動増幅器３のＱ３１のドレイン出力電圧が加えられる
ので、この電圧によりドレイン側、すなはち、内部電源
バス６の電圧ＶＣＣ＋を制御することになる。また、こ
のＶＣｏｌは、能動負荷形差動増幅器３の他の一方のＱ
３２のゲートに加えられている。従って、出力電圧ｖｃ
ｃ　ｌは、Ｑ３１のゲートに加えられている基準電圧ｖ
Ｎ１と比較され、これと同電圧となるよう、全体として
制御されることになるものであった。

〔発明が解決しようとする課題〕

上述した従来の集積回路装置では、内蔵されている電圧
制御回路の主要構成要素である差動増幅器の動作原理か
ら必要とする定電流として、常に数ｍＡ程度の動作電流
が流れる。このため、本来殆ど電流を消費しないメモリ
デバイス等のデータ保持電流を増大させていた。このこ
とは、特に低データ保持電流を特徴とするスタティック
メモリのようなデバイスに用いるには、不適当であり大
きな欠点であった。

また、−ｍにメモリデバイス等は、これを制御する中央
処理装置（ＣＰＵ）からのチップ選択信号（Ｃ３）によ
り、動作状態と待機状態とを切替える機能を備えている
。この待機状態のとき、電圧制御回路が、前述の理由の
ように、差動増幅器の動作電流として数ｍＡの電流を消
費し、待機時の電流を増大するという欠点もあった。

〔課題を解決するための手段〕

本発明の集積回路装置は、集積回路とその集積回路に電
源を供給する電源供給回路とを有する積回路装置におい
て、前記電源供給回路が、前記集積回路構成素子に電源
を供給する第一の電源バスと、外部供給電圧を、所要の電圧に調整し前記電源バスに供
給する電圧制御手段と、前記外部供給電圧が予め定められた電圧しきい値以下に
なったときこれを検出する電圧検出手段と、前記電圧検出手段の検出結果に応じて、前記電圧制御手
段を外部電源から切離すと共に、前記外部電源から前記
電源バスに直接電源を供給するよう切替える切替手段を
備えるものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の第１の実施例の回路図である。第１
図において、基準電圧発生回路２は、従来の技術のとこ
ろで説明したものと同様に、接地側にダイオード接続さ
れた複数個のＭＯＳ）ランジスタＱ２２．Ｑ２３〜Ｑ２
ｎを直列接続して基準電圧源とし、これと、外部電源端
子１との間に、定電流源として動作するＭＯＳ）ランジ
スタＱ２１が接続されている周知のものである。両者の
接続点Ｎ１は、カレントミラー回路を負荷とする能動負
荷形差動増幅器３と、ＰチャンネルＭＯＳトランジスタ
Ｑ４１及びＮチャンネルＭＯＳトランジスタＱ４２とか
ら構成される電圧検出回路４にそれぞれ接続されている
。

電圧検出回路４のＭＯＳ）ランジスタＱ４１゜Ｑ４２の
ゲート及びドレインは共通接続され、Ｑ４１のソースは
外部電源端子１に、Ｑ４２のソースは接地されている。

ここでＱ４１等ＰチャンネルＭＯＳトランジスタのの設
計上のしきい値電圧Ｖ丁は、−０，７Ｖとする。また、
Ｑ４１１）ゲートノチャンネル幅は、Ｑ４２のそれに比
し、非常に大きく、例えば１００倍程度とする。その出
力端子Ｎ２は、能動負荷形差動増幅器３のソース測定電
流源であるＮチャンネルＭＯＳ）ランジスタＱ３３のゲ
ートと、スイッチ回路５のＰチャンネルＭＯＳトランジ
スタＱ５２及びＱ５３のゲートに接続されている。

スイッチ回路５は、ソースが外部電源端子１に接続され
ているＰチャンネルＭＯＳ）−ランジスタＱ５１．Ｑ５
２．Ｑ５３で構成され、Ｑ５１のゲートには能動負荷形
差動増幅器３の出力が接続されている。また、Ｑ５１．
Ｑ５３のドレインは、内部電源バス６に接続されている
。

次に本実施例の動作について説明する。

第１図において、外部電源端子１の電圧Ｖ。ＣＥの最小
値、すなはち本集積回路装置の最小動作電圧は＋４．５
Ｖ　、集積回路装置の内部電源バス６の電圧ｖｃｃ　Ｉ
は＋３．３ｖの設計とする。

まず、ＶＣＣＥが＋４．５Ｖ以上の場合について説明す
る。

基準電圧発生回路１のノードＮ１は基準電圧出力であり
、その電圧はＶＣＣＥが＋４．５Ｖ以上のときは＋　３
．３Ｖである。ノードＮ１の出力は、能動負荷形差動増
幅器３の基準電圧入力端子であるＱ３１のゲートにに加
えられる。能動負荷形差動増幅器３は、従来の技術の項
で説明したものとほぼ同様のものである。すなはち、Ｎ
チャンネルＭＯＳ）ランジスタＱ３１．Ｑ３２からなる
差動増幅器の一方のＱ３２のドレイン電流を、Ｐチャン
ネルＭＯＳトランジスタＱ３４．Ｑ３５からなるカレン
トミラー回路の入力電流とし、そのカレントミラ回路の
出力電流と、差動増幅器の他の一方のＱ３１のトレイン
電流とを共通の負荷であるＱ５１のゲートに供給する。

また、Ｑ３１．Ｑ３２のソース側のＱ３３は、差動増幅
器のソース抵抗を能動定電流源としたものである。ただ
し、Ｑ３Ｂのゲートは、前述のように、電圧検出回路４
の出力端子であるノードＮ２に接続されており、この信
号によりオンオフされる。

出力用ＰチャンネルＭＯＳトランジスタＱ５１は、ソー
スが外部電源端子１に、ドレインが内部電源バス６にそ
れぞれ接続されている。ゲートには、前述の通り、能動
負荷形差動増幅器３のＱ３１のドレイン出力電圧が加え
られるので、この電圧によりドレイン側、すなはち内部
電源バス６の電圧ＶＣＣＩを制御することになる。また
、このＶＣＣＩは、能動負荷形差動増幅器の他の一方の
Ｑ３２のゲートに加えられている。従って、Ｑ３１のゲ
ートに加えられている基準電圧■８．の３．３ｖと比較
され、同電圧となるよう、全体として制御されることに
なる。

ノードＮ１の電圧ＶＮＩは、また、電圧検出回路４を構
成しているＱ４１．Ｑ４２のゲートに入力される。この
とき、外部電源電圧ＶＣＣＥと、Ｑ４１のしきい値電圧
ＶＴと、Ｎ１における電圧ｖＮｌとが次式の関係を満た
していれば、Ｑ４１はオンとなる。

ＶＣＣＥ　　　Ｖ７　　≧ｖＮ１、’、　ＶＣＣ４≧ＶＮＩ　＋　ｌ　Ｖｔ　ｌ・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・１前述ノ通す、ＶＮＩ　＝　３ｊＶ、ｌ　Ｖｔ
ｌ　＝０．７Ｖであるので、ＶＣＣＥが４ｖ以上であれ
ばＱ４１はオンとなる。

ここでは、ＶＣＣＢは＋４，５ｖ以上としているので、
Ｑ４１は当然オンとなる。

また、ＮチャンネルＭＯＳトランジスタであるＱ４２は
、そのしきい値電圧以上のゲート電圧であれば、オンと
なる。この場合も、一般的な値である０、７ｖを採用す
ると、ゲート電圧はＶＮＩ　＝　３４Ｖであるから、充
分Ｑ４２のしきい値電圧を越えるのでオンとなる。

従って、電圧検出回路４のＭＯＳ）ランジスタＱ４１．
Ｑ４２の両方共、オンの状態となる。ところで、周知の
ように、ＭＯＳトランシタの飽和領域のドレイン電流は
、ゲートのチャンネル幅に比例する。またトレイン抵抗
は、ゲートのチャンネル幅に反比例する。故に、Ｑ４１
とＱ４２両方のドレイン側、すなはち電圧検出回路４の
出力端子であるノードＮ２における電圧は、両者のドレ
イン飽和電流の比、あるいは抵抗の比で決まる。

前述のように、Ｑ４１のゲートのチャンネル幅は、Ｑ４
２のそれに比し非常に大きいので、この場合は、Ｑ４２
による影響を無視出き、殆ど、Ｑ４１のみにより決まっ
て、はぼ、ｖｃｃε、すなけち約＋４．５ｖとなる。こ
れが、電圧検出回路４のハイレベル出力である。

ノードＮ２の、すなはち、電圧検出回路４の出力は、ま
ず、能動形差動増幅器３のソース測定電流源であるＮチ
ャンネルＭＯＳトランジスタＱ３３のゲートに加えられ
て、これをオンにし、能動負荷形差動増幅器３を動作状
態にする。同時に、スイッチ回路５のＰチャンネルＭＯ
８）ランジスタＱ５２及びＱ５３のゲートにも加えられ
ているので、これらをオフにする。Ｑ５２のドレインは
、出力用ＰチャンネルＭＯＳトランジスタＱ５１のゲー
トに接続されており、Ｑ５２がオフのときは、Ｑ５１の
電圧制御動作は影響を受けないので、内部電源バス６の
電圧ｖｃｃ　ｌが正規の＋３．３■に保たれる。

次に、外部電源電圧Ｖ。ＣＥが低下して＋４ｖ以下とな
った場合について説明する。

まず、ＶＣＣＥが＋３．３ｖ以上の場合は、基準電圧発
生回路２の出力電圧、すなはち、ノードＮ１の電圧は、
＋３ｊＶに保たれる。一方、電圧検出回路４のＰチャン
ネルＭＯＳトランジスタＱ４１は、オンとなるための１
式の条件、ＶＣＣＥ≧ＶＮＩ　＋　ｌ　ＶＴが成立しな
くなるのでオフとなる。また、ＮチャンネルＭＯＳトラ
ンジスタＱ４２は、依然としてオンのままであるので、
ノードＮ２の電圧は接地電位、すなはちＯｖとなる。こ
れが、電圧検出回路４のロウレベル出力である。この結
果、まず、能動負荷形差動増幅器３は、ソース定電流源
Ｑ３３がオフとなるので不動作状態となり電流が流れな
くなる。同時に、スイッチ回路５のＱ５２がオンとなる
ので、出力ＰチャンネルＭＯＳトランジスタＱ５１のゲ
ートにはｖｃｃｔが印加され、ソース電圧と同じになる
のでオフとなる。さらに、スイッチ回路５のＱ５３も、
同時にオンとなり、外部電源電圧■。ｏ６が、Ｑ５３を
経由して内部電源バス６に印加されることになる。従っ
て、内部電源バス６の電圧ｖｃｃ　ｌは、はぼ、ｖｃｃ
ｔと同電圧に保たれて変化することになる。

さらに、外部電源電圧ＶＣＣＥが低下して＋３．３ｖ以
下となると、基準電圧発生回路２の定電流源であるトラ
ンジスタＱ２１のソース・ドレイン間の電圧が逆極性と
なり電流が流れなくなるので、この回路の電流消費も零
となる。このとき、能動負荷形差動増幅器３は、依然と
して不動作の状態、すなはち、電流消費は零である。こ
れは、本実施例の集積回路装置の主用途であるスタティ
ックメモリ素子の典型的なデータ保持電圧である２〜３
Ｖのときの状況であり、従って、集積回路装置全体の電
流消費が極めて少ないことが理解されよう。

また、本実施例の構成要素である、基準電圧発生回路、
能動負荷形差動増幅器等の増幅回路、電圧検出回路、ス
イッチ回路等については、種々の変形が考えられるが、
本発明の主旨を逸脱しない限り、適用できることは勿論
である。

次に、本発明の第２の実施例について説明する。

第２図は、本発明の第２の実施例の回路図である。第２
図において、外部電源端子１、基準電圧発生回路２、能
動負荷形差動増幅器３、及びスイッチ回路５は細部を除
き、第１図の第１の実施例と殆ど同様である。従って、
ここでは、第１の実施例と異なる部分について、重点的
に説明することにして重複を省くことにする。

第２図を参照すると、能動負荷形差動増幅器３の動作不
動作の制御は、本実施例の集積回路装置と組合され、こ
れを制御する中央処理装置（ＣＰＵ）からのチップ選択
信号（ＣＳ）により実行される。ただし第２図では、Ｃ
ＰＵの表示は省かれている。ここで、Ｃ８は、複数個の
メモリデバイスを同時に使用してアドレス容量を増す場
合に必要となるもので、それぞれのメモリデバイスの動
作状態と待機状態とを切替える機能を備えている。本実
施例では、Ｃ８は、プラス数Ｖのハイ及び接地電位であ
るロウのパイレベル信号とする。

すなはち、Ｃ８が、ハイレベルのときは、動作状態を、
ロウレベルのときは、待機状態をそれぞれ選択するもの
とする。

次に、電圧検出回路４は、第１の実施例と大きく異なる
部分である。ＰチャンネルＭＯ３）ランジスタＱ４１及
びＮチャンネルＭＯ３）ランジスタＱ４２からなる電圧
検出の部分は、第１の実施例と同じであるが、これに、
ＰチャンネルＭＯＳトランジスタＱ４３とＮチャンネル
ＭＯ３）ランジスタＱ４４とからなる相補形インバータ
回路４１、さらに、Ｃ４５，Ｃ４６からなる相補形イン
バータ回路４２が続いている。なお、インバータ回路４
２は、内部電源バス６から電源を得ている。

スイッチ回路５は、前述のように、第１の実施例と殆ど
同様であるが、出力トランジスタＱ５１のゲート制御ト
ランジスタＱ５２のゲートには、前述のＣ８が印加され
ること、及び、電圧低下時のバイパス用トランジスタＱ
５３のゲートには、Ｃ４５，Ｃ４６からなるインバータ
回路の出力が印加されていること、さらに、Ｃ５１のゲ
ートのチャンネル幅は、Ｃ５３のそれに比し、非常に大
きく、例えば１００倍程度となっていることなどが異な
る。

次に、本実施例の動作について説明する。

第２図において、まず、外部電源端子１における電圧Ｖ
ＣＣεは、最小動作電圧である＋４．５ｖ以上とする。

また、チップ選択信号Ｃ８は、ハイレベル、すなはち、
動作状態を選択しているものとする。さらに、内部電源
バス６の設計値は第１の実施例と同様＋３．３ｖとする
。

従って、基準電圧発生回路２の出力電圧は、ノドＮ１に
おいて＋３．３ｖであり、能動負荷形差動増幅器３と、
電圧検出回路４にそれぞれ印加される。

能動負荷形差動増幅器３は、ハイレベルＣ８を受けて、
ソース測定電流源トランジスタＱ３３がオンとなってい
るので動作状態となっている。同時に、スイッチ回路５
のＣ５２はオフとなっているので、出力トランジスタＱ
５１は、能動負荷形差動増幅器３による電圧制御動作を
行ない、内部電源電圧ＶＣＣＩを＋３．３ｖに保つ。

この場合、電圧検出回路４のノードＮ２の出力信号は、
ハイレベルであり、従って、インバータ回路４１の出力
端子であるノードＮ３の出力信号はロウレベル、インバ
ータ回路４２の出力端子であるノードＮ４の出力信号は
ハイレベルとなる。

しかし、前述のように、インバータ回路４２は内部電源
バスに接続されているので、ノードＮ４のハイレベル信
号は、はぼ、ＶＣＣＩ、すなはち、＋３．３■である。

このノードＮ４のハイレベル信号は、スイッチ回路５の
ＰチャンネルＭＯ３）ランジスタＱ５３のゲートに加え
られる。この結果、Ｑ５３は、等価的に、ゲートとドレ
インとが短絡されダイオード接続されたことになるので
、飽和領域動作となる。故に、Ｑ５ＢはＶ。ＣＩｌニー
ＶＣＣＩがしきい値電圧ｖＴ以上の場合、オンの状態と
なる。Ｑ５３のソース電圧は、前提により、ＶＣＣ４、
すなはち、Ｈ，５Ｖ以上であるので、Ｑ５３はオンの状
態を維持する。従って、この場合は、電圧制御出力トラ
ンジスタＱ５１と、Ｑ５３との両方共導通状態となる。

しかし、前述の様に、Ｑ５１のゲートのチャンネル幅は
、Ｑ５３のそれよりもはるかに大きいので、第１の実施
例のところで説明した電圧検出回路４のＱ４１とＱ４２
との関係のように、Ｑ５３の動作は殆ど影響しないので
、内部電源バス６の電圧は、Ｑ５１の動作により決まる
。

次に、チップ選択信号Ｃ８がロウレベル、すなはち、待
機状態になった場合について説明する。

外部電源電圧ＶＣＣＥは＋４．５Ｖ以上と変らないもの
とする。

この場合も、基準電圧発生回路２の出力電圧は、ノード
Ｎ１において、＋３ｊＶであり、能動負荷形差動増幅器
３と、電圧検出回路４にそれぞれ印加される。

能動負荷形差動増幅器３は、ロウレベルＣ８を受けて、
ソース測定電流源トランジスタＱ３３がオフとなるので
不動作状態となり、電流が流れなくなる。同時に、スイ
ッチ回路５のＱ５２はオンとなるので、出力トランジス
タＱ５１はゲートにＶＣＣＥが印加されるのでオフとな
る。

また、電圧検出回路４の動作は、前述のハイレベルＣ８
の場合と全く同様であり、従って、インバータ回路４２
の出力端子であるノードＮ４の出力信号はハイレベルと
なる。この結果、Ｑ５３は、等価的にゲートとドレイン
とが短絡されダイオード接続されたことになるので、飽
和領域動作となり、オンの状態を維持する。故に、外部
電源電圧ＶＣｅＥが、Ｑ５３を経由して内部電源バス６
に印加されることになる。　従って、内部電源バス６の
電圧Ｖ。ｃｔは、はぼ、ＶｃｃｔｌＶ↑１に保たれて変
化することになる。

従って、この待機状態では、能動負荷形差動増幅器の電
流が遮断されるので、集積回路としての消費電流が極め
て小さくなる。

次に、チップ選択信号Ｃ８がロウのまま、外部電源電圧
ＶＣＣＥが低下した場合について説明する。

第１の実施例で説明したように、まず、ＶＣＣＥが＋３
．３Ｖ以上の場合は、基準電圧発生口、路２の出力電圧
、すなはち、ノードＮ１の電圧は、＋３ｊＶに保たれる
。前述のように、この場合は、電圧検出回路４のノード
Ｎ２の力信号はロウレベルとなり、従って、インバータ
回路４１の出力端子であるノードＮ３の出力信号はハイ
レベル、インバータ回路４２の出力端子であるノードＮ
４の出力信号はロウレベル、すなはち、接地電位となる
。従ってスイッチ回路５のＱ５３は、ゲート電圧の方が
、ソース電圧よりも負に高電位となるのでオンの状態と
なり、はぼ、外部電源電圧ＶＣＣＥが内部電源バス６に
加えられることになる。　さらに、外部電源電圧Ｖ。ｏ
６が低下して＋３．３ｖ以下となる場合も第１の実施例
と同様であるので、説明を省略する。

この第２の実施例においては、適用する集積回路装置の
典型例として、スタティックメモリデバイスをあげる。

この場合、内部電源バス６を分割して、その一方をメモ
リセルアレイ専用とし、バイパストランジスタＱ５３よ
り電源供給するようにし、他の一方をその他の回路用と
して、電圧制御出力トランジスタＱ５１より電源供給す
るようにすることも出きる。この利点は、待機時の消費
電流は、殆どメモリセルアレイのデータ保持用のみとな
るので、−層消費電力が低減比きることである。さらに
、メモリセルアレイに内部電源電圧でなく、より高電圧
の外部電源電圧を印加することにより、データの保持信
頼性を一層増大させるという利点がある。

次に、本発明の第３の実施例について説明する。

第３図は、本発明の第３の実施例の回路図である。第３
図において、外部電源端子１、基準電圧発生回路２及び
内部電源バス６は細部を除き、第１及び第２の実施例と
殆ど同様である。また、電圧検出回路４は、第２の実施
例と殆ど同様である。従って、ここでは、第１及び第２
の実施例と異なる部分について、重点的に説明すること
にして、重複を省くことにする。

この第３の実施例では、第１及び第２の実施例における
能動負荷形差動増幅器の代りに、直列接続された複数の
ダイオードＤ７１〜Ｄ７ｎから構成された電圧降下回路
７を用いている。

また、スイッチ回路５は、ＰチャンネルＭＯＳトランジ
スタＱ５３のみから構成される。

次に、本実施例の動作について説明する。

第３図において、まず、外部電源端子１における電圧Ｖ
ＣＣＥは、最小動作電圧である＋４．５Ｖ以上とする。

さらに、基準電圧発生回路２の出力電圧はノードＮ１に
おいて、＋３．３Ｖであるとし、電圧検出回路４に印加
される。従って、電圧検出回路４の出力端子であるノー
ドＮ４の出力は、ハイレベル、すなはち、はぼ内部電源
電圧ＶＣＣＩとなっており、ＰチャンネルＭＯＳ）ラン
シタＱ５３のゲトにに加えられ、これをオンの状態に維
持する。

次に、外部電源電圧ＶＣＣＥが低下した場合について説
明する。　第１及び第２の実施例で説明したように、ま
ず、ＶＣＣＢが＋３，３Ｖ以上の場合は、電圧検出回路
４のインバータ回路４２の出力端子であるノードＮ４の
出力信号はロウレベルとなる。従って、スイッチ回路５
のＱ５３はオンの状態を継続し、外部電源電圧ＶＣＣＥ
が内部電源バス６に加えられることになる。

さらに、外部電源電圧ＶＣＣＥが低下して＋３．３ｖ以
下となる場合も、第１及び第２の実施例と同様であるの
で説明を省略する。

前述のように、内部電源バス６には、電源が外部電源端
子１から電圧降下回路７を経由して供給される。然して
、内部電源電圧ｖｃｃ　Ｉは、外部電源電圧ＶＣＣＥよ
り電圧降下回路７の電圧降下分だけ低下した値となる。

この電圧降下の値は、電圧降下回路７のダイオードの直
列個数、及びＰＮ接合面積等で決る電流供給能力等によ
り自由に設定比きる。

基準電圧発生回路２の動作電流は、電圧検出回路４、及
び第１及び第２の実施例における能動負荷形差動増幅器
の入力容量等の負荷容量に関係する。この理由は、外部
電源電圧Ｖ。ＣＥの変動に対する基準電圧出力ｖＮ１の
追従特性が、これらの容量と基準電圧発生回路２の出力
抵抗とで決まる時定数に依存し、この出力抵抗は、基準
電圧発生回路２の動作電流が大きいほど小さくなるので
、適切な追従特性を得るには、負荷容量が大きいほど、
動作電流を大きくする必要があるからである。

この第３の実施例では、これまでの説明から明かなよう
に、基準電圧発生回路２の負荷は、電圧検出回路４のみ
である。このため、比較的に重負荷である能動負荷形差
動増幅器を考慮しなくてもよいので、動作電流を小さく
設計比きるという利点がある。従って、集積回路装置全
体として、−層消費電流を小さく出きるという利点があ
る。

〔発明の効果〕

以上説明したように本発明によれば、外部から供給され
る電源電圧の低下を検出し、予め設定されたしきい値以
下となったとき、内部電源バスの電圧を制御する電圧制
御回路を不動作にすると共に、外部電源端子から直接内
部電源バスに電流を供給するよう切替えることにより、
外部電圧がデータ保持電圧以下に低下した場合に、消費
電流を著しく低減する、スタティックメモリ等の集積回
路装置を提供比きる効果がある。

【図面の簡単な説明】

第１図、第２図、第３図は本発明の第１．第２、第３の
実施例をそれぞれ示す回路図、第４図は従来の集積回路
装置に内蔵された電圧制御回路の一例を示す回路図であ
る。１・・・外部電源端子、２・・・基準電圧発生回路、３
・・・能動負荷形差動増幅器、４・・・電圧検出回路、
５・・・スイッチ回路、６・・・内部電源バス、７・・
・電圧降下回路、４１．４２・・・インバータ回路。

Claims

【特許請求の範囲】１、集積回路とその集積回路に電源を供給する電源供給
回路とを有する積回路装置において、前記電源供給回路
が、前記集積回路構成素子に電源を供給する第一の電源バス
と、外部供給電圧を、所要の電圧に調整し前記電源バスに供
給する電圧制御手段と、前記外部供給電圧が予め定められた電圧しきい値以下に
なったときこれを検出する電圧検出手段と、前記電圧検出手段の検出結果に応じて、前記電圧制御手
段を外部電源から切離すと共に、前記外部電源から前記
電源バスに直接電源を供給するよう切替える切替手段を
備えることを特徴とする集積回路装置。２、前記外部供給電圧が前記電圧しきい値以上では、前
記電圧制御手段を動作状態にし、以下では不動作状態に
することを特徴とする請求項１記載の集積回路装置。３、集積回路の動作状態または待機状態を選択する信号
により、前記電圧制御手段を動作状態または不動作状態
に制御することを特徴とする請求項１記載の集積回路装
置。４、請求項１、２または３記載の集積回路装置において
、前記集積回路がメモリ回路及びその制御回路を有し、
外部電源が常時供給される第二の電源バスが前記メモリ
回路に接続され、前記第一の電源バスが前記制御回路に
接続されることを特徴とする集積回路装置。５、前記電圧制御回路が少なくとも一個のダイオードか
ら構成されることを特徴とする請求項１記載の集積回路
装置。