JP6102521B2 - Sarアナログ・デジタル変換方法およびsarアナログ・デジタル変換回路 - Google Patents
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Description
また、少なくとも2番目のステップ以降は、第2および第3のコンパレータの参照電圧である中間レベルを変更しないので、参照電圧の変更に伴うコンパレータの誤差を低減できる。
図1は、差動アナログ信号VIN+およびVIN-をデジタルデータに変換するSAR型AD変換回路の全体構成を示す図である。
図2に示すように、SAR型AD変換回路は、3個のCDAC11〜13と、3個のコンパレータ14〜16と、演算回路17と、SAR制御回路18と、3個のスイッチSW1、SWHおよびSWLと、を有する。CLKは、SAR制御回路が動作するためのクロックである。VRHおよびVRLは、SAR型AD変換回路がAD変換処理する信号の電圧範囲の上限および下限に対応し、アナログ信号VIN+の電圧範囲は、VRHおよびVRLに対応するように増幅される。コモン電圧VRCは、VRHとVRLの中間の電圧レベルであり、外部から供給されるが、VRHとVRLから容量を使用した電圧分割回路等により生成してもよい。
CDAC11〜13は、同じ構成を有する。各CDACは、共通の信号ラインのノードMSB,2SB,3SB,…,nSBのn個のノードとn個の3点スイッチの間に接続されたn個の容量を有する。n個の容量は、容量値が2の累乗(バイナリィウェイト)で変化するように重みづけされている。例えば、単位容量値をC0とすると、ノードMSB,2SB,3SB,…,nSBに接続される容量の容量値は、C0×2n, C0×2n-1,…, C0の順に変化する。3点スイッチは、容量の各端子を、電圧源VRH,VRC,VRLのいずれかに接続するように切り替える。3点スイッチの接続は、SAR制御回路18により制御される。
図2に戻り、コンパレータ14は、CDAC11の出力とVRCHを比較する。コンパレータ15は、CDAC11の出力とVRCを比較する。コンパレータ16は、CDAC11の出力とVRCLを比較する。
1回のAD変換を実行するには、サンプリング、2ビット比較、シフト、2ビット比較、シフト、…、2ビット比較の順で2ビット比較とシフトを行うステップを繰り返し実行し、繰り返し回数は、ビット数により決定される。
図5の(B)は、Dn,Dn-1の比較結果が01の場合であり、このとき+側のCDAC11の電圧は4〜8に存在し、−側の電圧は8〜12に存在している。この比較結果に対して、+側は2上昇させ、−側を2下降させる。
図5の(D)は、Dn,Dn-1の比較結果が11の場合であり、このとき+側のCDAC11の電圧は12〜16に存在し、−側の電圧は0〜4に存在している。この比較結果に対して、+側は6下降させ、−側を6上昇させる。
以下の具体例に沿って設定方法の説明を行う。
図5および図6では、表示の都合上、シフトした範囲を拡大するように示しているが、実際には拡大されることはなく、図7に示すように、範囲(レンジ)は順に縮小されていく。しかし、図7のような表示では、細部が不明なので、図5および図6のように示す。
以上の通り、図2のシングルエンド入力では3個のDACが、差動入力の場合は6個のDACを設ける。抵抗列を利用するDACでは消費電力が大きいという問題があり、CDACでは面積が大きくなるという問題がある。
図9は、第1実施形態のSAR型AD変換回路の構成を示す図である。第1実施形態のSAR型AD変換回路は、1ステップで2ビットを決定するが、1ステップ目は2回の動作に分かれている。
図3と比較して明らかなように、2個のCDAC21およびCDAC22の信号ラインに、スイッチSWPおよびSWMを介して、差動アナログ信号VIN+およびVIN-が供給される。CDAC21およびCDAC22の構成は、図3のものと同じである。CDAC21は、VIN+をサンプリングし、3点スイッチを切り替えることにより、出力をほぼ(VRH-VRL)/2上昇および下降させることができる。CDAC22は、VIN-をサンプリングし、3点スイッチを切り替えることにより、出力をほぼ(VRH-VRL)/2上昇および下降させることができる。
演算回路26は、2個のANDゲートAND1およびAND2と、ORゲートORと、を有する。演算回路26は、図2の演算回路17と同じ構成を有し、同じ動作を行うので、説明は省略する。
次に、第1実施形態のSAR型AD変換回路の動作を説明する。
図15に示すように、1回目の比較は0〜4のレンジで比較し、比較後のシフトで1〜3に圧縮する。これが2回目の0〜8のレンジになる。2回目の比較は、0〜8のレンジで比較し、比較後のシフトで1〜5に圧縮する。これが3回目の0〜16になる。3回目以降の比較は、0〜16のレンジで比較し、比較後のシフトで9〜13に圧縮する。この圧縮された9〜13が次の比較レンジの0〜16になる。最後の比較は2ビット判定なので比較レンジは4で示している。
第2ステップ以降の3回目以降の比較では、VRCは次の比較レンジの12の位置にくるようにシフトさせており、つねにVRCが比較レンジ内に入るようにしている。これによって従来の問題点であったリファレンスVRCHおよびVRCLを比較毎に設定しなおすことがなくそのためのDACを削減することができる。
以上のように、VIN+の変換結果は上位から順に、2進法で「11」、「10」、「01」、「11」となり、10進法で231であることがわかる。また、VIN-の変換結果は逆の2進法で「00」、「01」、「10」、「00」となり、10進法で24であることがわかる。
図17の(A)に示すように、第1ステップの前半の1回目の比較では、+側のCDAC21の出力電圧は0〜2に存在し、−側のCDAC22の出力電圧は2〜4に存在しているのでDnの比較結果は0となる。
第1ステップの後半の2回目の比較では、図17の(C)に示すように、+側のCDAC21の出力電圧は0〜4に存在し、−側のCDAC22の出力電圧は4〜8に存在しているのでDnの比較結果は0となる。
第2ステップの比較、すなわち3度目の比較では、図17の(E)に示すように、+側のCDAC21の出力電圧は12〜16に存在し、−側のCDAC22の出力電圧は0〜4に存在しているのでDn,Dn-1の比較結果は11となる。
第3ステップの比較、すなわち4度目の比較では、図17の(G)に示すように、+側のCDAC21の出力電圧は0〜4に存在し、−側のCDAC22の出力電圧は12〜16に存在しているのでDn,Dn-1の比較結果は00となる。
最後の比較では、図17の(I)に示すように、+側のCDAC21の出力電圧は0〜1に存在し、−側のCDAC22の出力電圧が3〜4に存在しており、Dn,Dn-1の比較結果は00となる。
第2実施形態のSAR型AD変換回路は、VRHとVRLからVRCM=(3VRH+VRL)/4を発生させるように、VRHとVRLの端子間に直列に接続された容量C1およびC2と、スイッチ28を設けたことが、第1実施形態と異なる。容量C1およびC2の容量値は、3:1であり、大きな容量値ではないので、小面積で実現される。スイッチ28は、SAR制御回路27の制御に応じて、コンパレータ24および25に供給する参照電圧を、VRCとVRCMの間で切り替える。SAR制御回路27は、第1ステップを実行する時にスイッチ28がVRCMを選択し、第2ステップ以降はVRCを選択するように制御する。
第2実施形態でも、第1実施形態と同様の効果が得られる。
23−25 コンパレータ
26 演算回路
27 SAR制御回路
SWP スイッチ
SWM スイッチ
Claims (8)
- 差動アナログ信号の電圧値の最大レベルと最小レベルの中間を中間レベルとし、前記最大レベルと前記最小レベルの範囲を、前記差動アナログ信号を複数のステップの各ステップで2ビットずつ順に複数のビットを含むデジタルデータに変換する際の前記デジタルデータの上位2ビットを変換する1番目のステップの変換範囲とし、
前記差動アナログ信号の正相信号を容量型DA変換器である第1CDACに、前記差動アナログ信号の逆相信号を容量型DA変換器である第2CDACに、それぞれサンプルホールドし、
前記差動アナログ信号を1ステップで2ビットずつ順にデジタルデータに変換する前記複数のステップの各ステップで、前記サンプルホールドされた前記第1および第2CDACの出力レベルが、前記最大レベルと前記最小レベルの範囲である前記変換範囲を4等分した範囲のうちのいずれの範囲に入るかを判定し、判定結果に基づいて前記変換されるデジタルデータの2ビットを決定すると共に、前記第1および第2CDACの出力レベルが入ると判定された前記変換範囲を4等分した範囲のうちの一つの範囲である電圧範囲を4等分したうちの1/4または3/4のレベルが、前記中間レベルに一致するように、前記第1および第2CDACの出力レベルを調整し、前記電圧範囲を前記変換されるデジタルデータの2ビットを決定した次のステップの変換範囲とする動作を行う、ことを特徴とするSARアナログ・デジタル変換方法。 - 2番目以降のステップでは、
前記第1CDACの出力レベルと前記第2CDACの出力レベルとの第1の比較と、
前記第1CDACの出力レベルと前記中間レベルとの第2の比較と、
前記第2CDACの出力レベルと前記中間レベルとの第3の比較と、を行い、
前記第1乃至第3の比較結果に基づいて、前記電圧範囲が、前記変換範囲を4等分した範囲のうちのいずれの範囲であるか判定することを特徴とする請求項1記載のSARアナログ・デジタル変換方法。 - 前記1番目のステップは、前半ステップと、前記前半ステップに続く後半ステップとを有し、
前記前半ステップでは、前記第1CDACの出力レベルと前記第2CDACの出力レベルとの比較を行い、比較結果に基づいて、前記第1CDACの出力レベルおよび前記第2CDACの出力レベルが、前記変換範囲を2等分した範囲のうちのいずれの範囲に入るかを判定し、判定結果に基づいて上位1ビットを決定すると共に、前記第1および第2CDACの出力レベルが入ると判定された第1の電圧範囲を、前記第1の電圧範囲を2等分したレベルが、前記中間レベルに一致するように、前記第1および第2CDACの出力レベルを調整し、前記第1の電圧範囲を後半の変換範囲とし、
前記後半ステップでは、前記第1CDACの出力レベルと前記第2CDACの出力レベルとの比較を行い、比較結果に基づいて、前記第1CDACの出力レベルおよび前記第2CDACの出力レベルが、前記変換範囲を2等分した範囲のうちのいずれの範囲に入るかを判定し、判定結果に基づいて上位2ビット目を決定すると共に、前記第1および第2CDACの出力レベルが入ると判定された第2の電圧範囲を4等分したうちの1/4または3/4のレベルが、前記中間レベルに一致するように、前記第1および第2CDACの出力レベルを調整し、前記第2の電圧範囲を前記1番目のステップの次の2番目のステップの変換範囲とする動作を行うことを特徴とする請求項2記載のSARアナログ・デジタル変換方法。 - 前記1番目のステップでは、
前記第1CDACの出力レベルと前記第2CDACの出力レベルとの比較と、
前記第1CDACの出力レベルと前記最大レベルと前記最小レベルの範囲を4等分したうちの1/4または3/4のレベルである第1参照レベルとの比較と、
前記第2CDACの出力レベルと前記第1参照レベルとの比較と、を行い、
前記3つの比較結果に基づいて、前記電圧範囲が、前記変換範囲を4等分した範囲のうちのいずれの範囲であるか判定することを特徴とする請求項2記載のSARアナログ・デジタル変換方法。 - 差動アナログ信号の正相信号をサンプルホールドし、出力レベルを変更する第1スイッチを有する容量型DA変換器である第1CDACと、
前記差動アナログ信号の逆相信号をサンプルホールドし、出力レベルを変更する第2スイッチを有する容量型DA変換器である第2CDACと、
前記第1CDACの出力レベルと前記第2CDACの出力レベルの大小を判定する第1コンパレータと、
前記第1CDACの出力レベルと参照レベルの大小を判定する第2コンパレータと、
前記第2CDACの出力レベルと前記参照レベルの大小を判定する第3コンパレータと、
前記第1から第3コンパレータの出力を演算する演算回路と、
前記演算回路の演算結果に基づいて、前記第1および第2CDACの前記第1及び第2スイッチを制御するSAR制御回路と、を有し、
前記SAR制御回路は、
前記差動アナログ信号の電圧値の最大レベルと最小レベルの間を、前記差動アナログ信号を複数のステップの各ステップで2ビットずつ順に複数のビットを含むデジタルデータに変換する際の前記デジタルデータの上位2ビットを変換する1番目のステップの変換範囲とし、
前記差動アナログ信号を、1ステップで2ビットずつ順にデジタルデータに変換する前記複数のステップの各ステップで、前記サンプルホールドされた前記第1および第2CDACの出力レベルが、前記最大レベルと前記最小レベルの範囲である前記変換範囲を4等分した範囲のうちのいずれの範囲に入るかを判定し、判定結果に基づいて前記デジタルデータの2ビットを決定すると共に、前記第1および第2CDACの出力レベルが入ると判定された前記変換範囲を4等分した範囲のうちの一つの範囲である電圧範囲を4等分したうちの1/4または3/4のレベルが、前記中間レベルに一致するように、前記第1および第2CDACの出力レベルを調整し、前記電圧範囲を前記変換されるデジタルデータの2ビットを決定した次のステップの変換範囲とするように前記第1及び第2スイッチを制御することを特徴とするSARアナログ・デジタル変換回路。 - 前記参照レベルは、前記最大レベルと前記最小レベルの中間の中間レベルであり、
前記SAR制御回路は、
2番目以降のステップでは、
前記第1から第3コンパレータの比較結果に基づいて、前記電圧範囲が、前記変換範囲を4等分した範囲のうちのいずれの範囲であるか判定することを特徴とする請求項5記載のSARアナログ・デジタル変換回路。 - 前記1番目のステップは、前半ステップと、前記前半ステップに続く後半ステップとを有し、
前記SAR制御回路は、
前記前半ステップでは、前記第1コンパレータの比較結果に基づいて、前記第1CDACの出力レベルおよび前記第2CDACの出力レベルが、前記変換範囲を2等分した範囲のうちのいずれの範囲に入るかに判定し、判定結果に基づいて上位1ビットを決定すると共に、前記第1および第2CDACの出力レベルが入ると判定された第1の電圧範囲を2等分したレベルが、前記中間レベルに一致するように、前記第1および第2CDACの出力レベルを調整し、前記第1の電圧範囲を後半の変換範囲とし、
前記後半ステップでは、前記第1コンパレータの比較結果に基づいて、前記第1CDACの出力レベルおよび前記第2CDACの出力レベルが、前記変換範囲を2等分した範囲のうちのいずれの範囲に入るかに判定し、判定結果に基づいて上位2ビット目を決定すると共に、前記第1および第2CDACの出力レベルが入ると判定された第2の電圧範囲を4等分したうちの1/4または3/4のレベルが、前記中間レベルに一致するように、前記第1および第2CDACの出力レベルを調整し、前記第2の電圧範囲を前記1番目のステップの次の2番目のステップの変換範囲とする動作を行うように、前記第1および第2CDACを制御することを特徴とする請求項6記載のSARアナログ・デジタル変換回路。 - 前記参照レベルを、前記最大レベルと前記最小レベルの中間の中間レベルと、前記最大レベルと前記最小レベルの範囲を4等分したうちの1/4または3/4のレベルと、の間で切り替えるスイッチを備え、
前記SAR制御回路は、
前記1番目のステップでは、
前記スイッチを前記4等分したうちの1/4または3/4のレベルに切り替えて、前記第1から第3コンパレータの比較結果に基づいて、前記電圧範囲が、前記変換範囲を4等分した範囲のうちのいずれの範囲であるか判定し、
2番目以降のステップでは、
前記スイッチを前記中間レベルに切り替えて、前記第1から第3コンパレータの比較結果に基づいて、前記電圧範囲が、前記変換範囲を4等分した範囲のうちのいずれの範囲であるか判定することを特徴とする請求項5記載のSARアナログ・デジタル変換回路。
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