JP2006049586A - 半導体装置 - Google Patents
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Abstract
【解決手段】 各メモリーチップ102がメモリーチップ間で共通に入出力される信号配線をインターフェースする複数のチップ配線用パッド11を備え、各メモリーチップ102内でこのチップ配線用パッド11とメモリーチップを動作させるために必要な信号を入力するための複数のパッドを任意の配線層で配線接続しておき、これらのパッドを用いて外部配線によって各メモリーチップ102を直列に接続することにより、共通する信号配線が削減されるので、半導体装置に搭載される半導体チップ数が増加しても、短い配線長で各半導体チップ間を接続することで信号遅延時間を抑え、搭載される半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制することができる。
【選択図】図1
Description
図10は従来のMCMの構成を説明するためのブロック図である。
図11において、100はMCM基板、101はロジックチップ、102はメモリーチップ、103はデーターバス配線、104はアドレスバス配線、105はDRAM制御信号(例えば、CLKなど)配線、106はMCMパッド、107はMCM基板の第1層目の配線、108はDRAMチップセレクト信号配線、109はメモリーチップを動作させるために必要な信号を入力するためのメモリーパッド、111はMCM基板の第2層目の配線、113はスルーホールコンタクトである。101のロジックチップからの信号配線の内、102のメモリーチップの制御に無関係な信号配線は107のMCM基板の第1層目の配線で106のMCMパッドと電気的に接続されている。一方、102のメモリーチップの制御に必要な信号配線の内、103のデーターバス配線と104のアドレス配線と105のDRAM制御信号(例えば、CLKなど)配線は107のMCM基板の第1層目の配線から113のスルーホールコンタクトを介して111のMCM基板の第2層目の配線を通じて複数のメモリーチップ内の109のメモリーチップを動作させるために必要な信号を入力するためのメモリーパッドと電気的に接続されている。103のデーターバス配線は各搭載メモリー共通であり、102のメモリーチップの制御に必要な信号配線の内、108のDRAMチップセレクト信号配線だけは、データー読み出し時のデーター衝突を避ける必要があるため、107のMCM基板の第1層目の配線で102の複数のメモリーチップに個別に配線されている。
請求項4記載の半導体装置は、請求項1または請求項2記載の半導体装置において、前記パッド間配線がバッファ回路を介する配線とバッファ回路を介さない配線を有することを特徴とする。
本発明の半導体装置は基板に複数の半導体チップを搭載しており、半導体チップの内いくつかの半導体チップは、半導体チップに通常動作時において必要な信号を入出力するための複数の通常入出力パッドと制御信号等の共通する信号を別の半導体チップに信号を伝達するための複数のチップ間配線用パッドと、通常入出力パッドと複数のチップ間配線用パッドを接続する配線を備えている。つまり、通常入出力パッドに入力された共通の信号は、内部回路に入力すると共に、この半導体チップ内の配線を介してチップ間配線用パッドから出力される。出力された共通の信号は、他の半導体チップの通常入出力パッドに基板上の配線を用いて接続され、この接続を必要な半導体チップ全てに対して直列に行うことにより、共通の信号を各半導体チップに供給するために必要な基板上の配線が削減されるので、半導体装置に搭載される半導体チップ数が増加しても、短い配線長で各半導体チップ間を接続することで信号遅延時間を抑え、搭載される半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制することが可能な半導体装置を提供することができる。
(実施の形態1)
図1は本発明の実施の形態1におけるMCMの構成を説明するためのブロック図を示したものである。
図2は本発明の実施の形態1におけるMCMでの各搭載チップの配線方法の具体例を示す概念図である。図3は本発明の実施の形態1におけるメモリーチップのパッド配列の具体例を示す概念図である。図4は本発明のMCMでの各搭載チップの配線方法の具体例を示す断面図であり、実施の形態1では図2におけるA−A‘間の断面図である。
図4において、40はシリコン基板、41は絶縁膜、10は半導体チップ内配線、43は10の半導体チップ内配線とMCMの第1層目配線を電気的に接続するための接続用メタルバンプ、100はMCM基板、102はメモリーチップ、107はMCM基板の第1層目の配線で図1においける103のデーターバス配線、104のアドレスバス配線を示している。
(実施の形態2)
図1のように構成された半導体装置について、実施の形態2における具体的な各搭載チップの間の結線を図4、図5、図6〜図9を用いて説明する。
11 チップ間配線用パッド
15 バッファ回路
40 シリコン基板
41 絶縁膜
43 接続用メタルバンプ
100 MCM基板
101 ロジックチップ
102 メモリーチップ
103 データーバス配線
104 アドレスバス配線
105 DRAM制御信号配線
106 MCMパッド
107 MCM基板の第1層目の配線
108 DRAMチップセレクト信号配線
109 メモリーパッド
111 MCM基板の第2層目の配線
113 スルーホールコンタクト
Claims (8)
- 基板に複数の半導体チップを搭載する半導体装置であって、
前記半導体チップは、
前記半導体チップの通常動作に用いる複数の第1のパッドと、
更に別の複数の第2のパッドと、
前記第1のパッドと前記第2のパッド間を前記半導体チップ内の配線層にて接続するパッド間配線とを備え、
前記半導体チップを基板に実装することにより、基板の配線と前記パッド間配線により、各半導体チップ間の配線接続が形成されることを特徴とする半導体装置。 - 基板に複数の半導体チップを搭載する半導体装置であって、
前記半導体チップは、
前記半導体チップの必要な複数の第1のパッドと、
更に別の複数の第2のパッドと、
前記第2のパッド間を前記半導体チップ内の配線層にて接続するパッド間配線とを備え、
前記半導体チップを基板に実装することにより、基板の配線と前記パッド間配線により、各半導体チップ間の配線接続が形成されることを特徴とする半導体装置。 - 前記パッド間配線が配線中にバッファ回路を介することを特徴とする請求項1または請求項2のいずれかに記載の半導体装置。
- 前記パッド間配線はバッファ回路を介する配線とバッファ回路を介さない配線を有することを特徴とする請求項1または請求項2のいずれかに記載の半導体装置。
- 前記半導体チップのパッドと前記基板の配線との接続をメタルバンプを介して行うことを特徴とする請求項1または請求項2または請求項3または請求項4のいずれかに記載の半導体装置。
- 前記パッド間配線が最上位配線層で形成されることを特徴とする請求項1または請求項2または請求項3または請求項4または請求項5のいずれかに記載の半導体装置。
- 前記パッド間配線をパッドを構成する配線層で行うことを特徴とする請求項1または請求項2または請求項3または請求項4または請求項5のいずれかに記載の半導体装置。
- 前記半導体装置が前記複数のメモリーチップと前記ロジックチップを1つのパッケージに搭載したマルチチップモジュールであることを特徴とする請求項1または請求項2または請求項3または請求項4または請求項5または請求項6または請求項7のいずれかに記載の半導体装置。
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