JP5494622B2 - 半導体装置 - Google Patents

Description

本発明は、ヘテロ接合を有する半導体装置に関する。

バンドギャップの異なる電子走行層と電子供給層のヘテロ接合面に形成される２次元電子ガス層を利用する半導体装置が開発されている。この種の半導体装置では、２次元電子ガス層を介してドレイン電極とソース電極の間を電流が流れる。ドレイン電極とソース電極の間にゲート部が設けられており、そのゲート部に印加される電圧に応じて２次元電子ガス層を流れる電流量が制御される。特許文献１には、このような半導体装置の一例が開示されている。

特開２００７−９６２０３号公報

この種の半導体装置では、ノーマリオフで動作するとともに、低いオン抵抗と高い耐圧を具備することが望まれている。例えば、ノーマリオフで動作させるために、電子供給層の厚みを薄くし、２次元電子ガス層の電子濃度を薄くする技術が知られている。この技術を利用して２次元電子ガス層の電子濃度を薄くすると、ゲート部に電圧が印加されていないときに、ゲート部が対向する２次元電子ガス層を消失させることができる。これにより、半導体装置をノーマリオフで動作させることが可能になる。

しかしながら、２次元電子ガス層の電子濃度が薄くなると、ゲート部が対向する部分以外の２次元電子ガス層の電子濃度も薄くなることから、オン抵抗が高くなるという問題がある。特に、高い耐圧を得るためには、ドレイン電極とソース電極の間の距離を長くする必要があり、この結果、ゲート部に対向する部分以外の２次元電子ガス層の距離も長くなり、オン抵抗が増大するという問題が顕在化してくる。

本願明細書で開示される技術は、ノーマリオフで動作するとともに、高い耐圧と低いオン抵抗を備えた半導体装置を提供することを目的としている。

本明細書で開示される半導体装置では、２つのヘテロ接合面が設けられていることを特徴としている。一方のヘテロ接合面に形成される２次元電子ガス層の電子濃度は相対的に濃く調整されており、他方のヘテロ接合面に形成される２次元電子ガス層の電子濃度は相対的に薄く調整されている。２次元電子ガス層の電子濃度が相対的に薄く調整されたヘテロ接合面には、ゲート部が対向して設けられている。これにより、ノーマリオフで動作することが実現されている。さらに、この半導体装置では、２次元電子ガス層の電子濃度が相対的に濃く調整されたヘテロ接合面によって、ドレイン電極とソース電極の間の距離が長く確保されている。このため、ドレイン電極とソース電極の間の距離を長く確保して高い耐圧を得ながら、オン抵抗の増大を抑えることができる。このように、本明細書で開示される半導体装置は、２つのヘテロ接合面を利用することで、ノーマリオフで動作するとともに、高い耐圧と低いオン抵抗を具備することができる。

すなわち、本明細書で開示される半導体装置は、半導体積層体とドレイン電極とソース電極とゲート部と導通電極を備えている。ドレイン電極は、半導体積層体上に設けられている。ソース電極は、半導体積層体上に設けられているとともに、ドレイン電極から離れて配置されている。ゲート部は、半導体積層体上に設けられているとともに、ドレイン電極とソース電極の間に配置されている。なお、ゲート部は、絶縁ゲート型であってもよく、ショットキー型であってもよい。導通電極は、半導体積層体上に設けられているとともに、ドレイン電極とゲート部の間に設けられている。半導体積層体は、第１半導体層、第２半導体層、第３半導体層、及び第４半導体層を有している。第１半導体層と第２半導体層のバンドギャップは異なっており、第１半導体層と第２半導体層によって第１ヘテロ接合面が構成されている。第３半導体層と第４半導体層のバンドギャップは異なっており、第３半導体層と第４半導体層によって第２ヘテロ接合面が構成されている。ドレイン電極は、第１ヘテロ接合面に形成される２次元電子ガス層に対して電気的に接続可能に構成されている。ソース電極は、第１ヘテロ接合面に形成される２次元電子ガス層から電気的に絶縁可能に構成されているとともに、第２ヘテロ接合面に形成される２次元電子ガス層に対して電気的に接続可能に構成されている。ゲート部は、第２ヘテロ接合面に対向している。導通電極は、第１ヘテロ接合面及び第２ヘテロ接合面に形成される２次元電子ガス層の双方に対して電気的に接続可能に構成されている。第１ヘテロ接合面に形成される２次元電子ガス層の電子濃度は、第２ヘテロ接合面に形成される２次元電子ガス層の電子濃度よりも濃い。上記態様の半導体装置では、第１ヘテロ接合面と導通電極と第２ヘテロ接合面を介してドレイン電極とソース電極の間を電流が流れる。２次元電子ガス層の電子濃度が相対的に薄く調整された第２ヘテロ接合面には、ゲート部が対向して設けられている。これにより、ノーマリオフで動作すること実現されている。さらに、上記態様の半導体装置では、２次元電子ガス層の電子濃度が相対的に濃く調整された第１ヘテロ接合面によって、ドレイン電極とソース電極の間の距離が長く確保されている。このため、ドレイン電極とソース電極の間の距離を長く確保して高い耐圧を得るとともに、オン抵抗の増大を抑えることができる。このように、上記態様の半導体装置は、ノーマリオフで動作するとともに、高い耐圧と低いオン抵抗を具備することができる。

上記態様の半導体装置はさらに補助ゲート部を備えていてもよい。補助ゲート部は、半導体積層体上に設けられているとともに、ドレイン電極と導通電極の間に設けられている。補助ゲート部は、ゲート部に接地電圧が印加されるときに接地電圧が印加されるように構成されている。上記態様の半導体装置では、ゲート部に接地電圧が印加されるときに、補助ゲート部に接地電圧が印加される。これにより、補助ゲート部は、半導体装置がオフしたときに、フィールドプレート効果によってドレイン電極と導通電極の電界を緩和する。なお、補助ゲート部は、絶縁ゲート型であってもよく、ショットキー型であってもよい。

第１半導体層、第２半導体層、第３半導体層、及び第４半導体層は、この順で積層していてもよい。この態様の半導体装置では、第１ヘテロ接合と第２ヘテロ接合が厚み方向に平行に構成される。

第２半導体層のバンドギャップは、第１半導体層のバンドギャップよりも広くてもよい。さらに、第４半導体層のバンドギャップは、第３半導体層のバンドギャップよりも広くてもよい。この態様の半導体装置は、バンドギャップが相対的に狭い層とバンドギャップが相対的に広い層を交互に積層することで形成される。

ドレイン電極は、半導体積層体に形成されている第１トレンチ内に充填されていてもよい。第１トレンチの深さを調整することで、ドレイン電極と第１ヘテロ接合面の電気的な接続を簡単に実現させることができる。

導通電極は、半導体積層体に形成されている第２トレンチ内に充填されていてもよい。第２トレンチの深さを調整することで、導通電極と第１ヘテロ接合面、及び導通電極と第２ヘテロ接合面の電気的な接続を簡単に実現させることができる。

本明細書で開示される技術によると、ノーマリオフで動作するとともに、高い耐圧と低いオン抵抗を備えた半導体装置を提供することができる。

図１は、実施例の半導体装置の要部断面図を模式的に示す。 図２Ａは、実施例の半導体装置の等価回路図の一例を示す。 図２Ｂは、実施例の半導体装置の等価回路図の他の一例を示す。 図３は、実施例の半導体装置を流れる電流の経路を示す。

本明細書で開示される技術の特徴を整理しておく。
（第１特徴）本明細書で開示される技術は、半導体装置に用いられる材料を限定するものではない。典型的には、窒化物系の化合物半導体を用いるのが望ましい。例えば、第１半導体層の半導体材料は、Ｉｎ_ＸａＧａ_ＹａＡｌ_{１−Ｘａ−Ｙａ}Ｎ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であり、第２半導体層の半導体材料は、Ｉｎ_ＸｂＧａ_ＹｂＡｌ_{１−Ｘｂ−Ｙｂ}Ｎ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であり、（１−Ｘａ−Ｙａ）＜（１−Ｘｂ−Ｙｂ）であるのが望ましい。また、第３半導体層の半導体材料は、Ｉｎ_ＸｃＧａ_ＹｃＡｌ_{１−Ｘｃ−Ｙｃ}Ｎ（０≦Ｘｃ≦１、０≦Ｙｃ≦１、０≦Ｘｃ＋Ｙｃ≦１）であり、第４半導体層の半導体材料は、Ｉｎ_ＸｄＧａ_ＹｄＡｌ_{１−Ｘｄ−Ｙｄ}Ｎ（０≦Ｘｄ≦１、０≦Ｙｄ≦１、０≦Ｘｄ＋Ｙｄ≦１）であり、（１−Ｘｃ−Ｙｃ）＜（１−Ｘｄ−Ｙｄ）であるのが望ましい。
（第２特徴）本明細書で開示される技術では、第１半導体層と第２半導体層の第１ヘテロ接合面に形成される２次元電子ガス層の電子濃度が、第３半導体層と第４半導体層の第２ヘテロ接合面に形成される２次元電子ガス層の電子濃度よりも濃く調整されている。これを具現化するためには、例えば、第４半導体層の厚みが第２半導体層の厚みよりも薄いのが望ましい。また、第４半導体層のアルミニウムの組成比が第２半導体層のアルミニウムの組成比よりも小さいのが望ましい。これらの特徴は、組合せられるのが特に望ましい。
（第３特徴）ドレイン電極が充填される第１トレンチの深さは、特に限定されるものではないが、一例では、第４半導体層と第３半導体層を貫通するのが望ましい。より望ましくは、第１トレンチは、第２半導体層を貫通して第１半導体層に達しているのが望ましい。
（第４特徴）導通電極が充填される第２トレンチの深さは、特に限定されるものではないが、一例では、第４半導体層と第３半導体層を貫通するのが望ましい。より望ましくは、第２トレンチは、第２半導体層を貫通して第１半導体層に達しているのが望ましい。

図１に示されるように、半導体装置１は、半導体積層体１０を備えている。半導体積層体１０は、基板１１とバッファ層１２と第１半導体層１３と第２半導体層１４と第３半導体層１５と第４半導体層１６を有している。バッファ層１２と第１半導体層１３と第２半導体層１４と第３半導体層１５と第４半導体層１６は、この順で基板１１上に積層されている。

基板１１の材料には、窒化物系の半導体材料が結晶成長可能なものが用いられている。一例では、基板１１の材料には、窒化ガリウム、サファイア、炭化珪素、又はシリコンが用いられる。

バッファ層１２の材料には、ノンドープの窒化ガリウム（ＧａＮ）が用いられている。バッファ層１２は、有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）を利用して、基板１１上に低温下で積層される。

第１半導体層１３の材料には、ノンドープの窒化ガリウム（ＧａＮ）が用いられている。第１半導体層１３は、有機金属気相成長法を利用して、バッファ層１２上に積層される。第１半導体層１３の厚みは、約１〜２μｍであるのが望ましい。一例では、第１半導体層１３の厚みは、約１．５μｍである。

第２半導体層１４の材料には、ノンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）が用いられている。第２半導体層１４のアルミニウムの組成比は約１０〜３０％であり、その厚みは約１０〜１００ｎｍであるのが望ましい。一例では、第２半導体層１４のアルミニウムの組成比が約２５％であり、その厚みが約２５ｎｍである。第２半導体層１４は、有機金属気相成長法を利用して、第１半導体層１３上に積層される。第２半導体層１４のバンドギャップは第１半導体層１３のバンドギャップよりも大きい。このため、第１半導体層１３と第２半導体層１４の第１ヘテロ接合面３２には、２次元電子ガス（２ＤＥＧ）が形成される。

第３半導体層１５の材料には、ノンドープの窒化ガリウム（ＧａＮ）が用いられている。第３半導体層１５の厚みは約０．０２〜２μｍであるのが望ましい。一例では、第３半導体層１５の厚みは、約４０ｎｍである。第３半導体層１５は、有機金属気相成長法を利用して、第２半導体層１４上に積層される。

第４半導体層１６の材料には、ノンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）が用いられている。第４半導体層１６のアルミニウムの組成比は約５〜３０％であり、その厚みは約２〜５０ｎｍであるのが望ましい。一例では、第４半導体層１６のアルミニウムの組成比が約１０％であり、その厚みが約５ｎｍである。第４半導体層１６は、有機金属気相成長法を利用して、第３半導体層１５上に積層される。第４半導体層１６のバンドギャップは第３半導体層１５のバンドギャップよりも大きい。このため、第３半導体層１５と第４半導体層１６の第２ヘテロ接合面３４には、２次元電子ガス（２ＤＥＧ）が形成される。

上記したように、第２半導体層１４と第４半導体層１６を比較すると、第２半導体層１４の厚みが相対的に厚く形成されている。さらに、第２半導体層１４と第４半導体層１６を比較すると、第２半導体層１４に含まれるアルミニウムの組成比が相対的に大きく調整されている。この結果、第１半導体層１３と第２半導体層１４のヘテロ接合面３２に形成される２次元電子ガス層の電子濃度が相対的に濃く調整され、第３半導体層１５と第４半導体層１６のヘテロ接合面３４に形成される２次元電子ガス層の電子濃度が相対的に薄く調整される。

半導体装置１はさらに、ドレイン電極２１と補助ゲート部２３と導通電極２５とゲート部２８とソース電極２９を備えている。これら電極構造は、平面視したときに、ストライプ状に配置されている。

ドレイン電極２１は、半導体積層体１０上に設けられており、ソース電極２９から所定距離を隔てて配置されている。ドレイン電極２１とソース電極２９の間の所定距離は、所望される耐圧に応じて適宜に調整される。ドレイン電極２１は、半導体積層体１０に形成された第１トレンチ２２内に充填されている。第１トレンチ２２は、第４半導体層１６と第３半導体層１５を貫通している。この例に代えて、第１トレンチ２２がさらに深く形成されていてもよく、第２半導体層１４を貫通して第１半導体層１３に達していてもよい。ドレイン電極２１の材料には、窒化物系の半導体材料に対してオーミック接触可能な材料が用いられるのが望ましい。一例では、ドレイン電極２１には、バナジウム（Ｖ）とアルミニウム（Ａｌ）とモリブテン（Ｍｏ）が積層した積層電極が用いられている。これにより、ドレイン電極２１は、第１半導体層１３と第２半導体層１４の第１ヘテロ接合面３２に形成される２次元電子ガス層に対してオーミック接触可能に構成されている。また、ドレイン電極２１は、シンタ処理（一例では、６００℃，５分）を利用して、オーミック性を向上させるのが望ましい。

補助ゲート部２３は、半導体積層体１０上に設けられており、ドレイン電極２１と導通電極２５の間に配置されている。補助ゲート部２３の材料には、窒化物系の半導体材料に対してショットキー接触可能な材料が用いられるのが望ましい。一例では、補助ゲート部２３には、ニッケル（Ｎｉ）、又はニッケル（Ｎｉ）と金（Ａｕ）の積層電極が用いられている。

導通電極２５は、半導体積層体１０上に設けられており、補助ゲート部２３とゲート部２８の間に配置されている。導通電極２５は、半導体積層体１０に形成された第２トレンチ２４内に充填されている。第２トレンチ２４は、第４半導体層１６と第３半導体層１５を貫通している。この例に代えて、第２トレンチ２４がさらに深く形成されていてもよく、第２半導体層１４を貫通して第１半導体層１３に達していてもよい。導通電極２５の材料には、窒化物系の半導体材料に対してオーミック接触可能な材料が用いられるのが望ましい。一例では、導通電極２５には、バナジウム（Ｖ）とアルミニウム（Ａｌ）とモリブテン（Ｍｏ）が積層した積層電極が用いられている。これにより、導通電極２５は、第１ヘテロ接合面３２及び第２ヘテロ接合面３４に形成される２次元電子ガス層の双方に対してオーミック接触可能に構成されている。また、導通電極２５は、シンタ処理（一例では、６００℃，５分）を利用して、オーミック性を向上されるのが望ましい。

ゲート部２８は、半導体積層体１０上に設けられており、導通電極２５とソース電極２９の間に配置されている。ゲート部２８は、ゲート絶縁膜２６とゲート電極２７を有している。ゲート電極２７は、ゲート絶縁膜２６を介して半導体積層体１０に対向している。一例では、ゲート絶縁膜２６の材料には窒化シリコン（ＳｉＮ），酸化シリコン（ＳｉＯ_２），又は酸化アルミニウム（Ａｌ_２Ｏ_３）が用いられており、ゲート電極２７の材料にはニッケル（Ｎｉ）とアルミニウム（Ａｌ）の積層電極が用いられている。また、ゲート部２８は、平面視したときに、一部が導通電極２５にオーバーラップするように形成されているとともに、一部がソース電極２９にもオーバーラップするように形成されている。このため、ゲート部２８は、導通電極２５とソース電極２９の間の全体に設けられており、導通電極２５とソース電極２９の間に存在する第２ヘテロ接合面３４の全体に対向している。

ソース電極２９は、半導体積層体１０上に設けられている。ソース電極２９の材料には、窒化物系の半導体材料に対してオーミック接触可能な材料が用いられるのが望ましい。一例では、ソース電極２９には、バナジウム（Ｖ）とアルミニウム（Ａｌ）とモリブテン（Ｍｏ）が積層した積層電極が用いられている。これにより、ソース電極２９は、第３半導体層１５と第４半導体層１６の第２ヘテロ接合面３４に形成される２次元電子ガス層に対してオーミック接触可能に構成されている。また、ソース電極２９は、シンタ処理（一例では、６００℃，５分）を利用して、オーミック性を向上させるのが望ましい。なお、ソース電極２９は、第１半導体層１３と第２半導体層１４の第１ヘテロ接合面３２から離れているので、第１ヘテロ接合面３２に形成される２次元電子ガス層に対して絶縁可能に構成されている。

半導体装置１は、２種類の高電子移動度トランジスタが直列に接続された構造と等価であると評価することができる。この場合、１つの高電子移動度トランジスタがドレイン電極２１と補助ゲート部２３と導通電極２５で構成されており、他の１つの高電子移動度トランジスタが導通電極２５とゲート部２８とソース電極２９で構成されている。

図２Ａに示されるように、半導体装置１の１つの例では、補助ゲート部２３とソース電極２９が短絡して用いられてもよい。あるいは、図２Ｂに示されるように、半導体装置１の他の１つの例では、補助ゲート部２３とゲート部２８が短絡して用いられてもよい。いずれの場合も、ゲート部２８に接地電圧が印加されるときに、補助ゲート部２３にも接地電圧が印加されるように構成されている。

次に、図１及び図３を参照して、半導体装置１のスイッチング動作を説明する。なお、以下の説明では、図２Ａに示されるように、補助ゲート部２３とソース電極２９が短絡する例について説明する。

半導体装置１は、ドレイン電極２１に正電圧を印加し、ソース電極２９に接地電圧を印加して用いられる。ゲート部２８のゲート電極２７に接地電圧が印加されるとき、第３半導体層１５と第４半導体層１６の第２ヘテロ接合面３４では、２次元電子ガス層が形成されない。このため、ドレイン電極２１とソース電極２９の間の電流経路は、このゲート部２８が対向する第２ヘテロ接合面３４において遮断され、半導体装置１はオフになる。なお、このとき、補助ゲート部２３にも接地電圧が印加される。

ゲート部２８のゲート電極２７に正電圧が印加されると、第３半導体層１５と第４半導体層１６の第２ヘテロ接合面３４に２次元電子ガス層が形成される。図１及び図３に示されるように、ソース電極２９から注入された電子は、第３半導体層１５と第４半導体層１６の第２ヘテロ接合面３４に形成された２次元電子ガス層を介して導通電極２５に達する。電子は、導通電極２５を利用して厚み方向に流れ、さらに、第１半導体層１３と第２半導体層１４の第１ヘテロ接合面３２に形成されている２次元電子ガス層を介してドレイン電極２１に流れる。

半導体装置１では、相対的に電子濃度が薄く調整されている第２ヘテロ接合面３４の２次元電子ガス層に対してゲート部２８が対向して設けられている。このため、半導体装置１では、ノーマリオフで動作することが実現されている。また、半導体装置１では、高耐圧化を目的として、ドレイン電極２１とソース電極２９の間の距離が長く形成されている。このような場合でも、電流経路の多くは、相対的に電子濃度の濃い第１ヘテロ接合面３２に形成される２次元電子ガス層を介して流れるので、オン抵抗の増大が抑制されている。このように、半導体装置１は、ノーマリオフで動作するとともに、高い耐圧と低いオン抵抗を備えることができる。

半導体装置１の他の特徴を整理する。
（１）図２に示されるように、半導体装置１は、２種類の高電子移動度トランジスタが直列に接続された構造と等価であると評価することができる。一方の高電子移動度トランジスタが高耐圧のノーマリオン型であり、他方のトランジスタが低耐圧のノーマリオフ型である。すなわち、半導体装置１は、導通電極を介して厚み方向にオフセットされた２つのヘテロ接合面を電気的に接続することで、２種類の高電子移動度トランジスタを省スペースに配置させることに成功したと評価することもできる。
（２）補助ゲート部２３が設けられていることにより、半導体装置１がオフしたときに、ドレイン電極２１と導通電極２５の間の電界が緩和される。
（３）半導体装置１は、第４半導体層１６上に第５半導体層としてのノンドープの窒化ガリウムのキャップ層を備えていてもよい。キャップ層が設けられていることにより、コラプス現象が抑制される。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：半導体積層体
１１：基板
１２：バッファ層
１３：第１半導体層
１４：第２半導体層
１５：第３半導体層
１６：第４半導体層
２１：ドレイン電極
２２：第１トレンチ
２３：補助ゲート部
２４：第２トレンチ
２５：導通電極
２８：ゲート部
２９：ソース電極
３２：第１ヘテロ接合面
３４：第２ヘテロ接合面

Claims (7)

1. 半導体積層体と、
   前記半導体積層体上に設けられているドレイン電極と、
   前記半導体積層体上に設けられているとともに、前記ドレイン電極から離れて配置されているソース電極と、
   前記半導体積層体上に設けられているとともに、前記ドレイン電極と前記ソース電極の間に配置されているゲート部と、
   前記半導体積層体上に設けられているとともに、前記ドレイン電極と前記ゲート部の間に設けられている導通電極と、を備えており、
   前記半導体積層体は、第１半導体層、第２半導体層、第３半導体層、及び第４半導体層を有しており、
   前記第１半導体層と前記第２半導体層のバンドギャップは異なっており、前記第１半導体層と前記第２半導体層によって第１ヘテロ接合面が構成されており、
   前記第３半導体層と前記第４半導体層のバンドギャップは異なっており、前記第３半導体層と前記第４半導体層によって第２ヘテロ接合面が構成されており、
   前記ドレイン電極は、前記第１ヘテロ接合面に形成される２次元電子ガス層に対して電気的に接続可能に構成されており、
   前記ソース電極は、前記第１ヘテロ接合面に形成される２次元電子ガス層から電気的に絶縁可能に構成されているとともに、前記第２ヘテロ接合面に形成される２次元電子ガス層に対して電気的に接続可能に構成されており、
   前記ゲート部は、前記第２ヘテロ接合面に対向しており、
   前記導通電極は、前記第１ヘテロ接合面及び前記第２ヘテロ接合面に形成される２次元電子ガス層の双方に対して電気的に接続可能に構成されており、
   前記第１ヘテロ接合面に形成される２次元電子ガス層の電子濃度は、前記第２ヘテロ接合面に形成される２次元電子ガス層の電子濃度よりも濃い半導体装置。
2. 前記半導体積層体上に設けられているとともに、前記ドレイン電極と前記導通電極の間に設けられている補助ゲート部をさらに備えており、
   前記補助ゲート部は、前記ゲート部に接地電圧が印加されるときに接地電圧が印加されるように構成されている請求項１に記載の半導体装置。
3. 前記半導体積層体上に設けられているとともに、前記ドレイン電極と前記導通電極の間に設けられている補助ゲート部をさらに備えており、
   前記補助ゲート部は、前記ソース電極に接続されている請求項１に記載の半導体装置。
4. 前記第１半導体層、前記第２半導体層、前記第３半導体層、及び前記第４半導体層は、この順で積層している請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記第２半導体層のバンドギャップは、前記第１半導体層のバンドギャップよりも広く、
   前記第４半導体層のバンドギャップは、前記第３半導体層のバンドギャップよりも広い請求項４に記載の半導体装置。
6. 前記ドレイン電極は、前記半導体積層体に形成されている第１トレンチ内に充填されている請求項４又は５に記載の半導体装置。
7. 前記導通電極は、前記半導体積層体に形成されている第２トレンチ内に充填されている請求項４〜６のいずれか一項に記載の半導体装置。
   

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