JP5474458B2 - 半導体装置及びこれを備えるデータ処理システム - Google Patents

Description

本発明は半導体装置及びこれを備えるデータ処理システムに関し、特に、ＯＤＴ（On Die Termination）機能を有する半導体装置及びこれを備えるデータ処理システムに関する。

ＤＲＡＭ（Dynamic Random Access Memory）のように、外部バス上に複数のチップが並列接続される半導体装置においては、出力バッファがハイインピーダンス状態（Ｈｉ−Ｚ）となっているチップによって信号の反射が生じることがある。このような信号の反射が生じると外部バス上の信号品質が低下することから、ＤＤＲ２型やＤＤＲ３型のＳＤＲＡＭ（Synchronous DRAM）のように高いデータ転送レートが要求される半導体装置においては、出力回路を終端抵抗として機能させるＯＤＴ（On Die Termination）機能が備えられていることがある。

半導体装置にＯＤＴ機能を持たせれば、マザーボード上に終端抵抗器を設ける必要がなくなるため、部品点数を削減することができるとともに、信号の反射をより効果的に防止することができることから、外部バス上の信号品質を高めることが可能となる。

ＯＤＴ動作のオン／オフは、半導体装置の外部から供給される外部ＯＤＴ信号に基づいて行われる。ここで、外部ＯＤＴ信号が活性化してからＯＤＴ動作がオンするまでの時間はＯＤＴレイテンシ（ＯＤＴＬ）と呼ばれている。ＯＤＴＬの値は、ＤＤＲ２型のＳＤＲＡＭでは２クロックサイクルに固定されていたが、ＤＤＲ３型のＳＤＲＡＭではＡＬ＋ＣＷＬ−２で定義される。これは、ＯＤＴＬの値を２クロックサイクルに固定すると、クロック周波数の向上によってクロックサイクルが短くなると、ＯＤＴ動作のオン／オフが間に合わなくなってしまうからである。ここで、「ＡＬ」とはアディティブレイテンシであり、カラムコマンドの前倒し投入サイクルを指す。また、「ＣＷＬ」とはライトコマンドの投入からライトデータの入力までのクロックサイクルを指す。

一例として、ＤＤＲ３型のＳＤＲＡＭでは、ＡＬ＝０，３〜１３ｔＣＫ、ＣＷＬ＝５〜１０ｔＣＫである。したがって、ＯＤＴＬの値は３〜２１ｔＣＫである。ここで、「ｔＣＫ」とはクロックサイクルを指す。このように、ＤＤＲ３型のＳＤＲＡＭにおいては、ＯＤＴのレイテンシ幅が広く且つ非常に大きな値となり得ることから、内部にＯＤＴ用の可変レイテンシカウンタを設ける必要がある。

他方、ＤＤＲ３型のＳＤＲＡＭにおいては、スローパワーダウンモードにエントリすると、ＯＤＴＬをゼロにしなければならない。これは、スローパワーダウンモードにエントリすると消費電力低減のためにＤＬＬ回路の動作が停止するため、レイテンシを正しくカウントすることができなくなるからである。したがって、ＤＬＬ回路が動作している通常モード時においては、ＯＤＴＬがＡＬ＋ＣＷＬ−２で定義される同期モードでＯＤＴ動作が行われ、ＤＬＬ回路が停止しているスローパワーダウンモード時においては、非同期モードでＯＤＴ動作が行われる。そして、スローパワーダウンモードから通常モードに復帰する際には、ＤＬＬ回路の動作を安定させるための一定期間が経過した後、同期モードによる正確なＯＤＴ動作が可能となる。ＤＬＬ回路の動作を安定させるための一定期間は「ｔＸＰＤＬＬ」と呼ばれ、ＤＤＲ３型のＳＤＲＡＭでは２４ｎｓと定められている。

ここで問題となるのは、外部ＯＤＴ信号が活性化している途中でスローパワーダウンモードから通常モードに遷移するケースである。この場合、ＯＤＴ動作が非同期モードから同期モードに途中で切り替わるため、回路構成によっては、ＯＤＴオンの状態を保持すべきであるにもかかわらず、一時的にＯＤＴオフとなってしまうことが考えられる。このようなケースは、例えば、同期モード用のＯＤＴ信号パスと非同期モード用のＯＤＴ信号パスを設け、モードに応じてこれら信号パスからの出力を選択する場合において生じる。これは、内部ＯＤＴ信号が同期モード用のＯＤＴ信号パスを通過するためには上述したＯＤＴＬの経過が必要となるため、出力の選択を非同期モード用のＯＤＴ信号パスから同期モード用のＯＤＴ信号パスに直ちに切り替えると、ＯＤＴ動作が途切れてしまうからである。

このような問題を解決する方法としては、特許文献１に記載された方法が提案されている。特許文献１に記載された方法は、ＯＤＴ信号のレイテンシをカウントするカウンタだけでなく、クロックイネーブル信号（スローパワーダウンモードへのエントリ及びイグジットを指定する外部信号）のレイテンシをカウントするカウンタを設けておき、非同期モードから同期モードに遷移した場合、同期モード用のＯＤＴ信号パスと非同期モード用のＯＤＴ信号パスの切り替えを直ちに行うのではなく、クロックイネーブル信号のレイテンシをカウントするカウンタの出力を待ってから切り替えを行うというものである。これによれば、非同期モードから同期モードに遷移した場合であっても、ＯＤＴＬが経過した後に同期モード用のＯＤＴ信号パスが有効となることから、ＯＤＴ動作が途切れるという問題がなくなる。

特開２００７−１１５３６６号公報

しかしながら、特許文献１に記載された方法では、ＯＤＴ信号のレイテンシをカウントするカウンタの他に、クロックイネーブル信号のレイテンシをカウントするカウンタが必要となることから、回路規模が大きくなり、消費電力も大きくなるという問題があった。

尚、上述した問題は、ＤＤＲ３型のＳＤＲＡＭに限るものではなく、クロック信号に同期してＯＤＴを活性化させる同期モードと、クロック信号に非同期でＯＤＴを活性化させる非同期モードとを備えた半導体装置において共通に生じる問題である。

本発明による半導体装置は、第１のクロック信号に基づき生成される第２のクロック信号に同期してＯＤＴを活性化させる同期モードと、前記第２のクロック信号に非同期でＯＤＴを活性化させる非同期モードと、を備えた半導体装置であって、第１の内部ＯＤＴ信号を受けてから前記第１クロック信号を所定数カウントした後、第２の内部ＯＤＴ信号を出力するＦＩＦＯカウンタと、前記非同期モードから前記同期モードへ遷移した後、少なくとも前記第１のクロック信号が前記所定数入力されるまでの間、遷移時における前記第１の内部ＯＤＴ信号の論理値と同じ論理値を持つ前記第２の内部ＯＤＴ信号が出力されるよう、前記ＦＩＦＯカウンタを制御するカウンタ制御回路と、を備えることを特徴とする。

本発明によれば、非同期モードから同期モードへ遷移した場合、一定期間は遷移時における第１の内部ＯＤＴの論理値と同じ論理値を持つ第２の内部ＯＤＴ信号が出力されることから、クロックイネーブル信号のレイテンシをカウントするカウンタを別途設けることなく、ＯＤＴ動作の中断を防止することが可能となる。これにより回路規模が縮小されるため、チップ面積を低減することが可能となるとともに、消費電力を低減することも可能となる。

本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 第１の実施形態によるＯＤＴ制御回路１００の回路図である。 ＡＬカウンタ１１０及びカウンタ制御回路１２０の回路図である。 第１の実施形態によるＯＤＴ制御回路１００の動作を説明するためのタイミング図である。 第２の実施形態によるＯＤＴ制御回路２００の回路図である。 第２の実施形態によるＯＤＴ制御回路２００の動作を説明するためのタイミング図である。 第３の実施形態によるＯＤＴ制御回路３００の回路図である。 ＯＤＴラッチ回路３０１及びＣＫＥラッチ回路３０２の回路図である。 第３の実施形態によるＯＤＴ制御回路３００の動作を説明するためのタイミング図である。 ＳＤＲＡＭ１０を用いたデータ処理システムのブロック図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。

本実施形態による半導体装置１０はＤＤＲ３型のＳＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１２、ＯＤＴ端子１３、コマンド端子１４ａ〜１４ｄ、アドレス端子１５及びデータ入出力端子１６を備えている。その他、データストローブ端子や電源端子なども備えられているが、これらについては図示を省略してある。

クロック端子１１ａ，１１ｂは、それぞれ外部クロックＣＫ，／ＣＫが供給される端子であり、供給された外部クロックＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロックＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロックＣＫ，／ＣＫを受けて単相の内部クロック信号ＩＣＬＫ０を生成する。内部クロック信号ＩＣＬＫ０は、後述するＯＤＴ制御回路１００（２００，３００）に供給される他、各種内部回路に供給され動作クロックとして用いられる。ＯＤＴ制御回路１００（２００，３００）の回路構成については後述する。

クロックイネーブル端子１２は、外部クロックイネーブル信号ＣＫＥが供給される端子であり、供給された外部クロックイネーブル信号ＣＫＥは、ＣＫＥ入力回路２２に供給される。ＣＫＥ入力回路２２は、外部クロックイネーブル信号ＣＫＥを受け、これに基づいて内部クロックイネーブル信号ＩＣＫＥ０を生成する回路である。内部クロックイネーブル信号ＩＣＫＥ０は、少なくともＯＤＴ制御回路１００（２００，３００）に供給される。

ＯＤＴ端子１３は、外部ＯＤＴ信号ＯＤＴが供給される端子であり、供給された外部ＯＤＴ信号ＯＤＴは、ＯＤＴ入力回路２３に供給される。外部ＯＤＴ信号ＯＤＴとは、データ入出力回路７０を終端抵抗器として機能させるための信号である。ＯＤＴ入力回路２３は、外部ＯＤＴ信号ＯＤＴを受け、これに基づいて内部ＯＤＴ信号ＩＯＤＴ０を生成する。内部ＯＤＴ信号ＩＯＤＴ０は、少なくともＯＤＴ制御回路１００（２００，３００）に供給される。

コマンド端子１４ａ〜１４ｄは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びチップセレクト信号／ＣＳが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路２４に供給される。コマンド入力回路２４に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３１に供給される。コマンドデコーダ３１は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路４１、カラム系制御回路４２及びモードレジスタ４３などに供給される。各種内部コマンドＩＣＭＤのうち、モードレジスタセットコマンドＭＲＳは、モードレジスタ４３に供給され、セルフリフレッシュ信号ＳＥＬＦ及びアイドル信号ＩＤＬＥはＯＤＴ制御回路１００（２００，３００）に供給される。また、セルフリフレッシュ信号ＳＥＬＦは入力回路２１，２３にも供給され、これが活性化すると、入力回路２１，２３の動作が停止する。

アドレス端子１５は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路２５に供給される。アドレス入力回路２５の出力は、アドレスラッチ回路３２に供給される。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路４１に供給され、カラムアドレスについてはカラム系制御回路４２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ４３に供給され、これによってモードレジスタ４３の内容が更新される。

ロウ系制御回路４１の出力は、ロウデコーダ５１に供給される。ロウデコーダ５１は、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路５３内の対応するセンスアンプＳＡに接続されている。

また、カラム系制御回路４２の出力は、カラムデコーダ５２に供給される。カラムデコーダ５２は、センス回路５３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ５２によって選択されたセンスアンプＳＡは、データアンプ５４に接続される。データアンプ５４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路７０に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路７０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。

データ入出力端子１６は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路７０に接続されている。データ入出力回路７０には内部クロック信号ＩＣＬＫ２が供給されており、リード動作時においては内部クロック信号ＩＣＬＫ２に同期してリードデータを出力する。内部クロック信号ＩＣＬＫ２は、ＤＬＬ回路８０によって生成される位相制御されたクロック信号である。ＤＬＬ回路８０は、ＯＤＴ制御回路１００（２００，３００）より供給される内部クロック信号ＩＣＬＫ１を受け、これを用いて外部クロック信号ＣＫ，／ＣＫに対して位相制御された内部クロック信号ＩＣＬＫ２を生成する。

また、データ入出力回路７０には内部ＯＤＴ信号ＩＯＤＴ５も供給されており、ＯＤＴ動作時においては終端抵抗器として機能する。ＯＤＴ動作は、ＤＬＬ回路８０が動作を行っている場合には、内部クロック信号ＩＣＬＫ２に同期してオン／オフされる。つまり、同期モードでＯＤＴ動作が行われる。これに対し、ＤＬＬ回路８０が動作を停止している場合には、内部クロック信号ＩＣＬＫ２とは非同期にＯＤＴ動作が行われる。つまり、非同期モードでＯＤＴ動作が行われる。ＤＬＬ回路８０は、外部クロックイネーブル信号ＣＫＥが非活性レベル（ローレベル）とされた場合や、セルフリフレッシュ信号ＳＥＬＦ又はアイドル信号ＩＤＬＥが活性化された場合に動作を停止する。

外部クロックイネーブル信号ＣＫＥが非活性レベル（ローレベル）になると、ＳＤＲＡＭ１０はパワーダウンモードにエントリする。パワーダウンモードには、ファストパワーダウンモードとスローパワーダウンモードがあり、いずれのパワーダウンモードにエントリするかは、モードレジスタ４３への設定値によってあらかじめ定められる。ファストパワーダウンモードとは、パワーダウン中にＤＬＬ回路８０をそのまま動作させておくモードであり、通常動作への復帰を高速に行うことができる。これに対し、スローパワーダウンモードとは、パワーダウン中にＤＬＬ回路８０を停止させるモードであり、消費電力をより低減することが可能であるが、通常動作への復帰に時間がかかる。また、スローパワーダウンモードではＤＬＬ回路８０が停止することから、パワーダウン中のＯＤＴ動作が非同期となる。以下、パワーダウンモードと言うときには、スローパワーダウンモードを指す。

図２は、第１の実施形態によるＯＤＴ制御回路１００の回路図である。

図２に示すように、ＯＤＴ制御回路１００は、内部ＯＤＴ信号ＩＯＤＴ０をラッチするＯＤＴラッチ回路１０１と、内部クロックイネーブル信号ＩＣＫＥ０をラッチするＣＫＥラッチ回路１０２を備えている。これらラッチ回路１０１，１０２は、いずれも内部クロック信号ＩＣＬＫ０に同期したラッチ動作を行う回路である。したがって、ラッチ回路１０１，１０２の出力である内部ＯＤＴ信号ＩＯＤＴ１及び内部クロックイネーブル信号ＩＣＫＥ１は、いずれも内部クロック信号ＩＣＬＫ０に同期した信号となる。

さらに、ＯＤＴ制御回路１００は、ラッチ回路１０１の出力である内部ＯＤＴ信号ＩＯＤＴ１を受けてから、内部クロック信号ＩＣＬＫ０をアディティブレイテンシ分カウントした後、内部ＯＤＴ信号ＩＯＤＴ３として出力するＡＬカウンタ１１０を備えている。ＡＬカウンタ１１０はいわゆるＦＩＦＯカウンタであり、次々に入力される内部ＯＤＴ信号ＩＯＤＴ１を内部ＯＤＴ信号ＩＯＤＴ３として先入れ先出し方式で順次出力する。ＡＬカウンタ１１０にはモードレジスタ４３の出力であるモード信号ＭＲが供給されており、これによって内部クロック信号ＩＣＬＫ０のカウント数、すなわちアディティブレイテンシの変更が可能である。ＡＬカウンタ１１０の回路構成については後述する。

ＡＬカウンタ１１０の出力である内部ＯＤＴ信号ＩＯＤＴ３は、ＣＷＬカウンタ１０３に供給される。ＣＷＬカウンタ１０３は、内部ＯＤＴ信号ＩＯＤＴ３を受けてから、内部クロック信号ＩＣＬＫ３をＣＡＳライトレイテンシ−２クロックサイクル分カウントした後、内部ＯＤＴ信号ＩＯＤＴ４として出力する回路である。ＣＷＬカウンタ１０３もＦＩＦＯカウンタであり、次々に入力される内部ＯＤＴ信号ＩＯＤＴ３を内部ＯＤＴ信号ＩＯＤＴ４として先入れ先出し方式で順次出力する。ＣＷＬカウンタ１０３にもモード信号ＭＲが供給されており、これによって内部クロック信号ＩＣＬＫ３のカウント数、すなわちＣＡＳライトレイテンシを変更することが可能である。

ＣＷＬカウンタ１０３を通過した内部ＯＤＴ信号ＩＯＤＴ４と、ＣＷＬカウンタ１０３を通過していない内部ＯＤＴ信号ＩＯＤＴ３は、いずれもマルチプレクサ１０４に入力される。マルチプレクサ１０４は、内部ＯＤＴ信号ＩＯＤＴ３，ＩＯＤＴ４のいずれか一方を選択し、これを内部ＯＤＴ信号ＩＯＤＴ５として出力する回路である。その選択は、ＣＷＬカウンタ１０５の出力であるパワーダウン信号ＳｌｏｗＰＤ３によって行われる。

また、ラッチ回路１０１，１０２の出力である内部ＯＤＴ信号ＩＯＤＴ１及び内部クロックイネーブル信号ＩＣＫＥ１は、いずれもカウンタ制御回路１２０に供給される。カウンタ制御回路１２０は、これら内部ＯＤＴ信号ＩＯＤＴ１及び内部クロックイネーブル信号ＩＣＫＥ１並びにアイドル信号ＩＤＬＥを受け、これらに基づいて、パワーダウン信号ＳｌｏｗＰＤ０、セット信号ＳＥＴ及びリセット信号ＲＳＴを生成する回路である。カウンタ制御回路１２０の回路構成については後述する。

パワーダウン信号ＳｌｏｗＰＤ０は、通常モード時においてはローレベル、パワーダウンモード（正確にはスローパワーダウンモード）時においてはハイレベルとなる信号である。図２に示すように、パワーダウン信号ＳｌｏｗＰＤ０の反転信号と内部クロック信号ＩＣＬＫ０は、アンドゲート１０６に入力され、その出力が内部クロック信号ＩＣＬＫ１として用いられる。内部クロック信号ＩＣＬＫ１はＤＬＬ回路８０への入力クロックであり、したがって、パワーダウン信号ＳｌｏｗＰＤ０がハイレベルに活性化すると、ＤＬＬ回路８０の動作が停止する。

また、パワーダウン信号ＳｌｏｗＰＤ０は、遅延回路１０７によって遅延され、遅延された信号がパワーダウン信号ＳｌｏｗＰＤ２として用いられる。遅延回路１０７の遅延量は、ｔＸＰＤＬＬ−ＣＷＬ−２に設定されている。ｔＸＰＤＬＬとは、ＤＬＬ回路８０が動作を再開した後、内部クロック信号ＩＣＬＫ２が安定するまでの期間であり、既に説明したとおり、ＤＤＲ３型のＳＤＲＡＭでは２４ｎｓと定められている。図２に示すように、パワーダウン信号ＳｌｏｗＰＤ２の反転信号と内部クロック信号ＩＣＬＫ２は、アンドゲート１０８に入力され、その出力が内部クロック信号ＩＣＬＫ３として用いられる。内部クロック信号ＩＣＬＫ３はＣＷＬカウンタ１０３への入力クロックであり、したがって、パワーダウン信号ＳｌｏｗＰＤ２がハイレベルに活性化するとＣＷＬカウンタ１０３の動作が停止する。

パワーダウン信号ＳｌｏｗＰＤ２は、ＣＷＬカウンタ１０５にも入力される。ＣＷＬカウンタ１０５もＦＩＦＯカウンタであり、パワーダウン信号ＳｌｏｗＰＤ２をＣＡＳライトレイテンシ−２クロックサイクル分遅延させた後、これをパワーダウン信号ＳｌｏｗＰＤ３として出力する。ＣＷＬカウンタ１０５にもモード信号ＭＲが供給されており、これによって内部クロック信号ＩＣＬＫ０のカウント数、すなわちＣＡＳライトレイテンシを変更することができる。

上述の通り、パワーダウン信号ＳｌｏｗＰＤ３はマルチプレクサ１０４に対する選択信号として用いられる。具体的には、パワーダウン信号ＳｌｏｗＰＤ３がローレベル、すなわち通常モードである場合には、ＣＷＬカウンタ１０３を通過した内部ＯＤＴ信号ＩＯＤＴ４が選択され、逆に、パワーダウン信号ＳｌｏｗＰＤ３がハイレベル、すなわちパワーダウンモードである場合には、ＣＷＬカウンタ１０３を通過していない内部ＯＤＴ信号ＩＯＤＴ３が選択される。

図３は、ＡＬカウンタ１１０及びカウンタ制御回路１２０の回路図である。

図３に示すように、ＡＬカウンタ１１０は、従属接続された複数のレジスタ回路１１１_１〜１１１_１３と、レジスタ回路１１１_１〜１１１_１３のいずれかの出力を内部ＯＤＴ信号ＩＯＤＴ３として取り出すマルチプレクサ１１２とを含む。初段のレジスタ回路１１１_１には、内部ＯＤＴ信号ＩＯＤＴ１が入力されている。これらレジスタ回路１１１_１〜１１１_１３のクロック入力端には、内部クロック信号ＩＣＬＫ０が共通に入力されている。これにより、レジスタ回路１１１_１〜１１１_１３は、内部クロック信号ＩＣＬＫ０に同期してシフト動作を行うシフトレジスタとして機能する。

また、レジスタ回路１１１_１〜１１１_１３にはいずれもセット入力端Ｓ及びリセット入力端Ｒが設けられている。セット入力端Ｓにはカウンタ制御回路１２０により供給されるセット信号ＳＥＴが供給されており、セット信号ＳＥＴが活性化すると全てのレジスタ回路１１１_１〜１１１_１３がセットされる。つまり、全ての出力がハイレベルとなる。また、リセット入力端Ｒにはカウンタ制御回路１２０により供給されるリセット信号ＲＳＴが供給されており、リセット信号ＲＳＴが活性化すると全てのレジスタ回路１１１_１〜１１１_１３がリセットされる。つまり、全ての出力がローレベルとなる。

マルチプレクサ１１２にはレジスタ回路１１１_３〜１１１_１３の出力が供給されており、モード信号ＭＲに基づき、いずれか一つの出力が選択される。上述の通り、ＡＬカウンタ１１０に供給されるモード信号ＭＲは、アディティブレイテンシの値を示す信号である。

一方、カウンタ制御回路１２０は、アンドゲート１２１〜１２３からなり、内部ＯＤＴ信号ＩＯＤＴ１、内部クロック信号ＩＣＬＫ１及びアイドル信号ＩＤＬＥを受けて、パワーダウン信号ＳｌｏｗＰＤ０、セット信号ＳＥＴ及びリセット信号ＲＳＴを生成する。パワーダウン信号ＳｌｏｗＰＤ０はアンドゲート１２１によって生成され、図２に示す回路構成から明らかなとおり、内部クロック信号ＩＣＬＫ１がローレベル（非活性レベル）であり且つアイドル信号ＩＤＬＥがハイレベル（活性レベル）である場合に、ハイレベルに活性化される。その他の場合は、パワーダウン信号ＳｌｏｗＰＤ０はローレベルに非活性化される。

また、パワーダウン信号ＳｌｏｗＰＤ０がハイレベルに活性化している場合には、内部ＯＤＴ信号ＩＯＤＴ１の論理レベルに応じてセット信号ＳＥＴ又はリセット信号ＲＳＴが活性化される。具体的には、パワーダウン信号ＳｌｏｗＰＤ０がハイレベルに活性化している場合において、内部ＯＤＴ信号ＩＯＤＴ１がハイレベルであればアンドゲート１２２によりセット信号ＳＥＴが活性化し、内部ＯＤＴ信号ＩＯＤＴ１がローレベルであればアンドゲート１２３によりリセット信号ＲＳＴが活性化する。これにより、パワーダウン時においては、内部ＯＤＴ信号ＩＯＤＴ１の論理レベルに応じ、ＡＬカウンタ１１０に含まれるレジスタ回路１１１_１〜１１１_１３が全てセット又は全てリセットされることになる。

以上が第１の実施形態によるＯＤＴ制御回路１００の回路構成である。次に、第１の実施形態によるＯＤＴ制御回路１００の動作について説明する。

図４は、第１の実施形態によるＯＤＴ制御回路１００の動作を説明するためのタイミング図である。図４においては一例として、ＡＬ＝３、ＣＷＬ＝５である場合を示している。

図４に示す例では、外部クロック信号ＣＫのアクティブエッジ＃１〜＃５までの期間において外部クロックイネーブル信号ＣＫＥがローレベルであり、アクティブエッジ＃６以降の期間において外部クロックイネーブル信号ＣＫＥがハイレベルである。また、アクティブエッジ＃４〜＃９までの期間において外部ＯＤＴ信号ＯＤＴがハイレベルであり、その他の期間において外部ＯＤＴ信号ＯＤＴがローレベルである。つまり、外部ＯＤＴ信号ＯＤＴがハイレベルとなっている途中であるアクティブエッジ＃６において、外部クロックイネーブル信号ＣＫＥがローレベルからハイレベルに変化している。すなわち、アクティブエッジ＃６のタイミングでＯＤＴ動作が非同期モードから同期モードに遷移する状態を示している。

具体的には、アクティブエッジ＃６に応答して内部クロックイネーブル信号ＩＣＫＥ１もハイレベルに変化し、パワーダウン信号ＳｌｏｗＰＤ０がローレベルに変化することにより同期モードとなる。他方、アクティブエッジ＃４において内部ＯＤＴ信号ＩＯＤＴ１がハイレベルに変化していることから、同期モードであれば、ＡＬの値である３クロックサイクル後、すなわち、アクティブエッジ＃７に同期してＡＬカウンタ１１０からハイレベルの内部ＯＤＴ信号ＩＯＤＴ３が出力されるはずである。しかしながら、アクティブエッジ＃６以前は非同期モードであり、この期間におけるＡＬカウンタ１１０の内容は、通常であれば保証されないことから、ＯＤＴ動作が途切れる可能性がある。

この点、本実施形態では、パワーダウン信号ＳｌｏｗＰＤ０がハイレベルである期間においては、内部ＯＤＴ信号ＩＯＤＴ１の論理レベルに応じてＡＬカウンタ１１０が全てセット又はリセットされることから、ＡＬカウンタ１１０によるアディティブレイテンシのカウント動作を待つことなく、内部ＯＤＴ信号ＩＯＤＴ１の論理レベルと内部ＯＤＴ信号ＩＯＤＴ３の論理レベルは直ちに一致することになる。図４に示すタイミング図に即して言えば、ハッチングを施した期間Ａについては、通常であれば、内部ＯＤＴ信号ＩＯＤＴ３の論理レベルが保証されないのであるが、本例では、この期間Ａがハイレベルに固定されることから、ＯＤＴ動作が途切れることがなくなる。ここで、期間Ａとは、内部ＯＤＴ信号ＩＯＤＴ１が変化（本例ではハイレベルに遷移）し、さらにパワーダウン信号ＳｌｏｗＰＤ０がローレベルに変化した後、アディティブレイテンシが経過するまでの期間である。

その後、アクティブエッジ＃１０において外部ＯＤＴ信号ＯＤＴがローレベルに変化すると、ＡＬカウンタ１１０によってアディティブレイテンシがカウントされ、さらに、ＣＷＬカウンタ１０３によってＣＡＳライトレイテンシがカウントされると、内部ＯＤＴ信号ＩＯＤＴ４がローレベルに変化し、ＯＤＴがオフとなる。

このように、本実施形態によれば、パワーダウンモード中におけるＡＬカウンタ１１０の値が内部ＯＤＴ信号ＩＯＤＴ１に基づいて全てセット又は全てリセットされることから、非同期モードから同期モードへの遷移に際してＯＤＴ動作が途切れることが無くなる。しかも、特許文献１のようにクロックイネーブル信号のレイテンシをカウントするカウンタを設ける必要がないことから、回路規模を縮小することができるとともに、消費電力を低減することが可能となる。

また、パワーダウンモードにおいては、ＡＬカウンタ１１０の値が全てセット又は全てリセットされるため、バイパス経路及びマルチプレクサを設けることなく、ＡＬカウンタ１１０をバイパスしたのと同じ効果を得ることができる。このため、マルチプレクサの介在によって動作マージンが低下することがない。

尚、上記実施形態では、セット信号ＳＥＴ又はリセット信号ＲＳＴに基づいて、ＡＬカウンタ１１０内のシフトレジスタを構成する全てのレジスタ回路１１１_１〜１１１_１３をセット又はリセットしているが、必ずしも全てのレジスタ回路１１１_１〜１１１_１３をセット又はリセットする必要はなく、少なくとも、初段のレジスタ回路１１１_１を含むアディティブレイテンシ分のレジスタ回路をセット又はリセットすれば足りる。例えば、ＡＬ＝３であれば、レジスタ回路１１１_１〜１１１_３をセット又はリセットすれば足りる。これは、アディティブレイテンシ数を超える回路部分（ＡＬ＝３の場合はレジスタ回路１１１_４〜１１１_１３）は、実際には使用されないからである。

次に、第２の実施形態によるＯＤＴ制御回路２００について説明する。

図５は、第２の実施形態によるＯＤＴ制御回路２００の回路図である。本実施形態によるＯＤＴ制御回路２００は、図２に示したＯＤＴ制御回路１００の代わりに用いることができる。

図５に示すように、ＯＤＴ制御回路２００は上述したＯＤＴ制御回路１００と比べると、ＣＷＬカウンタ１０３，１０５及びマルチプレクサ１０４が削除され、その代わりに、ＣＷＬカウンタ２０１が設けられている。さらに、遅延回路１０７の代わりに、遅延量がｔＸＰＤＬＬである遅延回路２０２が設けられている。その他の点については、上述したＯＤＴ制御回路１００と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。

ＣＷＬカウンタ２０１は、上述したＣＷＬカウンタ１０３と同じ役割を果たすとともに、セット信号ＳＥＴに応答してその内容が全てセットされ、リセット信号ＲＳＴに応答してその内容が全てリセットされる機能を有している。つまり、ＡＬカウンタ１１０と類似した動作を行う。

図６は、第２の実施形態によるＯＤＴ制御回路２００の動作を説明するためのタイミング図である。図６においても、一例としてＡＬ＝３、ＣＷＬ＝５である場合を示しており、且つ、図４と同じ外部信号が入力されている。

図６に示すように、本実施形態では、アクティブエッジ＃４において外部ＯＤＴ信号ＯＤＴがハイレベルに活性化すると、これに応答してＡＬカウンタ１１０及びＣＷＬカウンタ２０１内のシフトレジスタが全てセットされるため、内部ＯＤＴ信号ＩＯＤＴ３，ＩＯＤＴ５が直ちにハイレベルとなる。このうち、内部ＯＤＴ信号ＩＯＤＴ３については、既に説明したとおりであり、期間Ａにおいてハイレベルが保証される。

一方、内部ＯＤＴ信号ＩＯＤＴ５についても、ＣＷＬカウンタ２０１内のシフトレジスタが全てセットされることにより直ちにハイレベルとなり、この状態は、期間Ｂに亘って保証される。期間Ｂとは、内部ＯＤＴ信号ＩＯＤＴ１が変化（本例ではハイレベルに遷移）し、さらにパワーダウン信号ＳｌｏｗＰＤ０がローレベルに変化した後、遅延回路２０２の遅延量であるｔＸＰＤＬＬが経過し、さらに、ＣＡＳライトレイテンシ−２クロックサイクルが経過するまでの期間である。したがって、本来の内部ＯＤＴ信号ＩＯＤＴ５が出力されるまでの期間Ｂにおいて内部ＯＤＴ信号ＩＯＤＴ５の論理レベルが固定されることになる。

このように、本実施形態によれば、第１の実施形態による効果に加え、イネーブル信号ＣＫＥに対応したＣＷＬカウンタが不要となることから、回路規模をさらに縮小することができるとともに、消費電力をさらに低減することが可能となる。

また、ＣＷＬカウンタ２０１の後段にマルチプレクサを設ける必要がなくなることから、マルチプレクサの介在によるマージンの減少も生じない。

さらに、遅延回路２０２の遅延量がｔＸＰＤＬＬであることから、パワーダウン信号ＳｌｏｗＰＤ０がローレベルに変化した後、ｔＸＰＤＬＬが経過するまで内部クロック信号ＩＣＬＫ３は出力されない。このため、ＤＬＬ回路８０の安定化に要する時間を十分に確保することが可能となる。

尚、上記実施形態では、セット信号ＳＥＴ又はリセット信号ＲＳＴに基づいて、ＣＷＬカウンタ２０１内のシフトレジスタを構成する全てのレジスタ回路をセット又はリセットしているが、必ずしも全てのレジスタ回路をセット又はリセットする必要はなく、少なくとも、初段のレジスタ回路を含むＣＡＳライトレイテンシ−２クロックサイクル分のレジスタ回路をセット又はリセットすれば足りる。これは、ＣＡＳライトレイテンシ−２クロックサイクル数を超える回路部分は、実際には使用されないからである。

次に、第３の実施形態によるＯＤＴ制御回路３００について説明する。

図７は、第３の実施形態によるＯＤＴ制御回路３００の回路図である。本実施形態によるＯＤＴ制御回路３００は、図２に示したＯＤＴ制御回路１００又は図５に示したＯＤＴ制御回路２００の代わりに用いることができる。

図７に示すように、ＯＤＴ制御回路３００においては、上述したＯＤＴ制御回路２００に含まれていたＯＤＴラッチ回路１０１及びＣＫＥラッチ回路１０２がそれぞれＯＤＴラッチ回路３０１及びＣＫＥラッチ回路３０２に置き換えられている。さらに、アンドゲート１０６が削除され、その代わりにオアゲート３０３が設けられている点。その他の点については、上述したＯＤＴ制御回路２００と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。

オアゲート３０３には、セルフリフレッシュ信号ＳＥＬＦとパワーダウン信号ＳｌｏｗＰＤ０が供給されており、その出力はクロック入力回路２１に供給されている。かかる構成により、セルフリフレッシュ信号ＳＥＬＦが活性化した場合のみならず、パワーダウン信号ＳｌｏｗＰＤ０が活性化した場合においても、図９に示すように、クロック入力回路２１の動作が停止し、内部クロック信号ＩＣＬＫ０が生成されなくなる。このため、パワーダウンモードにエントリすると、ＯＤＴラッチ回路３０１及びＣＫＥラッチ回路３０２によるラッチ動作ができなくなるため、これらラッチ回路３０１，３０２にバイパス経路を設けている。

図８は、ＯＤＴラッチ回路３０１及びＣＫＥラッチ回路３０２の回路図である。

図８に示すように、ＯＤＴラッチ回路３０１は、ラッチ回路１０１及び遅延回路３０１ａと、これらの出力のいずれか一方を選択するマルチプレクサ３０１ｂとを備えている。マルチプレクサ３０１ｂには選択信号としてパワーダウン信号ＳｌｏｗＰＤ０が供給されており、これがローレベル（非活性レベル）である場合にはラッチ回路１０１側のパスを選択し、ハイレベル（活性レベル）である場合には遅延回路３０１ａ側のパスを選択する。

同様に、ＣＫＥラッチ回路３０２は、ラッチ回路１０２及びバイパス配線３０２ａと、これらの出力のいずれか一方を選択するマルチプレクサ３０２ｂとを備えている。マルチプレクサ３０２ｂには選択信号としてパワーダウン信号ＳｌｏｗＰＤ０が供給されており、これがローレベル（非活性レベル）である場合にはラッチ回路１０２側のパスを選択し、ハイレベル（活性レベル）である場合にはバイパス配線３０２ａ側のパスを選択する。

かかる構成により、通常モード時においては、これらラッチ回路３０１，３０２は内部クロック信号ＩＣＬＫ０に同期したラッチ動作を行う一方、パワーダウンモード時においてはラッチ動作がバイパスされることから、内部クロック信号ＩＣＬＫ０が停止しても、内部ＯＤＴ信号ＩＯＤＴ１や内部クロックイネーブル信号ＩＣＫＥ１を出力することが可能となる。ここで、ＯＤＴラッチ回路３０１のバイパス経路に遅延回路３０１ａを設けているのは、内部ＯＤＴ信号ＩＯＤＴ１の出力タイミングが外部ＯＤＴ信号ＯＤＴのセットアップ時間分早くなるのを防止するためである。

このように、本実施形態によれば、第２の実施形態による効果に加え、パワーダウンモード時において内部クロック信号ＩＣＬＫ０が停止することから、消費電力をさらに低減することが可能となる。

図１０は、本実施形態によるＳＤＲＡＭ１０を用いたデータ処理システムのブロック図である。

図１０に示すデータ処理システムは、上述したＳＤＲＡＭ１０及びこれに接続されたコントローラ９０によって構成されている。コントローラ９０は、外部クロック信号ＣＫ，／ＣＫ、外部クロックイネーブル信号ＣＫＥ、外部ＯＤＴ信号ＯＤＴ、コマンド信号ＣＭＤ及びアドレス信号ＡＤＤをＳＤＲＡＭ１０に供給するとともに、ＳＤＲＡＭ１０との間でデータＤＱの送受信を行う。

コントローラ９０は、外部クロックイネーブル信号ＣＫＥを用いてＳＤＲＡＭ１０をパワーダウンモードにエントリ又はパワーダウンモードからイグジットすることができる。既に説明した通り、パワーダウンモード（スローパワーダウンモード）から復帰する場合、ＯＤＴ動作は非同期モードから同期モードに遷移する。かかる遷移は、外部ＯＤＴ信号ＯＤＴを活性化させた状態で行うことが可能であり、この場合であっても、上述の通り、ＯＤＴ動作が途切れることはない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、本発明をＤＤＲ３型のＳＤＲＡＭに適用した場合を例に説明したが、本発明の対象がこれに限定されるものではない。

また、上記実施形態では、アディティブレイテンシやＣＡＳライトレイテンシをカウントするＦＩＦＯカウンタとしてシフトレジスタを用いているが、ＦＩＦＯカウンタの種類についてはこれに限定されるものではなく、他の種類のＦＩＦＯカウンタ、例えばポイントシフト型のＦＩＦＯカウンタを用いても構わない。

１０ 半導体装置（ＳＤＲＡＭ）
１１ａ，１１ｂ クロック端子
１２ クロックイネーブル端子
１３ ＯＤＴ端子
１４ａ〜１４ｄ コマンド端子
１５ アドレス端子
１６ データ入出力端子
２１ クロック入力回路
２２ ＣＫＥ入力回路
２３ ＯＤＴ入力回路
２４ コマンド入力回路
２５ アドレス入力回路
３１ コマンドデコーダ
３２ アドレスラッチ回路
４１ ロウ系制御回路
４２ カラム系制御回路
４３ モードレジスタ
５１ ロウデコーダ
５２ カラムデコーダ
５３ センス回路
５４ データアンプ
６０ メモリセルアレイ
７０ データ入出力回路
８０ ＤＬＬ回路
９０ コントローラ
１００，２００，３００ ＯＤＴ制御回路
１０１，３０１ ＯＤＴラッチ回路
１０２，３０２ ＣＫＥラッチ回路
１０３，１０５，２０１ ＣＷＬカウンタ
１０４，３０１ｂ，３０２ｂ マルチプレクサ
１０７，２０２，３０１ａ 遅延回路
１１０ ＡＬカウンタ
１１１_１〜１１１_１３ レジスタ回路
１１２ マルチプレクサ
１２０ カウンタ制御回路
３０２ａ バイパス配線

Claims (12)

1. 第１のクロック信号に基づき生成される第２のクロック信号に同期してＯＤＴを活性化させる同期モードと、前記第２のクロック信号に非同期でＯＤＴを活性化させる非同期モードと、を備えた半導体装置であって、
   第１の内部ＯＤＴ信号を受けてから前記第１クロック信号を第１の所定数カウントした後、第２の内部ＯＤＴ信号を出力する第１のＦＩＦＯカウンタと、
   前記非同期モードから前記同期モードへ遷移した後、少なくとも前記第１のクロック信号が前記第１の所定数入力されるまでの間、遷移時における前記第１の内部ＯＤＴ信号の論理値と同じ論理値を持つ前記第２の内部ＯＤＴ信号が出力されるよう、前記ＦＩＦＯカウンタを制御するカウンタ制御回路と、を備えることを特徴とする半導体装置。
2. 前記ＦＩＦＯカウンタは、
   前記第１のクロック信号に同期してラッチ動作を行う複数のレジスタ回路が従属接続され、初段に前記第１の内部ＯＤＴ信号が入力されるシフトレジスタと、
   前記複数のレジスタ回路のいずれかの出力を前記第２の内部ＯＤＴ信号として取り出すマルチプレクサと、を含み、
   前記カウンタ制御回路は、少なくとも、前記初段のレジスタ回路から前記第１の所定数と同数段のレジスタ回路までの複数のレジスタ回路を、前記遷移時における前記第１の内部ＯＤＴ信号の論理値に基づいて全てセット又はリセットすることを特徴とする請求項１に記載の半導体装置。
3. 前記カウンタ制御回路は、前記シフトレジスタを構成する全てのレジスタ回路を、前記遷移時における前記第１の内部ＯＤＴ信号の論理値に基づいて全てセット又はリセットすることを特徴とする請求項２に記載の半導体装置。
4. 前記第２の内部ＯＤＴ信号を受けてから前記第２のクロック信号を第２の所定数カウントした後、第３の内部ＯＤＴ信号を出力する第２のＦＩＦＯカウンタをさらに備え、
   前記第３のＯＤＴ信号の論理レベルに基づいて、ＯＤＴが活性化又は非活性化されることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記第１のＦＩＦＯカウンタは前記第１の所定数であるアディティブレイテンシをカウントするカウンタであり、前記第２のＦＩＦＯカウンタは第２の所定数であるＣＡＳライトレイテンシをカウントするカウンタであることを特徴とする請求項４に記載の半導体装置。
6. 前記第１及び第２の所定数は、モードレジスタの設定値によって変更可能であることを特徴とする請求項５に記載の半導体装置。
7. 前記カウンタ制御回路は、前記非同期モードから前記同期モードへ遷移した後、少なくとも前記第２のクロック信号が前記第２の所定数入力されるまでの間、遷移時における前記第２の内部ＯＤＴ信号の論理値と同じ論理値を持つ前記第３の内部ＯＤＴ信号が出力されるよう、前記第２のＦＩＦＯカウンタを制御することを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置。
8. 少なくとも前記同期モードにおいては、前記第１のクロック信号に同期して外部ＯＤＴ信号をラッチすることにより前記第１の内部ＯＤＴ信号を出力するＯＤＴラッチ回路をさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記同期モードから前記非同期モードへ遷移したことに応答して、前記第１のクロック信号を停止させるクロック停止回路をさらに備えることを特徴とする請求項８に記載の半導体装置。
10. 前記ＯＤＴラッチ回路は、前記非同期モードにおいては外部ＯＤＴ信号をラッチすることなく取り込むことにより前記第１の内部ＯＤＴ信号を出力することを特徴とする請求項９に記載の半導体装置。
11. 外部から供給される外部イネーブル信号によって前記同期モードと前記非同期モードの切り替えが行われ、
    前記非同期モードにおいては、前記第２のクロック信号の生成が停止されることを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置。
12. 請求項１１に記載の半導体装置と、前記半導体装置に少なくとも前記外部イネーブル信号及び外部ＯＤＴ信号を供給するコントローラとを含むデータ処理システムであって、
    前記コントローラは、前記外部ＯＤＴ信号を活性化させた状態で、前記イネーブル信号を用いて前記半導体装置を前記非同期モードから前記同期モードに遷移させることを特徴とするデータ処理システム。

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